JP7459610B2 - 電子装置 - Google Patents

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Description

本発明は、電子装置に関する。
従来、はんだバンプを有する電子部品を回路基板上に実装する技術が提供されている。この形態の電子部品は、使用環境の温度変化に繰り返し曝されることで、はんだ接合部に応力が加わり断線しやすい。またはんだ接合部を介して、回路基板や部品本体にも応力が加わり、剥離や亀裂が発生することでも電気特性の不良につながる。上記した電子部品を含むパッケージ部品を用いたときに、各部位に加わる応力の抑制を目的とした構造が、特許文献1に提示されている。
特開2015-115567号公報
しかし、上記技術によれば、製造工程が増加してしまい、コストも増加してしまう問題がある。特許文献1に係る構造であれば、同問題の解決が期待できるが、電子部品側のランド配置も変更する必要がある。また特殊構造での製造が必要となり、コストが増加する。
コストを考慮して上記技術を用いない場合、はんだ素材の組成を変更することで断線を防ぐことができる。しかし、回路基板に対するケアが無くなり、回路基板の剥離、亀裂の発生により、電気特性の不良を防ぐことができない。
本発明の目的は、温度変化に応じた回路基板に加わる応力を緩和できると共に、回路基板の剥離を防ぐことができる電子装置を提供することにある。
請求項1記載の発明によれば、回路基板は、締結部材(9、10)により筐体(1)に締結されており、回路基板は、締結部材に近接して配置された一部の基板側ランドを前記他の基板側ランド(16)より広く構成している。請求項2記載の発明によれば、電子部品の内部にはICチップ(14)が設けられており、ICチップの角部(14a)に近接したはんだバンプに対応して設けられた基板側ランドを他の基板側ランドより広く構成している。
第1実施形態に係る電子装置について図2のA-A線に沿って示す断面図 電子装置内部の部品配置例を説明する平面図 電子部品内部の実装状態を説明する縦断側面図 回路基板のランドの構成状態を表す平面図 図4のB-B線に沿って模式的に示す縦断側面図 比較例を説明する縦断側面図 第2実施形態に係る電子装置の回路基板への実装状態と拡大した一部のランドの配置内容を俯瞰して示す説明図 第3実施形態に係る電子部品の実装状態を説明する縦断側面図 第4実施形態に係る回路基板のランドの構成状態を表す平面図 図9のC-C線に沿って模式的に示す縦断側面図 第5実施形態に係る回路基板のランドの構成状態を表す平面図 図11のD-D線に沿って模式的に示す縦断側面図 第6実施形態に係る回路基板のランドの構成状態を表す平面図
以下、電子装置の幾つかの実施形態について図面を参照しながら説明する。以下の説明では、各実施形態で説明した構成と同一又は類似機能を備えた構成について同一符号又は類似符号を付し、第2実施形態以降では必要に応じて説明を省略する。
(第1実施形態)
図1に電子装置1の断面構造を例示すると共に 図2に回路基板2の上に搭載される電子部品3~6の配置例を示している。また図3に電子部品3の断面図を例示している。
電子装置1は、回路基板2及び電子部品3~6を筐体7の内部に備える。筐体7は、アルミニウムや鉄等の金属又は樹脂等により構成される。筐体7は、その内部空間の四隅に位置して固定部としてのねじ8~11が設けられる。回路基板2は、四隅に位置したねじ8~11により筐体7に固定されている。回路基板2は、固定部としての熱かしめにより筐体7に固定されていても良い。これにより、筐体7は回路基板2を保護している。
回路基板2は、矩形状に構成される。回路基板2は樹脂を主原料とする絶縁層と銅などの導電材料とを積層した多層基板である。回路基板2には、電子部品3、5や、チップタイプの電子部品4、6が実装されている。電子部品4、5は、回路基板2に対しはんだフィレットが形成されるように実装される。
図3に示すように、電子部品3は、複数のはんだバンプ12が接合部として設けられたBGA(Ball Grid Array)によるパッケージ部品である。以下の説明では、電子部品3~6のうち、この電子部品3の実装形態に着目して説明する。
電子部品3は、インターポーザ (Interposer)基板13にICチップ14を接合して構成される部品であり、その周りが樹脂15により封止されている。電子部品3は、そのパッケージ底面にはんだバンプ12を設けている。電子部品3には多数のはんだバンプ12が接合部として設けられている。
図4に基板側ランド16の俯瞰図をはんだバンプ12の接合領域と共に示すと共に、図5に図4のB-B線に沿う縦断側面図を例示している。図5に例示したように、電子部品3は、外部電極端子として部品側ランド13aを介してはんだバンプ12を接続するように設けている。回路基板2は、電子部品3のはんだバンプ12に対応する位置にランド16(以下、基板側ランド16と称す)を設けている。
図4に示したように、電子部品3の左端部及び右端部には、円形状のはんだバンプ12がn列(例えば、3列)に行列状に配列されている。電子部品3の上端部及び下端部には、円形状のはんだバンプ12がm行(例えば、3行)に行列状に配列されている。
図4及び図5に示したように、部品側ランド13a及びはんだバンプ12は、その広さや径が均一に設けられている。本実施形態に係る電子部品3のはんだバンプ12は、平面的に円形形状に構成されているが、これらのはんだバンプ12の径は概ね全て同一径に構成されている。
回路基板2には、これらの多数のはんだバンプ12と接合するための基板側ランド16がそれぞれ構成されている。基板側ランド16もまた平面的に円形形状に構成されている。本実施形態において、図4に示した最角部(左上角部、右上角部、左下角部、右下角部)に配置される基板側ランド16は、その他の基板側ランド16よりも広く径大に構成されている。以降、最角部に配置された基板側ランド16を最角ランド16aと称する。逆に言えば、最角ランド16aの他の基板側ランド16は広さが互いに均一に設けられている。
電子部品3が、回路基板2の上に搭載されると、はんだバンプ12が最角ランド16aを含む全ての基板側ランド16に搭載され、電子部品3は、リフローによりはんだバンプ12を通じて基板側ランド16に接合される。なお、回路基板2の表面にはレジスト(図示せず)が塗布されている。
上記構成の技術的意義を説明する。
例えば、車両内に配置される電子装置1は、車両挙動の安全性に直結するため、高い耐久性、信頼性が要求される。電子装置1は、様々な悪環境に晒されるため、耐久性を評価するため冷熱試験を実施している。
図6に例示したように、冷熱試験時には、回路基板2及び電子部品3が変形するため、その周辺に加わる応力が大きくなり、はんだバンプ12の接合部にも応力が大きく加わることが判明している。
回路基板2の基板側ランド16の端部では、変形に応じて生じる応力をはんだ接合部から受ける。基板側ランド16は、その端部に応力集中することで回路基板2に割れAを生じる。
冷熱環境に晒られることで割れAが進行する。割れAが基板側ランド16の下方を通過し、基板側ランド16が浮いてしまうと、回路基板2に構成した回路がオープン不良を引き起こす虞がある(図6の左下図参照)。また割れAが、表層の基板側ランド16から回路基板2の内層ランドにつながってしまうと、この割れAに水分が入り込むことで回路基板2の層間が導通してしまい、回路がショート不要を引き起こす虞がある(図6の右下図参照)。
したがって、実車両に搭載された電子装置1が冷熱環境に晒されると、はんだバンプ12の接合部に大きな応力が加わることで過度に変形したり、信頼性が損なわれる虞がある。
特に、電子部品3を搭載する最角ランド16aは、電子部品3の接合部における線膨張係数差による影響や、回路基板2の反りの影響が顕著に表れる。このため、最角ランド16aには、他の基板側ランド16に比較して大きな応力が加わりやすい。この場合、回路基板2に構成される最角ランド16aを他の基板側ランド16に比較して拡大することではんだバンプ12を通して回路基板2に与えられる応力を緩和できる。
本実施形態によれば、はんだバンプ12により電子部品3を接合する回路基板2の最角ランド16aを、他の基板側ランド16より広く構成した。このため、温度変化に応じた回路基板2に加わる応力を緩和できると共に、回路基板2の剥離を防ぐことができる。
(第2実施形態)
図7に第2実施形態の説明図を示す。本実施形態では、回路基板202が、筐体7に対し締結部材としてのねじ9、10により締結して固定されている場合の具体例を挙げる。図7に例示したように、回路基板202は平面的に矩形状に構成されている。矩形状の回路基板202は、その四隅のうち一の対角線上の二つの隅部202a、202bの内側近辺に位置して、それぞれねじ9、10により筐体7に締結されている。
この場合、ねじ9、10の締付固定部分には大きな応力が加わることが想定され、ねじ9、10の周辺には大きな歪みを生じることが想定される。このようなことが想定されるときには、電子部品3を搭載する回路基板202の基板側ランド16のうち、ねじ9、10の締付固定部分に近接した一部の基板側ランド(最角ランド)16aをその他の基板側ランド16に比較して広く構成することが望ましい。
なお図7には、回路基板202の上に構成される他の基板側ランド16の記載を省略しているが、他の基板側ランド16は、図4に例示した構成と同様である。この一部の最角ランド16aは、電子部品3の半導体パッケージの対角の最角部に位置した最角ランド16aに相当している。
回路基板2の側の最角ランド16aが、他の基板側ランド16より広く拡大して構成されているため、はんだバンプ12の接合部と最角ランド16aの外縁端部との間の距離を極力長くできる。この結果、最角ランド16aの外縁端部がはんだバンプ12から受ける影響を少なくでき、回路基板202の割れAを抑制できる。
すると、ねじ9、10が、回路基板202に締付固定された状態において、たとえ回路基板202が冷熱環境に晒されたとしても、最角ランド16aは、この締付固定部分の応力の影響を受けにくくなり、割れAを抑制できる。
(第3実施形態)
図8に第3実施形態の説明図を示す。図8に例示したように、他の基板側ランド16より広く構成された一部の最角ランド16aは、その拡大したランド拡大部16cをレジスト17により覆う構造としても良い。
ランド拡大部16cが、レジスト17により覆われることでランド端部16bの露出をなくすことができ、ランド端部16b及びランド拡大部16cを回路基板2側へ押圧でき、ランド端部16b及びランド拡大部16cに対する応力集中を回避できる。これにより、ランド端部16b及びランド拡大部16cの剥離を極力防止できる。
(第4実施形態)
図9及び図10に第4実施形態の説明図を示す。図9に回路基板2及び電子部品3の一部を例示すると共に、図10に図9のC-C線に沿う縦断側面面図を例示している。
図10に示したように、回路基板2の一部の最角ランド16aのランド拡大部16cの直下において、回路基板2の内側にビア18を設けても良い。例えば、回路基板2に亀裂が入った場合であっても、ビア18がランド拡大部16cと接合しているため、ランド拡大部16cの剥離の進行を極力抑制できる。
(第5実施形態)
図11及び図12に第5実施形態の説明図を示す。熱による悪影響を受けるのは、電子部品3の最角部付近に位置する最角ランド16aだけではない。
前述実施形態に説明したように、電子部品3の内部にはICチップ14が設けられているが、ICチップ14の端部は異なる物質が接触する部位に該当し物性境界となる。このため、温度等による変形の挙動、変形の程度が他部位と異なることになり、ICチップ14の角部14aの直下のはんだバンプ12による接合部に加わる応力が他部位と異なることになる。この場合、ICチップ14の角部14aと平面的に同位置に対応した回路基板2にも応力が大きく印加される可能性がある。
そこで図11及び図12に例示したように、ICチップ14の角部14aに近接したはんだバンプ12に対応して設けられた基板側ランド16dを他の基板側ランド16より広く構成すると良い。ランド拡大部16e参照。これにより、回路基板2に印加される応力を緩和できる。
(第6実施形態)
図13に第6実施形態の説明図を示す。第1~第5実施形態では、最角部に対応した最角ランド16aを他の基板側ランド16より広くした形態を説明したが、これに限定されるものではない。
例えば、最角ランド16aと当該最角ランド16aから電子部品3の端辺に沿って所定個数n(但しn≧1)だけの基板側ランド16fを他の基板側ランド16より広く構成しても良い。所定個数nは、回路基板2や電子部品3の部品サイズに合わせて決定すれば良く、任意の値に定めれば良い。
また、拡大する対象の基板側ランド16の優先順位を定め、優先順位の高い順で基板側ランド16を拡大するようにしても良い。例えば、最角ランド16aとその周囲の所定個数nの基板側ランド16f(図中ではn=1個)を拡大対象としても良い。また、ICチップ14の角部14aに対応した基板側ランド16dとその周辺又はその周囲の所定個数nの基板側ランド16gを拡大対象としても良い。これにより、回路基板2に印加される応力を緩和できる。
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
また、回路基板2の最角ランド16aや電子部品3の端辺に沿って設けられた基板側ランド16を拡大対象とした形態を示したが、他の基板側ランド16を他の基板側ランド16に比較して広く構成しても良い。本開示が対象とする電子部品3のパッケージは、接合部としてパッドを設けたLGA(Land Grid Array)であっても良い。
部品側ランド13a、及び、はんだバンプ12の径は全て同一径に構成した形態を説明したが、これに限定されるものではなく、全て同一径とする必要はない。
前述した複数の実施形態の構成、機能を組み合わせても良い。前述実施形態の一部を、課題を解決できる限りにおいて省略した態様も実施形態と見做すことが可能である。また、特許請求の範囲に記載した文言によって特定される発明の本質を逸脱しない限度において考え得るあらゆる態様も実施形態と見做すことが可能である。
本発明は、前述した実施形態に準拠して記述したが、当該実施形態や構造に限定されるものではないと理解される。本発明は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本発明の範畴や思想範囲に入るものである。
図面中、2は回路基板、3は電子部品、12ははんだバンプ、16はランド、16a、16d、16f、16gは一部の基板側ランド、16c、16eはランド拡大部、を示す。

Claims (4)

  1. 複数のはんだバンプ(12)が設けられる電子部品(3)と、
    前記電子部品を前記複数のはんだバンプにより接合することで当該電子部品を実装する回路基板(2)と、を備え、
    前記回路基板は、前記電子部品を前記はんだバンプにより接合するように配置された基板側ランド(16)を備え、前記はんだバンプにより前記電子部品を接合する前記回路基板の一部の基板側ランド(16a;16d;16f、16g)は他の基板側ランド(16)より広く構成され、
    前記回路基板は、締結部材(9、10)により筐体(1)に締結されており、
    前記回路基板は、前記締結部材に近接して配置された前記一部の基板側ランドを前記他の基板側ランド(16)より広く構成している電子装置。
  2. 複数のはんだバンプ(12)が設けられる電子部品(3)と、
    前記電子部品を前記複数のはんだバンプにより接合することで当該電子部品を実装する回路基板(2)と、を備え、
    前記回路基板は、前記電子部品を前記はんだバンプにより接合するように配置された基板側ランド(16)を備え、前記はんだバンプにより前記電子部品を接合する前記回路基板の一部の基板側ランド(16a;16d;16f、16g)は他の基板側ランド(16)より広く構成され、
    前記電子部品の内部にはICチップ(14)が設けられており、
    前記ICチップの角部(14a)に近接した前記はんだバンプに対応して設けられた基板側ランドを他の基板側ランドより広く構成している電子装置。
  3. 前記はんだバンプは、前記電子部品に行列状に配置され、
    前記回路基板は、前記電子部品の行列状に配置された前記はんだバンプのうち最角部の前記はんだバンプに対応して設けられた最角ランド(16a)を他の基板側ランドより広く構成している請求項1又は2記載の電子装置。
  4. 前記他の基板側ランドより広く構成された前記一部の基板側ランドは、拡大したランド拡大部(16c)をレジスト(17)により覆うように構成されている請求項1から3の何れか一項に記載の電子装置。
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JP2017028080A (ja) 2015-07-22 2017-02-02 株式会社ケーヒン 実装基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008047825A (ja) 2006-08-21 2008-02-28 Sony Corp 回路基板及びその製造方法、並びに半導体装置及びその製造方法
JP2017028080A (ja) 2015-07-22 2017-02-02 株式会社ケーヒン 実装基板

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