JP4819144B2 - 集積回路デバイス用のパッケージ構造およびパッケージ方法 - Google Patents

集積回路デバイス用のパッケージ構造およびパッケージ方法 Download PDF

Info

Publication number
JP4819144B2
JP4819144B2 JP2009105525A JP2009105525A JP4819144B2 JP 4819144 B2 JP4819144 B2 JP 4819144B2 JP 2009105525 A JP2009105525 A JP 2009105525A JP 2009105525 A JP2009105525 A JP 2009105525A JP 4819144 B2 JP4819144 B2 JP 4819144B2
Authority
JP
Japan
Prior art keywords
conductive
layer
integrated circuit
stretch
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009105525A
Other languages
English (en)
Other versions
JP2009267409A (ja
Inventor
ルー−チェン ホワン
Original Assignee
ミューチュアル−パク テクノロジー カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ミューチュアル−パク テクノロジー カンパニー リミテッド filed Critical ミューチュアル−パク テクノロジー カンパニー リミテッド
Publication of JP2009267409A publication Critical patent/JP2009267409A/ja
Application granted granted Critical
Publication of JP4819144B2 publication Critical patent/JP4819144B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Description

本発明は、集積回路デバイス用のパッケージ構造およびパッケージ方法に関し、より詳細には、集積回路デバイス用のウェハ・レベルのパッケージ構造およびパッケージ方法に関する。
本願は、台湾特許出願第９７１１４９９３号明細書、発明の名称「集積回路デバイス用のパッケージ構造およびパッケージ方法」（２００８年４月２４日出願）に対する優先権を主張する。なおこの文献は、本明細書において参照により取り入れられ、本出願の譲受人に譲渡されている。
従来のウェハ・レベルのパッケージ・プロセスでは、パッケージ構造を、回路が形成されたウェハ上に直接形成している。回路形成は、ウェハへの配線、ウェハへの誘電体材料のコーティング、およびウェハへのハンダ・ボールの取り付けによって行なわれる。従来のウェハ・レベルのパッケージ・プロセスは、回路のサイズが大きく回路の入出力デバイスの数が少ない場合にのみ適している。詳細には、ハンダ・ボールが回路基板のコンタクト面積と接続する必要があるため、回路のピッチ間隔は、現在の設計ルールに基づいて０．２５ｍｍよりも大きくなくてはならない。すなわち、従来のハンダ・ボール・プロセスでは、十分なピッチ間隔が得られない小サイズの集積回路デバイスには適していない。
集積回路デバイスの利用可能なコンタクト面積を増加させるために、パッケージ後プロセスが用いられている。たとえば、パッケージした集積回路デバイスを個々のダイ（チップ）に切断した後に、大きい基板に移す。次に、大きい基板上でパッケージ後プロセスを行なって、集積回路デバイスに対する付加的なコンタクト・ラインを形成する。それによって、集積回路デバイスのコンタクト面積を増加させることができる。この従来のパッケージ後プロセスには、プロセスが高度に複雑で高コストであるという欠点がある。そのため、前述した問題を解決する集積回路デバイス用の新規なパッケージ構造およびパッケージ方法の実現が望まれている。
前述したことを考慮して、本発明の目的の１つは、小サイズの集積回路デバイスに適したウェハ・レベルのパッケージ構造を提供することである。
本発明の特徴の１つは、チップを別の大きい基板に移すという複雑なプロセスの代わりに、拡張可能基板を用いて、パッケージ前のウェハ上の隣接する２つのチップ間の間隔を広げることである。
上記課題を解決するために、請求項１に記載の発明は、複数の集積回路デバイスをパッケージするための方法であって、複数の集積回路デバイスを有するウェハを用意するステップと、複数の集積回路デバイス上に複数の伝導性バンプを形成するステップと、第１の表面および第２の表面を有する拡張可能基板であって、第２の表面は第１の表面に対向するとともに第１の表面はウェハを支持する、拡張可能基板を用意するステップと、ウェハと拡張可能基板とを粘着層で接続するステップと、第２の表面上に複数の反伸張層を形成するステップと、集積回路デバイスを互いに分離するための複数の凹部をウェハ内に形成するステップと、拡張可能基板を引き伸ばして複数の凹部を拡大するステップと、凹部を満たし、かつ複数の集積回路デバイスを覆う、絶縁層を形成するステップと、絶縁層および拡張可能基板を貫通する複数のスルー・ホールを形成するステップと、スルー・ホールの内壁を覆う表面伝導層であって、外部に伸びて複数の伝導性バンプおよび複数の反伸張層を覆う表面伝導層を形成するステップと、表面伝導層の一部を取り除いて、複数の伝導性バンプの上面に接続された第１の回路と複数の反伸張層の上面に接続された第２の回路とを形成するステップと、第１の回路及び前記第２の回路が形成された後の表面伝導層の表面上に伝導性の保護層をメッキするステップと、拡張可能基板を切断して複数の集積回路デバイスを互いに分離するステップと、を含み、拡張可能基板は、複数の凹部に対応する第１の部分と複数の凹部に対応しない第２の部分とを備え、拡張可能基板を引き伸ばすステップを行なったときに第１の部分の伸びは第２の部分の伸びよりも大きく、かつ複数の反伸張層によって第２の部分を覆って、拡張可能基板を引き伸ばすステップを行なったときに同第２の部分が外側に伸びることを抑える、方法、を提供する。
請求項２に記載の発明は、請求項１に記載の方法において、複数の反伸張層は伝導性材料から形成される、ことをその要旨とする。
請求項３に記載の発明は、請求項１に記載の方法において、拡張可能基板を、シリコン・ゴム、ポリイミド、ポリエチレン、およびポリプロピレンからなる群から選択される材料から形成する、ことをその要旨とする。
請求項４に記載の発明は、請求項１に記載の方法において、複数の凹部を形成するステップを、切断刃、レーザ切断プロセス、ドライ・エッチング・プロセス、またはウェット・エッチング・プロセスを用いて行なう、ことをその要旨とする。
請求項５に記載の発明は、請求項１に記載の方法において、絶縁層を、エポキシ、ポリイミド、ベンゾシクロブタン、液晶ポリマー、およびそれらの組み合わせからなる群から選択される材料から形成する、ことをその要旨とする。
請求項６に記載の発明は、請求項１に記載の方法において、複数のスルー・ホールを形成するステップを、機械的穿孔プロセスまたはレーザ穿孔プロセスによって行なう、ことをその要旨とする。
請求項７に記載の発明は、請求項１に記載の方法において、伝導性バンプを、Ｃｕ、Ａｇ、Ｓｎ、および伝導性ポリマーからなる群から選択される材料から形成する、ことをその要旨とする。
請求項８に記載の発明は、請求項１に記載の方法において、粘着層を、アクリル酸エステル、エポキシ、ポリウレタン、およびシリコン・ゴムからなる群から選択される材料から形成する、ことをその要旨とする。
請求項９に記載の発明は、請求項１に記載の方法において、第１の回路および第２の回路を形成するステップを、フォトリソグラフィ・プロセス、印刷プロセス、電気メッキ・プロセス、または無電解メッキ・プロセスを用いて行なう、ことをその要旨とする。
請求項１０に記載の発明は、集積回路デバイスと、第１の表面および第２の表面を有する引き伸ばされた基板であって、第２の表面は第１の表面に対向するとともに第１の表面は集積回路デバイスを支持する、引き伸ばされた基板と、第２の表面上に配置された反伸張層と、集積回路デバイスを覆う絶縁層と、集積回路デバイスに電気的に接続された伝導性バンプであって、絶縁層内に埋め込まれた伝導性バンプと、引き伸ばされた基板と集積回路デバイスとを接続する粘着層と、絶縁層、伝導性バンプ、および反伸張層を覆う表面伝導層と、パッケージ構造の外側面上の伝導性孔であって、絶縁層および引き伸ばされた基板を貫通し、伝導性バンプおよび反伸張層を電気的に接続する伝導性孔と、伝導性バンプの上方に配置された第１の回路であって、伝導性孔および伝導性バンプを接続する第１の回路と、反伸張層を覆う第２の回路であって、伝導性孔および反伸張層を接続する第２の回路と、前記第１の回路及び前記第２の回路が形成された後の表面伝導層を覆う伝導性の保護層と、を備えるパッケージ構造、を提供する。
請求項１１に記載の発明は、請求項１０に記載のパッケージ構造において、反伸張層は伝導性材料から形成される、ことをその要旨とする。
請求項１２に記載の発明は、請求項１０に記載のパッケージ構造において、引き伸ばされた基板は、シリコン・ゴム、ポリイミド、ポリエチレン、およびポリプロピレンからなる群から選択される材料から形成される、ことをその要旨とする。
請求項１３に記載の発明は、請求項１０に記載のパッケージ構造において、絶縁層は、エポキシ、ポリイミド、ベンゾシクロブタン、液晶ポリマー、およびそれらの組み合わせからなる群から選択される材料から形成される、ことをその要旨とする。
請求項１４に記載の発明は、請求項１０に記載のパッケージ構造において、伝導性バンプは、Ｃｕ、Ａｇ、Ｓｎ、および伝導性ポリマーからなる群から選択される材料から形成される、ことをその要旨とする。
請求項１５に記載の発明は、請求項１０に記載のパッケージ構造において、粘着層は、アクリル酸エステル、エポキシ、ポリウレタン、およびシリコン・ゴムからなる群から選択される材料から形成される、ことをその要旨とする。
一実施形態によれば、本発明によって、以下のステップを含む複数の集積回路デバイスをパッケージするための方法が提供される。すなわち、複数の集積回路デバイスを有するウェハを用意することと、第１の表面および第２の表面を有する拡張可能基板であって、第２の表面は第１の表面に対向し、第１の表面はウェハを支持する、拡張可能基板を用意することと、ウェハを切削して、集積回路デバイスを互いに分離するための複数の凹部を形成することと、拡張可能基板を引き伸ばして複数の凹部を拡大することと、凹部を満たし複数の集積回路デバイスを覆う絶縁層を形成することである。
本発明の別の特徴は、拡張可能基板上に反伸張層を取り付けることによって、拡張可能基板の拡張位置を制御することである。
別の実施形態によれば、本発明によって、以下のステップを含む複数の集積回路デバイスをパッケージするための方法が提供される。すなわち、複数の集積回路デバイスを有するウェハを用意することと、第１の表面および第２の表面を有する拡張可能基板であって、第２の表面は第１の表面に対向し、第１の表面はウェハを支持する、拡張可能基板を用意することと、第２の表面上に複数の反伸張層を形成することと、ウェハを切削して、集積回路デバイスを互いに分離するための複数の凹部を形成することと、拡張可能基板を引き伸ばして複数の凹部を拡大することと、凹部を満たし複数の集積回路デバイスを覆う絶縁層を形成することである。
本発明のさらに別の特徴は、パッケージした集積回路デバイス上に少なくとも１つのスルー・ホールおよび表面伝導層を形成することである。スルー・ホールおよび表面伝導層によって、パッケージした集積回路デバイスは異なる方向に外部コンタクトを有することができ、その結果、外部接続用の集積回路デバイスの利用可能面積を増やすことができる。
さらに別の実施形態によれば、本発明によって、以下のステップを含む複数の集積回路デバイスをパッケージするための方法が提供される。すなわち、複数の集積回路デバイスを有するウェハを用意することと、複数の集積回路デバイス上に複数の伝導性バンプを形成することと、第１の表面および第２の表面を有する拡張可能基板であって、第２の表面は第１の表面に対向し、第１の表面はウェハを支持する、拡張可能基板を用意することと、第２の表面上に複数の反伸張層を形成することと、ウェハを切削して、集積回路デバイスを互いに分離するための複数の凹部を形成することと、拡張可能基板を引き伸ばして複数の凹部を拡大することと、凹部を満たし複数の集積回路デバイスを覆う絶縁層を形成することと、絶縁層および拡張可能基板を貫通する複数のスルー・ホールを形成することと、スルー・ホールの内壁を覆う表面伝導層であって、外部に伸びて複数の伝導性バンプおよび複数の反伸張層を覆う表面伝導層を形成することと、表面伝導層の一部を取り除いて、複数の伝導性バンプの上面に接続された第１の回路と複数の反伸張層の上面に接続された第２の回路とを形成することと、である。
本発明の他の態様については、以下に示す本発明の説明または実施形態を通して記載され、容易に理解されるであろう。本発明の態様は、添付の請求項に示す要素およびそれらの組み合わせから理解され実施されるであろう。前述した本発明の概要および以下に示す詳細な説明は単に例示的なものであり、本発明を限定するものではないことを理解されたい。
図面を用いて、説明とともに、本発明の実施形態および原理を例示する。しかし本発明は、図示した構成および要素に限定されないことを理解されたい。
上記したように、本発明によれば、小サイズの集積回路デバイスに適したウェハ・レベルのパッケージ構造を提供することができる。
本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の実施形態による製造プロセスを例示する断面図である。 本発明の第１の実施形態によるパッケージされたチップを示す斜視図である。 本発明の第２の実施形態によるパッケージされたチップを示す斜視図である。 本発明の第２の実施形態によるパッケージされたチップを示す斜視図である。
本発明の好ましい実施形態について、本出願に添付された図面を参照することによって詳細に説明する。図面に例示した特徴は、必ずしも一定の比率で描かれてはいないことに注意されたい。本発明の特徴を無用に不明瞭にすることがないように、良く知られているコンポーネント、材料、およびプロセス技術については、その説明を省略する。
図１〜図１２は、本発明の一実施形態によるパッケージ構造を形成する方法を例示する断面図である。最初に、図１を参照して、ウェハ１００を用意する。ウェハ１００は、複数の集積回路デバイス１０２、集積回路デバイス１０２上に形成された入出力コンタクト１０４、および保護層１１０を有する。集積回路デバイス１０２は、ダイオード（たとえば発光ダイオード、フォトダイオード、レーザ・ダイオード、または整流ダイオード）またはトランジスタ（たとえばＭＯＳ、ＣＭＯＳなど）とすることができる。複数の集積回路デバイス１０２はまだ互いに分離されていないので、集積回路デバイス１０２のそれぞれに対応する場所を明瞭に示すために、図１では点線が描かれている。入出力コンタクト１０４は、アルミニウムまたは他の任意の好適な伝導性材料から形成することができる。保護層１１０は、酸窒化ケイ素（ＳｉＮＯ）、または集積回路デバイス１０２を保護することができる他の任意の材料から形成することができる。
図２を参照して、複数の伝導性バンプ２００が入出力コンタクト１０４上に、たとえばステンシル印刷プロセスによって形成されている。ステンシル印刷プロセスは、従来の印刷機を使用し、パターニングされたメッシュのスクリーン（好ましくは、鋼鉄プレート）をマスクとして用いる方法であると言われる。伝導性材料をメッシュのスクリーン上の開口部を通して押し付けることによって、印刷機は、伝導性バンプ２００を入出力コンタクト１０４の表面上に印刷することができる。ステンシル印刷プロセス以外では、他のプロセスとして、たとえば電気メッキ、無電解メッキ、スパッタリング、または成膜およびフォトリソグラフィを、伝導性バンプ２００の形成に適合させることができる。たとえば、伝導性材料は、金属材料（たとえばＣｕ、Ａｇ、またはＳｎ）、非金属材料（たとえば伝導性ポリマー）、またはそれらの組み合わせとすることができる。伝導性材料には、ポリマー粘着剤（たとえばエポキシ樹脂）を含めることもできる。
図３を参照して、拡張可能基板３００を用意する。拡張可能基板３００は、第１の表面３００ａと第１の表面３００ａに対向する第２の表面３００ｂとを有する。第１の表面３００ａはウェハ１００を支持する。粘着剤層３０１を拡張可能基板３００の第１の表面３００ａ上にコーティングして、ウェハ１００を拡張可能基板３００に接続することができる。拡張可能基板３００は、支持機能を伴う好適な任意の基板、たとえばフレキシブル基板、リジッド基板、またはリジッド・フレキシブル基板とすることができる。拡張可能基板３００は、伸張可能な弾性材料たとえばシリコン・ゴム、ポリイミド、ポリエチレン、ポリプロピレンから形成することができ、これらをさらに、他の好適な材料たとえばシリケートなどとブレンドすることができる。粘着層３０１は、アクリル酸エステル、エポキシ、ポリウレタンまたはシリコン・ゴムから形成することができる。
また図３を参照して、複数の反伸張層３０２を任意的に、拡張可能基板３００の第２の表面３００ｂ上に形成することができる。反伸張層３０２は、拡張可能基板３００上に取り付けることができる任意の材料から形成することができ、好ましくは、拡張可能基板３００よりも張力が大きく弾力性が小さい材料である。反伸張層３０２の機能の１つは、拡張可能基板３００の拡張位置を制御することである。拡張可能基板３００を引き伸ばしたときに、反伸張層３０２に覆われていない部分は比較的容易に拡張することができる。それぞれの反伸張層３０２の部分は、各入出力コンタクト１０４にそれぞれ対応し、反伸張層３０２は、伝導性材料たとえば金属（たとえば、Ｃｕ、Ａｌなど）または伝導性ポリマーから形成することができるが、これらに限定されない。伸びに抵抗すること以外に、伝導性の反伸張層３０２は、伝導性の回路を形成するために用いることができる。加えて、拡張可能基板３００内に反伸張層３０２を埋め込むように、拡張可能基板３００をパターニングすることができ、その結果、拡張可能基板３００の拡張位置を同じ構造によって制御することができ、同時に、全体の厚さを小さくすることができる。
図４を参照して、複数の凹部４００をウェハ１００上に、集積回路デバイス１０２を互いに分離する点線に沿って形成する。凹部４００は、ウェハ１００、粘着層３０１、および拡張可能基板３００の一部まで進入することができるが、拡張可能基板３００を貫通することはできない。言い換えれば、集積回路デバイス１０２は、このプロセス段階では、拡張可能基板３００によって互いに接続されている。凹部４００は、切断刃、レーザ切断、ドライ・エッチング、ウェット・エッチング、または他の好適なプロセスによって形成することができる。
図５を参照して、それぞれの隣接する２つの集積回路デバイス１０２間の間隔を増加させるために、拡張可能基板３００を引き伸ばして複数の凹部４００をそれぞれ拡げる。拡大された凹部を５００と示す。拡張可能基板３００は、凹部５００に対応する第１の部分５０１と、凹部５００に対応しない第２の部分５０２とを備えることに注意されたい。集積回路デバイス１０２が上方に配置された状態で、拡張可能基板３００を引き伸ばすと、第２の部分５０２の伸びは第１の部分５０１のそれよりも小さい。さらに反伸張層３０２によって第２の部分５０２は覆われている。第２の部分５０２は集積回路デバイス１０２と反伸張層３０２との間に置かれているため、拡張可能基板３００を引き伸ばしたときに、第２の部分５０２が外側に伸びることをさらに抑制することができる。
図６を参照して、絶縁層６００を、凹部５００を満たし、複数の集積回路デバイス１０２、伝導性バンプ２００、および保護層１１０を覆うように、拡張可能基板３００の上方に形成する。絶縁層６００は、エポキシ、ポリイミド、ベンゾシクロブタン（ｂｅｎｚｏｃｙｃｌｅ ｂｕｔａｎｅ）、液晶ポリマー、それらの組み合わせ、または他の任意の好適なパッケージ材料で形成することができる。集積回路デバイス１０２が光学装置たとえば発光ダイオード、フォトダイオード、ＣＭＯＳセンサなどである場合には、絶縁層６００は好ましくは透明材料で形成する。次に図７を参照して、絶縁層６００の一部を取り除いて、複数の伝導性バンプ２００の上面を露出させる。絶縁層６００の一部を取り除くステップは、たとえば既知である化学機械研磨プロセスによって行なうことができ、この除去ステップの後に絶縁層を７００と示す。
図８を参照して、絶縁層７００および拡張可能基板３００を貫通する複数のスルー・ホール８００を、凹部５００に対応する位置に形成する。複数のスルー・ホール８００は好ましくは、各集積回路デバイス１０２を包囲する。スルー・ホール８００は、従来の機械的穿孔プロセスまたはレーザ穿孔プロセスを用いて形成することができる。図８に示すように、各スルー・ホール８００は内壁８００ａを有し、同内壁８００ａにおいて、絶縁層７００と拡張可能基板３００の第１の部分５０１とが露出している。
図９を参照して、表面伝導層９００を、図８に示す構造全体を覆うように形成する。詳細には、表面伝導層９００は、絶縁層７００および拡張可能基板３００（スルー・ホール８００の内壁８００ａを含む）を覆うだけでなく、反伸張層３０２および複数の伝導性バンプ２００も覆っている。表面伝導層９００は、スパッタリング、化学気相成長法、印刷、電気メッキ、無電解メッキ、または他の好適な製造プロセスによって形成することができる。表面伝導層９００の材料には、金属（たとえばＣｕ、Ａｌ、など）または伝導性ポリマーを含めても良い。表面伝導層９００を形成した後に、伝導性バンプ２００と電気的に接続する伝導性孔９０１を形成することができる。表面伝導層９００は、スルー・ホール８００を満たすこともできるし、スルー・ホール８００の内壁８００ａのみを覆って中空構造の伝導性孔９０１を形成することもできることに注意されたい。この実施形態においては、後者の例について例示する。
図１０を参照して、従来のフォトリソグラフィおよびエッチング・プロセスによって、表面伝導層９００をパターニングして、すなわち表面伝導層９００の一部を取り除いて、その下に設けられた絶縁層７００を露出させる。表面伝導層９００のパターニングによって、複数の伝導性バンプ２００の上面に接続する第１の回路１００１が形成され、また複数の反伸張層３０２の上面に接続する第２の回路１００２が形成される。
図１１および１２を参照して、表面伝導層９００をパターニングした後に、表面伝導層９００の表面上に伝導性の保護層１１０１をメッキする選択的なステップを行なっても良い。伝導性の保護層１１０１に対する材料は、ＡｕまたはＮｉとすることができる。さらにソルダー・レジスト（図示せず）を選択的に、伝導性の保護層１１０１上にコーティングすることができる。そして、複数の集積回路デバイス１０２（パッケージされ、外部接続用の拡張された回路を伴って形成されている）を、図１１に示す点線に沿って切断することによって互いに分離して、複数の粒状のチップ１２００を形成することができる。図１２に示すように（例として２つのチップ１２００のみを示す）、パッケージされたチップ１２００は以下のものを備える。即ち、集積回路デバイス１０２と、第１の表面３００ａと第１の表面３００ａに対向する第２の表面３００ｂとを有する引き伸ばされた拡張可能基板３００であって、第１の表面３００ａは集積回路デバイス１０２を支持する、拡張可能基板３００と、第２の表面３００ｂ上に配置される反伸張層３０２と、集積回路デバイス１０２を覆う絶縁層７００とである。パッケージされたチップ１２００はさらに以下のものを備える。即ち、集積回路デバイス１０２に電気的に接続するために絶縁層７００内に埋め込まれた伝導性バンプ２００と、引き伸ばされた拡張可能基板３００と集積回路デバイス１０２とを接続する粘着層３０１と、絶縁層７００、伝導性バンプ２００、および反伸張層３０２を覆うパターニングされた表面伝導層９００と、パターニングされた表面伝導層９００を覆う伝導性の保護層１１０１とである。詳細には、パターニングされた表面伝導層９００は、伝導性バンプ２００を覆う第１の回路１００１と、反伸張層３０２を覆う第２の回路１００２と、第１の回路１１０１および第２の回路１１０２を電気的に接続する外側面の伝導層１２０１とを備えている。外側面の伝導層１２０１は、切断ステップの前にスルー・ホール８００を覆っている表面伝導層９００の一部である。したがって、パターニングされた表面伝導層９００によって、集積回路デバイス１０２は異なる方向に外部コンタクトを有することができ、その結果、外部接続用の集積回路デバイス１０２の利用可能面積を増やすことができる。
図１３に、本発明の第１の実施形態の方法によって形成されたパッケージされたチップ１２００の斜視図を示す。点線に沿って取られた断面プロファイルを、図１２に示す。図１３に示すように、パッケージされたチップ１２００は８つの外側面の伝導層１２０１を有し、外側面の伝導層１２０１はそれぞれ半円筒の形状を有する。
図１４に、本発明の第２の実施形態によるパッケージされたチップ１４００の斜視図を示す。第２の実施形態の方法と第１の実施形態の方法との違いは、外側面の伝導層１４０１の場所および形状である。図１４に示すように、パッケージされたチップ１４００は、パッケージされたチップ１４００の４つのコーナーにそれぞれに配置された４つの外側面の伝導層１４０１を有し、外側面の伝導層１４０１はそれぞれ１／４円筒の形状を有する。
図１５は、本発明の第３の実施形態によるパッケージされたチップ１５００の斜視図を示す。第３の実施形態の方法と第１の実施形態の方法との違いは、外側面の伝導層１５０１の形状である。図１５に示すように、パッケージされたチップ１４００は８つの外側面の伝導層１５０１を有し、外側面の伝導層１５０１はそれぞれ円筒の形状を有する。
本発明を例示的な実施形態を参照して説明してきたが、この説明を限定的な意味で解釈してはならない。例示的な実施形態は、本発明の他の実施形態とともに、その種々の変更が、この説明を参照することで明らかである。添付の請求項は、本発明の真の有効範囲およびその合法的な均等物に含まれるどんな変更または実施形態にも及ぶことが意図されている。

Claims (15)

  1. 複数の集積回路デバイスをパッケージするための方法であって、前記方法は、
    複数の集積回路デバイスを有するウェハを用意するステップと、
    前記複数の集積回路デバイス上に複数の伝導性バンプを形成するステップと、
    第１の表面および第２の表面を有する拡張可能基板であって、前記第２の表面は前記第１の表面に対向するとともに前記第１の表面は前記ウェハを支持する、拡張可能基板を用意するステップと、
    前記ウェハと前記拡張可能基板とを粘着層で接続するステップと、
    前記第２の表面上に複数の反伸張層を形成するステップと、
    前記集積回路デバイスを互いに分離するための複数の凹部を前記ウェハ内に形成するステップと、
    前記拡張可能基板を引き伸ばして前記複数の凹部を拡大するステップと、
    前記凹部を満たし、かつ前記複数の集積回路デバイスを覆う、絶縁層を形成するステップと、
    前記絶縁層および前記拡張可能基板を貫通する複数のスルー・ホールを形成するステップと、
    前記スルー・ホールの内壁を覆う表面伝導層であって、外部に伸びて前記複数の伝導性バンプおよび前記複数の反伸張層を覆う表面伝導層を形成するステップと、
    前記表面伝導層の一部を取り除いて、前記複数の伝導性バンプの上面に接続された第１の回路と前記複数の反伸張層の上面に接続された第２の回路とを形成するステップと、
    前記第１の回路及び前記第２の回路が形成された後の表面伝導層の表面上に伝導性の保護層をメッキするステップと、
    前記拡張可能基板を切断して複数の集積回路デバイスを互いに分離するステップと、
    を含み、
    前記拡張可能基板は、前記複数の凹部に対応する第１の部分と前記複数の凹部に対応しない第２の部分とを備え、前記拡張可能基板を引き伸ばすステップを行なったときに前記第１の部分の伸びは前記第２の部分の伸びよりも大きく、かつ複数の反伸張層によって前記第２の部分を覆って、前記拡張可能基板を引き伸ばすステップを行なったときに同第２の部分が外側に伸びることを抑える、方法。
  2. 前記複数の反伸張層は伝導性材料から形成される、請求項１に記載の方法。
  3. 前記拡張可能基板を、シリコン・ゴム、ポリイミド、ポリエチレン、およびポリプロピレンからなる群から選択される材料から形成する、請求項１に記載の方法。
  4. 前記複数の凹部を形成するステップを、切断刃、レーザ切断プロセス、ドライ・エッチング・プロセス、またはウェット・エッチング・プロセスを用いて行なう、請求項１に記載の方法。
  5. 前記絶縁層を、エポキシ、ポリイミド、ベンゾシクロブタン、液晶ポリマー、およびそれらの組み合わせからなる群から選択される材料から形成する、請求項１に記載の方法。
  6. 前記複数のスルー・ホールを形成するステップを、機械的穿孔プロセスまたはレーザ穿孔プロセスによって行なう、請求項１に記載の方法。
  7. 前記伝導性バンプを、Ｃｕ、Ａｇ、Ｓｎ、および伝導性ポリマーからなる群から選択される材料から形成する、請求項１に記載の方法。
  8. 前記粘着層を、アクリル酸エステル、エポキシ、ポリウレタン、およびシリコン・ゴムからなる群から選択される材料から形成する、請求項１に記載の方法。
  9. 第１の回路および第２の回路を形成するステップを、フォトリソグラフィ・プロセス、印刷プロセス、電気メッキ・プロセス、または無電解メッキ・プロセスを用いて行なう、請求項１に記載の方法。
  10. パッケージ構造であって、前記パッケージ構造は、
    集積回路デバイスと、
    第１の表面および第２の表面を有する引き伸ばされた基板であって、前記第２の表面は前記第１の表面に対向するとともに前記第１の表面は前記集積回路デバイスを支持する、引き伸ばされた基板と、
    前記第２の表面上に配置された反伸張層と、
    前記集積回路デバイスを覆う絶縁層と、
    前記集積回路デバイスに電気的に接続された伝導性バンプであって、前記絶縁層内に埋め込まれた伝導性バンプと、
    前記引き伸ばされた基板と前記集積回路デバイスとを接続する粘着層と、
    前記絶縁層、前記伝導性バンプ、および前記反伸張層を覆う表面伝導層と、
    前記パッケージ構造の外側面上の伝導性孔であって、前記絶縁層および前記引き伸ばされた基板を貫通し、前記伝導性バンプおよび前記反伸張層を電気的に接続する伝導性孔と、
    前記伝導性バンプの上方に配置された第１の回路であって、前記伝導性孔および前記伝導性バンプを接続する第１の回路と、
    前記反伸張層を覆う第２の回路であって、前記伝導性孔および前記反伸張層を接続する第２の回路と、
    前記第１の回路及び前記第２の回路が形成された後の表面伝導層を覆う伝導性の保護層と、
    を備えるパッケージ構造。
  11. 前記反伸張層は伝導性材料から形成される、請求項１０に記載のパッケージ構造。
  12. 前記引き伸ばされた基板は、シリコン・ゴム、ポリイミド、ポリエチレン、およびポリプロピレンからなる群から選択される材料から形成される、請求項１０に記載のパッケージ構造。
  13. 前記絶縁層は、エポキシ、ポリイミド、ベンゾシクロブタン、液晶ポリマー、およびそれらの組み合わせからなる群から選択される材料から形成される、請求項１０に記載のパッケージ構造。
  14. 前記伝導性バンプは、Ｃｕ、Ａｇ、Ｓｎ、および伝導性ポリマーからなる群から選択される材料から形成される、請求項１０に記載のパッケージ構造。
  15. 前記粘着層は、アクリル酸エステル、エポキシ、ポリウレタン、およびシリコン・ゴムからなる群から選択される材料から形成される、請求項１０に記載のパッケージ構造。
JP2009105525A 2008-04-24 2009-04-23 集積回路デバイス用のパッケージ構造およびパッケージ方法 Active JP4819144B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW097114993 2008-04-24
TW097114993A TWI387076B (zh) 2008-04-24 2008-04-24 積體電路元件之封裝結構及其製造方法

Publications (2)

Publication Number Publication Date
JP2009267409A JP2009267409A (ja) 2009-11-12
JP4819144B2 true JP4819144B2 (ja) 2011-11-24

Family

ID=41214197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009105525A Active JP4819144B2 (ja) 2008-04-24 2009-04-23 集積回路デバイス用のパッケージ構造およびパッケージ方法

Country Status (3)

Country Link
US (1) US7943426B2 (ja)
JP (1) JP4819144B2 (ja)
TW (1) TWI387076B (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101587933B (zh) * 2009-07-07 2010-12-08 苏州晶方半导体科技股份有限公司 发光二极管的晶圆级封装结构及其制造方法
US8283193B2 (en) * 2009-08-14 2012-10-09 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with sealring and method of manufacture thereof
JP5496692B2 (ja) * 2010-01-22 2014-05-21 三洋電機株式会社 半導体モジュールの製造方法
WO2012002236A1 (en) * 2010-06-29 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Wiring board, semiconductor device, and manufacturing methods thereof
CN202948918U (zh) * 2011-10-20 2013-05-22 先进封装技术私人有限公司 封装基板及半导体元件的封装结构
JP6024199B2 (ja) * 2012-05-18 2016-11-09 セイコーエプソン株式会社 電子部品の製造方法
JP2016062986A (ja) 2014-09-16 2016-04-25 株式会社東芝 半導体装置と半導体装置の製造方法
TWI546934B (zh) * 2014-10-20 2016-08-21 Playnitride Inc Led陣列擴張方法及led陣列單元
CN108550598B (zh) 2018-06-01 2019-08-30 京东方科技集团股份有限公司 电子成像装置及其制备方法、柔性电子复眼及其制备方法
FR3085575B1 (fr) 2018-09-03 2021-06-18 St Microelectronics Tours Sas Boitier de puce electronique
FR3093230B1 (fr) 2019-02-27 2023-01-06 St Microelectronics Tours Sas Boîtier de puce électronique
CN110349920A (zh) * 2019-06-27 2019-10-18 深圳第三代半导体研究院 一种二极管芯片封装结构及其封装方法
CN112992840A (zh) * 2019-12-16 2021-06-18 欣兴电子股份有限公司 封装结构及其制造方法
WO2023042450A1 (ja) * 2021-09-14 2023-03-23 ソニーセミコンダクタソリューションズ株式会社 半導体装置の製造方法、半導体装置、及び半導体装置用の配線基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4033969B2 (ja) * 1998-04-28 2008-01-16 沖電気工業株式会社 半導体パッケージ、その製造方法及びウェハキャリア
JP2003007652A (ja) * 2001-06-26 2003-01-10 Mitsubishi Electric Corp 半導体チップの製造方法
JP4075593B2 (ja) * 2002-12-06 2008-04-16 ソニー株式会社 半導体装置および半導体装置の製造方法
CN2681355Y (zh) 2003-12-10 2005-02-23 玄基光电半导体股份有限公司 利用金属基板制作的发光二极管封装元件
JP2006352617A (ja) * 2005-06-17 2006-12-28 Alps Electric Co Ltd 電子部品の製造方法
KR100735310B1 (ko) * 2006-04-21 2007-07-04 삼성전기주식회사 다층 반사 면 구조를 갖는 엘이디 패키지 및 그 제조방법

Also Published As

Publication number Publication date
US20090267230A1 (en) 2009-10-29
US7943426B2 (en) 2011-05-17
TWI387076B (zh) 2013-02-21
JP2009267409A (ja) 2009-11-12
TW200945526A (en) 2009-11-01

Similar Documents

Publication Publication Date Title
JP4819144B2 (ja) 集積回路デバイス用のパッケージ構造およびパッケージ方法
US20220375985A1 (en) Electronic device package and fabricating method thereof
US9305842B2 (en) Fabrication methods of chip device packages
US8823179B2 (en) Electronic device package and method for fabricating the same
KR101787753B1 (ko) 칩 패키지
US10154599B2 (en) Redistribution film for IC package
US8432032B2 (en) Chip package and fabrication method thereof
US20080093115A1 (en) Interposer, electrical package, and contact structure and fabricating method thereof
US7748111B2 (en) Manufacturing process of a carrier
US20070187711A1 (en) Wafer level package for image sensor components and fabricating method thereof
US9559080B2 (en) Integrated circuit device packages and methods for manufacturing integrated circuit device packages
JP2008252087A (ja) 半導体装置パッケージ構造及びその方法
US9142486B2 (en) Chip package and fabrication method thereof
JP2008211179A (ja) スルーホールを有するダイを有する半導体イメージデバイスパッケージとその方法
US20140042608A1 (en) Semiconductor package and method of manufacturing the same
TW201637138A (zh) 半導體元件的堆疊結構
US20180122732A1 (en) Package structure and manufacturing method thereof
US8410596B2 (en) Semiconductor multi-package module including tape substrate land grid array package stacked over ball grid array package
JP2006278417A (ja) 半導体装置及び半導体装置の製造方法
JP2006303036A (ja) 半導体装置
JP2008060587A (ja) 半導体装置および半導体装置の製造方法
JP5146307B2 (ja) 半導体装置
CN101577233A (zh) 集成电路元件的封装结构及其制造方法
JP2010062170A (ja) 半導体装置およびその製造方法
JP2008047710A (ja) 半導体基板、半導体装置およびこれらの製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110315

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20110615

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20110620

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110711

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110802

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110831

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140909

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4819144

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250