JP4807141B2 - 半導体装置 - Google Patents

Description

本発明は、半導体素子などを備えて構成される半導体装置に関し、特には、その半導体装置を備えるチョッパ回路に関する。

既存の半導体装置として、例えば、絶縁層を介して金属ベースの上面に回路パターンが形成されて成る金属ベース基板を備え、その金属ベース基板上に半導体素子が実装されるものがある。（例えば、特許文献１参照）
図７（ａ）は、このような半導体装置を備えて構成されるチョッパ回路の一例を示す図である。

図７（ａ）に示すチョッパ回路７０は、半導体装置７１の金属ベース基板上に実装されるＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）７２、７３と、電解コンデンサ７４、７５と、コイル７６とを備えて構成されている。

すなわち、電解コンデンサ７４のプラス側端子は入力端子７７に接続され、電解コンデンサ７４のマイナス側端子は入力端子７８に接続されている。コイル７６の一方端は入力端子７７に接続され、コイル７６の他方端はＭＯＳＦＥＴ７２のドレインに接続されている。また、ＭＯＳＦＥＴ７２のドレインはさらにＭＯＳＦＥＴ７３のソースに接続され、ＭＯＳＦＥＴ７２のソースは入力端子７８に接続されている。電解コンデンサ７５のプラス側端子はＭＯＳＦＥＴ７３のドレイン及び出力端子７９に接続され、電解コンデンサ７５のマイナス側端子はＭＯＳＦＥＴ７２のソース及び出力端子８０に接続されている。

このように構成されるチョッパ回路７０は、ＭＯＳＦＥＴ７２、７３が交互にオン、オフを繰り返すことにより入力電圧を昇圧する。すなわち、ＭＯＳＦＥＴ７２がオン、ＭＯＳＦＥＴ７３がオフすると、コイル７６にエネルギーが蓄積し、ＭＯＳＦＥＴ７２がオフ、ＭＯＳＦＥＴ７３がオンすると、コイル７６に蓄積されたエネルギーによりＭＯＳＦＥＴ７３のドレイン電圧が上がり電解コンデンサ７５に電荷が蓄積される。これらの動作が繰り返されることにより昇圧された電圧が出力される。

ところで、上記電解コンデンサ７５は、出力電圧のリップルを十分に抑えるために比較的容量の大きいものが選定されるが、容量の大きい電解コンデンサ７５は、体格が大きいため上記チョッパ回路７０のように金属ベース基板の外に設けられる。
特開２００４−２６６２１３号公報

しかしながら、上述のように、電解コンデンサ７５を金属ベース基板の外に設ける場合では、電解コンデンサ７５がＭＯＳＦＥＴ７３から離れてしまうため、ＭＯＳＦＥＴ７３と電解コンデンサ７５との間の配線インダクタンス成分が大きくなってしまう。そのため、ＭＯＳＦＥＴ７３のドレイン−ソース間の容量（寄生容量）と、ＭＯＳＦＥＴ７３と電解コンデンサ７５との間の配線インダクタンス成分と、電解コンデンサ７５とで構成される共振回路による、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７３へ流れる電流の共振波形の振幅が大きくなり、図７（ｂ）に示すように、ＭＯＳＦＥＴ７２がオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかるサージ電圧が大きくなるという問題がある。そして、このサージ電圧がＭＯＳＦＥＴ７２の耐圧を超える場合、ＭＯＳＦＥＴ７２が破損するおそれがある。そのため、耐圧の大きいＭＯＳＦＥＴ７２を使用することが考えられるが、その分定常損失が増えトータルの損失が増えてしまう。

そこで、出力電圧のリップルを抑えるためのコンデンサを金属ベース基板に実装してそのコンデンサをＭＯＳＦＥＴ７３に近づけることが考えられるが、この場合のコンデンサは金属ベース基板に実装可能なチップコンデンサとなるため、その分容量が小さくなり出力電圧のリップルを十分に抑えられなくなってしまう。また、チップコンデンサへの負担が大きくチップコンデンサが破損するおそれもある。

そこで、本発明では、出力電圧のリップルを抑えつつ、損失の増加を抑えることが可能な半導体装置を提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、絶縁層を介して金属ベースの上面に回路パターンが形成されて成る金属ベース基板と、その金属ベース基板上に実装される半導体素子と、金属ベース基板上に実装され、回路パターンを介して半導体素子と接続されるチップコンデンサと、チップコンデンサより容量が大きく、少なくとも回路パターンを介してチップコンデンサに並列に接続されるコンデンサとを備える。

これにより、半導体素子とコンデンサとの間の配線インダクタンス成分を、半導体素子とチップコンデンサとの間の配線インダクタンス成分及びチップコンデンサとコンデンサとの配線インダクタンス成分に分けることができるので、半導体素子とチップコンデンサとの間の配線インダクタンス成分を半導体素子とコンデンサとの間の配線インダクタンス成分より小さくすることができる。そのため、半導体素子にかかるサージ電圧を低減することができ耐圧が大きい半導体素子を使用する必要がなくなる。また、出力電圧のリップルはコンデンサにより抑えることができる。従って、出力電圧のリップルを抑えつつ、損失の増加を抑えることができる。

また、上記回路パターンは、回路パターンに流れる電流と金属ベースに流れる電流とが少なくとも一部区間において互いに逆方向に流れるように形成されてもよい。
これにより、回路パターンの配線インダクタンス成分と、金属パターンの配線インダクタンス成分とが少なくとも一部区間において相殺されて全体の配線インダクタンス成分を低減することができる。また、半導体素子とチップコンデンサとの間の配線インダクタンス成分と、金属ベースの配線インダクタンス成分とを相殺させることができるので、半導体素子にかかるサージ電圧を低減することができ半導体素子の耐圧を小さくすることができる。そのため、さらに損失を低減することができる。

また、上記チップコンデンサの容量は、チップコンデンサと、チップコンデンサとコンデンサとの間の配線インダクタンス成分と、コンデンサとで構成される共振回路による共振周波数が伝導ノイズ帯域から外れるような容量にすることが望ましい。

また、上記回路パターンは、金属ベースから絶縁層を貫通するように突出されてなる突起により金属ベースと電気的に接続されるように構成されてもよい。
これにより、金属ベースと回路パターンとの間に形成される浮遊静電回路によって回路パターンに流れるノイズ電流を抑えることができる。

また、本発明の半導体装置を備えてチョッパ回路を構成してもよい。
また、本発明の半導体装置を備えてモータインバータ回路を構成してもよい。

本発明によれば、半導体素子などで構成される半導体装置を備えるチョッパ回路などにおいて、出力電圧のリップルを抑えつつ、損失の増加を抑えることができる。

以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態の半導体装置を備えるチョッパ回路を示す図である。なお、図７（ａ）に示す構成と同じ構成には同じ符号を付している。

図１に示すチョッパ回路１は、半導体装置２と、電解コンデンサ７４と、コイル７６とを備えて構成されている。
上記半導体装置２は、金属ベース基板３と、金属ベース基板３上に実装されるＭＯＳＦＥＴ７２、７３（半導体素子）と、電解コンデンサ７５（コンデンサ）と、チップコンデンサ４とを備えて構成されている。すなわち、チップコンデンサ４の一方端はＭＯＳＦＥＴ７３のドレイン及び電解コンデンサ７５のプラス側端子に接続され、チップコンデンサ４の他方端はＭＯＳＦＥＴ７２のソース及び電解コンデンサ７５のマイナス側端子に接続されている。

なお、後述するが、上記金属ベース基板３は絶縁層を介して金属ベースの上面に回路パターンが形成されて成り、ＭＯＳＦＥＴ７２、７３及びチップコンデンサ４は互いに回路パターンにより接続されているものとする。また、電解コンデンサ７５は、金属ベース基板３の外に設けられているものとする。

また、ＭＯＳＦＥＴ７２、７３は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）と入れ替えてもよい。
図２（ａ）は、本実施形態のチョッパ回路１において、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかる電圧（実線）を示す図である。なお、図２（ａ）に示す二点鎖線はチップコンデンサ４にかかる電圧を示し、点線はＭＯＳＦＥＴ７２のドレイン電流を示している。また、斜線部分はＭＯＳＦＥＴ７３とチップコンデンサ４との間の配線インダクタンス成分に蓄積されるエネルギーを示している。

このように、半導体装置２の金属ベース基板３にチップコンデンサ４を実装することにより、ＭＯＳＦＥＴ７３と電解コンデンサ７５との間の配線インダクタンス成分を、ＭＯＳＦＥＴ７３とチップコンデンサ４との間の配線インダクタンス成分及びチップコンデンサ４と電解コンデンサ７５との間の配線インダクタンス成分に分けることができるので、ＭＯＳＦＥＴ７３とチップコンデンサ４との間の配線インダクタンス成分をＭＯＳＦＥＴ７３と電解コンデンサ７５との間の配線インダクタンス成分より小さくすることができる。これにより、図２（ａ）に示すように、ＭＯＳＦＥＴ７２にかかるサージ電圧を低減することができ耐圧が大きいＭＯＳＦＥＴ７２を使用する必要がなくなる。また、出力電圧のリップルは電解コンデンサ７５により抑えることができる。従って、出力電圧のリップルを抑えつつ、損失の増加を防止することができる。

また、チップコンデンサ４を互いに並列接続される複数のチップコンデンサにより構成することで、さらにＭＯＳＦＥＴ７３とチップコンデンサとの間の配線インダクタンス成分を小さくすることができる。そのため、ＭＯＳＦＥＴ７３とチップコンデンサとの間の配線インダクタンス成分をできるだけ小さくする場合には、金属ベース基板３に実装可能な最大数のチップコンデンサによりチップコンデンサ４を構成することが望ましい。

ところで、本実施形態の半導体装置２は、ＭＯＳＦＥＴ７２、７３のそれぞれのドレイン−ソース間の容量をまとめてコンデンサ５とし、そのコンデンサ５とチップコンデンサ４との間の配線インダクタンス成分をコイル６とし、チップコンデンサ４と電解コンデンサ７５との間の配線インダクタンス成分をコイル７とすると、図２（ｂ）に示すような回路と等価になる。そのため、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかる電圧は、コンデンサ５、コイル６、及びチップコンデンサ４で構成される共振回路の共振動作により図２（ａ）に示す破線枠内の高周波成分が含まれると共に、チップコンデンサ４、コイル７、及び電解コンデンサ７５で構成される共振回路の共振動作により図２（ａ）に示す二点鎖線の低周波成分が含まれる。

そこで、チップコンデンサ４を選定する際、この高周波成分及び低周波成分が伝導ノイズ帯域から影響を受けないようにすることが望ましい。
以下、チップコンデンサ４の選定方法について説明する。

一般に、コンデンサとコイルから構成される共振回路のコンデンサの容量ｃ０は、コイルのインダクタンスをＬ、コイルに流れる電流をΔＩ、コンデンサにかかる電圧をΔＶとすると、

から

と表すことができる。
従って、ＭＯＳＦＥＴ７２の耐圧を考慮してΔＶを決めて、チップコンデンサ４の容量ｃ２を容量ｃ０以上に設定すれば、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかるサージ電圧をＭＯＳＦＥＴ７２の耐圧に抑制することができる。

よって、ｃ２＞ｃ０とすると、コンデンサ５、コイル６、及びチップコンデンサ４で構成される共振回路の共振周波数ｆ１（例えば、数十Ｍ〜数百ＭＨｚ）、チップコンデンサ４、コイル７、及び電解コンデンサ７５で構成される共振回路の共振周波数ｆ２（例えば、数百ｋ〜数ＭＨｚ）は、それぞれ下記数３及び数４により求めることができる。

なお、ｃ１をコンデンサ５の容量、ｃ３を電解コンデンサ７５の容量、Ｌ１をコイル６のインダクタンス、Ｌ２をコイル７のインダクタンスとする。
このように、共振周波数ｆ１、ｆ２を求めることができるので、例えば、この共振周波数ｆ１、ｆ２が図３に示す伝導ノイズ帯域のＬＷ（Ｌｏｎｇ Ｗａｖｅ）帯域、ＡＭ（Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）帯域、ＳＷ（Ｓｈｏｒｔ Ｗａｖｅ）帯域、ＦＭ（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）帯域、及びＴＶ（Ｔｅｌｅｖｉｓｉｏｎ）帯域から外れて破線枠内の帯域に設定されるような容量のチップコンデンサ４を選定すればよい。

通常、チップコンデンサ４の容量を設定するだけで共振周波数ｆ１、ｆ２の両方を上記各帯域から外すことは難しいため、共振周波数ｆ１に比べて配線インダクタンス成分に蓄積されるエネルギーが大きくなる共振周波数ｆ２を上記各帯域から外すようにチップコンデンサ４の容量ｃ２を決めることが考えられる。すなわち、ｃ２＞ｃ０で、かつ、共振周波数ｆ２が伝導ノイズ帯域（図３（ｂ）に示す伝導ノイズ帯域の例では、ＬＷ帯域、ＡＭ帯域、及びＳＷ帯域）から外れるようにチップコンデンサ２の容量ｃ２を決める。なお、電解コンデンサ７５の容量ｃ３は、例えば、チョッパ回路１における昇圧の比率や出力電圧のリップルに基づいて決めるものとする。

また、共振周波数ｆ１に対しては、互いに容量が同一で、かつ、互いに並列接続される複数のチップコンデンサによりチップコンデンサ４を構成し、それらの複数のチップコンデンサのそれぞれの容量ｃ２＊をインピーダンス−周波数特性を考慮して決めることが考えられる。そして、容量ｃ２＊が決まると、その容量ｃ２＊と、上述で決めた容量ｃ２とによりチップコンデンサ４を構成するための複数のチップコンデンサの個数を決めることができる。

図４（ａ）は、０．１５μＦのチップコンデンサを２個使用してチップコンデンサ４を構成した場合のＭＯＳＦＥＴ７２のオフ時のＭＯＳＦＥＴ７２のドレイン−ソース間にかかる電圧を示す図である。また、図４（ｂ）は、０．０２２μＦのチップコンデンサを１５個使用してチップコンデンサ４を構成した場合のＭＯＳＦＥＴ７２のオフ時のＭＯＳＦＥＴ７２のドレイン−ソース間にかかる電圧を示す図である。なお、チョッパ回路１の出力端子７９、８０には負荷が接続されていないものとする。また、図４（ａ）及び図４（ｂ）において、破線は共振周波数ｆ１による低周波成分の電圧波形とする。

０．１５μＦのチップコンデンサを２個使用してチップコンデンサ４を構成した場合では、各チップコンデンサのそれぞれのインピーダンス−周波数特性においてインピーダンスが低くなるときの周波数が共振周波数ｆ１と離れてしまっているため、共振周波数ｆ１がチップコンデンサ４により吸収されない。そのため、図４（ａ）の破線枠内に示すように、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかる電圧の低周波成分に高周波成分がのってしまっている。

一方、０．０２２μＦのチップコンデンサ４を１５個使用してチップコンデンサ４を構成した場合では、各チップコンデンサのそれぞれのインピーダンス−周波数特性においてインピーダンスが低くなるときの周波数が図４（ａ）に比べて高く共振周波数ｆ１に近づいているため、共振周波数ｆ１がチップコンデンサ４により吸収されている。そのため、図４（ｂ）の破線枠内に示すように、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかる電圧の低周波成分に高周波成分がのっていない。

このように、複数のチップコンデンサを使用してチップコンデンサ４を構成する場合において、チップコンデンサ４の合成容量がほぼ同じであっても、インピーダンス−周波数特性を考慮して複数のチップコンデンサのそれぞれの容量を決めることにより共振周波数ｆ１を抑えることができる。

図５（ａ）は、チョッパ回路１の実施例を示す図である。また、図５（ｂ）は、図５（ａ）に示す半導体装置２の実際の構成の平面図である。また、図５（ｃ）は、図５（ｂ）のＡ−Ａ断面を示す図である。なお、図５（ａ）〜図５（ｃ）において、図１に示す構成と同じ構成には同じ符号を付している。

図５（ａ）に示すチョッパ回路１は、チップコンデンサ４−１〜４−３が互いに並列接続されチップコンデンサ４を構成している。
また、図５（ｂ）及び図５（ｃ）に示すように、半導体装置２は、絶縁層８を介して金属ベース９の上面に回路パターン１０が形成されて成る金属ベース基板３を備え、その金属ベース基板３上においてＭＯＳＦＥＴ７３とチップコンデンサ４−１〜４−３、ＭＯＳＦＥＴ７３とＭＯＳＦＥＴ７２とが回路パターン１０を介して接続されている。また、図５（ｂ）に示すように、半導体装置２は、金属ベース９から絶縁層８を貫通するように突出されてなる突起としてのアースポイント１１、１２により金属ベース９と回路パターン１０とを電気的に接続している。なお、アースポイント１１、１２は、例えば、絶縁層８の一部を金属ベース９まで除去して形成した貫通孔に金やアルミニウムなどの導体が入れられて構成されるものとする。このように、アースポイント１１、１２により金属ベース９と回路パターン１０とを接続することで、金属ベース９と回路パターン１０との間に発生する浮遊静電回路によって回路パターン１０に流れるノイズ電流を抑えることができる。

また、図５（ｂ）において、太い実線はＭＯＳＦＥＴ７２からアースポイント１２までの直線の電流経路、ＭＯＳＦＥＴ７２からＭＯＳＦＥＴ７３までの直線の電流経路、ＭＯＳＦＥＴ７３からアースポイント１１までの直線の電流経路をそれぞれ示し、太い破線は金属ベース９におけるアースポイント１１からアースポイント１２までの直線の電流経路を示している。そして、図５（ｂ）に示す太い実線と太い破線とからなる面積が、できるだけ小さくなるように金属ベース基板３上にＭＯＳＦＥＴ７２、７２やチップコンデンサ４―１〜４−３を配置することにより、電流経路をできるだけ短くすることができ配線インダクタンス成分をより低減することができる。

また、図５（ｃ）において、矢印は回路パターン１０及び金属ベース９のそれぞれの電流経路の方向を示している。図５（ｃ）に示す矢印のように、回路パターン１０に流れる電流と金属ベース９に流れる電流とが少なくとも一部区間において互いに逆方向に流れている。このように、回路パターン１０に流れる電流と金属ベース９に流れる電流とが少なくとも一部区間において互いに逆方向に流れるように回路パターン１０を形成することにより、回路パターン１０の配線インダクタンス成分と、金属パターン９の配線インダクタンス成分とが少なくとも一部区間において相殺されて全体の配線インダクタンス成分が低減される。また、ＭＯＳＦＥＴ７３とチップコンデンサ４−１〜４−３との間の回路パターン１０の配線インダクタンス成分と、金属ベース９の配線インダクタンス成分とを相殺させているので、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかるサージ電圧を低減することができＭＯＳＦＥＴ７２の耐圧を小さくすることができる。そのため、さらに損失を低減することができる。

また、図５（ｂ）及び図５（ｃ）に示す半導体装置２により全体の配線インダクタンス成分を低減させることができるので、下記数５に示すように、その分ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間にかかる電圧ΔＶ１を下げるかわりにＭＯＳＦＥＴ７２のオフ側のドライブ速度を速くして、ＭＯＳＦＥＴ７２のオフ時にＭＯＳＦＥＴ７２のドレイン−ソース間に電流ΔＩ１が流れる時間Δｔを小さくしてもよい。これにより、ＭＯＳＦＥＴ７２のスイッチング損失（発熱）を下げることができる。

なお、図６（ａ）に示すように、本実施形態の半導体装置２の構成を利用して多相のチョッパ回路１３を構成してもよい。
また、図６（ｂ）に示すように、本実施形態の半導体装置２の構成を利用してモータインバータ回路１４を構成してもよい。

また、上記実施の形態では昇圧チョッパ回路を示したが、反転チョッパ回路、降圧チョッパ回路に適用しても良い。

は、本発明の実施形態の半導体装置を備えるチョッパ回路を示す図である。 （ａ）は、コイルのエネルギー放出時にＭＯＳＦＥＴのドレイン−ソース間にかかる電圧を示す図である。（ｂ）は、本実施形態の半導体装置の等価回路を示す図である。 伝導ノイズ帯域の一例を示す図である。 （ａ）は、０．１５μＦのチップコンデンサを２個使用したときのＭＯＳＦＥＴのドレイン−ソース間にかかる電圧を示す図である。（ｂ）は、０．０２２μＦのチップコンデンサを１５個使用したときのＭＯＳＦＥＴのドレイン−ソース間にかかる電圧を示す図である。 （ａ）は、チョッパ回路の実施例を示す図である。（ｂ）は、半導体装置の実際の構成の平面図である。（ｃ）は、（ｂ）のＡ−Ａ断面を示す図である。 （ａ）は、本発明の実施形態の半導体装置を利用して構成される多相のチョッパ回路を示す図である。（ｂ）は、本発明の実施形態の半導体装置を利用して構成されるモータインバータ回路を示す図である。 （ａ）は、既存のチョッパ回路を示す図である。（ｂ）は、コイルのエネルギー放出時にＭＯＳＦＥＴのドレイン−ソース間にかかる電圧を示す図である。

符号の説明

１ チョッパ回路
２ 半導体装置
３ 金属ベース基板
４ チップコンデンサ
５ コンデンサ
６ コイル
７ コイル
８ 絶縁層
９ 金属ベース
１０ 回路パターン
１１ アースポイント
１２ アースポイント
１３ 多相のチョッパ回路
１４ モータインバータ回路
７０ チョッパ回路
７１ 半導体装置
７２ ＭＯＳＦＥＴ
７３ ＭＯＳＦＥＴ
７４ 電解コンデンサ
７５ 電解コンデンサ
７６ コイル
７７ 入力端子
７８ 入力端子
７９ 出力端子
８０ 出力端子

Claims (5)

1. 絶縁層を介して金属ベースの上面に回路パターンが形成されて成る金属ベース基板と、
   前記金属ベース基板上に実装される半導体素子と、
   前記金属ベース基板上に実装され、前記回路パターンを介して前記半導体素子と接続されるチップコンデンサと、
   前記チップコンデンサより容量が大きく、少なくとも前記回路パターンを介して前記チップコンデンサに並列に接続されるコンデンサと、
   を備え、
   前記チップコンデンサの容量は、前記チップコンデンサと、前記チップコンデンサと前記コンデンサとの間の配線インダクタンス成分と、前記コンデンサとで構成される共振回路による共振周波数が伝導ノイズ帯域から外れるような容量であることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記回路パターンは、前記回路パターンに流れる電流と前記金属ベースに流れる電流とが少なくとも一部区間において互いに逆方向に流れるように形成される、
   ことを特徴とする半導体装置。
3. 請求項１に記載の半導体装置であって、
   前記回路パターンは、前記金属ベースから前記絶縁層を貫通するように突出されてなる突起により前記金属ベースと電気的に接続される、
   ことを特徴とする半導体装置。
4. 請求項１に記載の半導体装置を備えるチョッパ回路。
5. 請求項１に記載の半導体装置を備えるモータインバータ回路。