JP4771608B2 - Printed wiring board - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To propose a multilayer printed-wiring board that can be connected directly and electrically to an IC chip, without having to go through the intermediary of lead components. SOLUTION: The multilayer printed-wiring board incorporates the IC chips (a CPU and a cache memory) 20 and 20B, respectively, into a core substrate 30 in advance, and a transition layer 38 is provided in a die pad 24 of the IC chip 20A and 20B, thus electrically connecting the IC chip to the multilayer printed-wiring board, without using lead components and sealing resin. Also, the transition layer 38 is provided on the aluminum die pad 24, thus preventing the resin from remaining on the die pad 24, and hence improving the connectivity and reliability between the die pad 24 and a via hole 60. Additionally, the plural IC chips are incorporated, thus achieving high integration.

Description

【０００１】
【発明の属する技術分野】
本発明は、特にＩＣチップなどの半導体素子を内蔵する多層プリント配線板に関するのもである。
【０００２】
【従来の技術】
現在、フリップチップ実装はビルドアッププリント配線板を用いられている。ビルドアップ多層プリント配線板は、例えば、特開平９−１３００５０号などに開示される方法にて製造されている。
すなわち、基板上の導体回路の表面に無電解めっきやエッチングにより、粗化層を形成させて、樹脂層を施して、層間導通のためのバイアホール開口部を形成させて、層間樹脂絶縁層を形成する。さらに、その層間絶縁層に酸や酸化剤などにより粗化処理を施した粗化面にパラジウムなどの触媒を付け、無電解めっき膜を形成し、そのめっき膜上にレジストにてパターンを形成し、電解めっきで厚付けしたのち、現像液でレジストを剥離除去し、エッチングして導体回路を作り出させる。これを繰り返すことにより、ビルドアップ多層プリント配線板が得られる。表層には、半田バンプが形成されて、半導体素子とフリップチップ実装によって接続が取られている。
【０００３】
さらに高密度化、高機能化を有するプリント配線板が要望されている。それに対応すべくプリント配線板の構造を提案する必要があった。
【０００４】
また、従来の実装方法では、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行なっている。それらのリード部品は、切断、腐食しやすいので、ＩＣチップとの接続が途絶えたり、誤作動の原因になることもあった。それに、それぞれに実装方法は、ＩＣチップを保護するためにエポキシ樹脂などのより封止を行なっているが、その際気泡などが含有すると、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまう。それらを回避する意味でもリード部品を介さないでＩＣチップと直接電気的接続し得るプリント配線板の構造を提案する必要があった。
【０００５】
上記課題に対応する構造として、基板に半導体素子を埋め込んで、該素子上に配線層を形成して、半導体素子と外部との接続を取ることを提案する。
【０００６】
半導体素子を基板に収容、収納、内蔵もしくは埋め込む従来技術としては、特開平９−３２１４０８号（ＵＳＰ５８７５１００）、特開平１０−２５６４２９号、特開平１１−１２６９７８号などがある。それぞれは、基板に半導体素子を埋め込んで、その上層に、ビルドアップ層を形成させることにより電気的接続を取る。
【０００７】
特開平９−３２１４０８号（ＵＳＰ５８７５１００）には、ダイパッド上に、スタッドバンプを形成した半導体素子をプリント配線板に埋め込んで、スタッドバンプ上に配線を形成して電気的接続を取っていた。しかしならが、該スタッドバンプはタマネギ状であり高さのバラツキが大きいために、層間絶縁層を形成させると、平滑性が低下し、バイアホールを形成させても未接続になりやすい。また、スタッドバンプをボンディングにより一つ一つ植設しており、一括して配設することができず、生産性という点でも難点があった。
【０００８】
特開平１０−２５６４２９号には、セラミック基板に半導体素子を収容し、フリップチップ形態によって電気的接続されている構造が示されている。しかしながら、セラミックは外形加工性が悪く、半導体素子の納まりがよくない。また、該バンプでは、高さのバラツキも大きくなった。そのために、層間絶縁層の平滑性が損なわれ、接続が低下してしまう。
【０００９】
特開平１１−１２６９７８号には、空隙の収容部に半導体素子などの電子部品埋め込んで、導体回路と接続して、バイアホールを介して積蔵している多層プリント配線板が示されている。しかしながら、収容部が空隙であるために、位置ずれを引き起こしやすく、半導体素子のパッドとの未接続が起き易い。また、ダイパッドと導体回路とを直接接続させているので、ダイパッドに酸化被膜ができやすく、絶縁抵抗が上昇してしまう問題がある。
【００１０】
本願発明は、半導体素子の収容を安定化して、リード部品を介さないで、ＩＣチップと直接電気的接続し得るプリント配線板を提案することにある。
【００１１】
【課題を解決するための手段】
発明者らが鋭意研究した結果、以下の発明により、半導体素子を収容したプリント配線板を得ることができることを創出した。
【００１２】
請求項１の発明では、基板上に、層間絶縁層と導体回路が繰り返し積層されて、バイアホールを介して電気的接続を取るプリント配線板において、前記基板は、樹脂を含むコア基板を有し、該コア基板には、キャビティが形成されていて、該キャビティには、仲介層を有する半導体素子が２個以上収容されている。それにより、複数の半導体素子を備えることを特徴とする。半導体素子を複数個を有するので、実装密度が高くなり、さらなる高密度化が達成される。
【００１３】
また、半導体素子が埋め込まされている構造のため、従来のフリップチップ実装したプリント配線板よりも外部基板、外部端子までの配線長を短くすることができる。それに、半導体同士の接続も不要な配線を配設することなくなる。よって、高速化された信号の遅延や誤作動も低減されるし、ループインダクタンスもより低減される。さらに、半導体素子を含めたトータルの厚みを従来のフリップチップよりも薄くすることができる。そのため、筐体を薄くする必要を有する製品、例えばノートパソコン、携帯電話、モーバイル製品、通信装置等の種々の電子機器に用いられるものとして最適である。
【００１４】
キャビティが形成されるプリント配線板としては、樹脂を主成分としてものがよい。ガラスエポキシ、心材などの補強材が含浸されたもの、銅張り積層板、種々のプリプレグなどを積層した基材などを用いることができる。具体例としては、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ＢＴ樹脂、ポリエステル樹脂などがある。
【００１５】
セラミック基板やそれらを主となる基板（ＡＬＮ、ムライト、窒化珪素、アルミナなどの高温焼結を必要とする材料）などを用いることも検討されたが、外形加工性が悪く、また、層間絶縁層との熱膨脹率の差が大きいために、用いることは不可能であった。
【００１７】
また、ダイパッドと層間絶縁層のバイアホールとの間に仲介層が設けられている。
仲介層を形成しないでダイパッド上に直接、バイアホールを形成させると、層間絶縁層を感光性樹脂などを用いた場合、露光、現像を経て、バイアホールを形成させると、ダイパッド上の表層に樹脂残りやすかった。それに現像液の付着によりダイパッドの変色を引き起こした。また、レーザによってバイアホールを形成させた場合は、ビア径がダイパッド径より大きいときには、ダイパッド及びパシベーション膜（ＩＣ保護膜）がレーザによって破壊された。
半導体素子のダイパッド上に仲介層を設けることにより、それらを防止することができた。
【００１８】
また、ダイパッドが仲介層で覆われている。そのために、種々の工程を経る、酸や酸化剤のあるいはエッチング液に浸積させたり、アニール工程や熱硬化を経てもダイパッドの変色、溶解が発生しない。また、ダイパッドの酸化膜を形成することがない。そのため、パッドとバイアホールとの接続性や信頼性を向上させる。
【００１９】
仲介層の形成は、半導体素子に予め形成した後、プリント配線板に収容してもよく、プリント配線板に埋め込んだ後、形成させてもよい。
【００２０】
請求項２の発明では、半導体素子は、少なくとも１個は、演算機能（ＣＰＵ）を有する半導体素子であり、少なくとも１個は、記憶機能（メモリー）を有する半導体素子である。
【００２１】
１つの半導体素子で演算機能（ＣＰＵ）と記憶機能（メモリー）を有するものを実装させてもよいが、そのために半導体素子が大きくなるために、埋め込む際に傾きやすいのと、小さいもので別々に作成した方が廉価になるし、それぞれ半導体素子は近傍の位置にあることから、伝達遅延や誤作動を引き起こすこともない。また、プリント配線板の設計変更があった場合でも半導体素子自体の設計変更も要らなく、形成の自由度を高められるという効果も有する。
【００２２】
請求項３の発明では、前記キャビティには、抵抗、コンデンサあるいはインダクタンスの中から選ばれる１種以上が収容されている。
【００２３】
半導体素子以外にも抵抗、コンデンサあるいはインダクタンスが配設されているので、電気特性、特に初期動作における作動が遅延や誤作動なく行なうことを可能としている。また、半導体素子から、抵抗、コンデンサあるいはインダクタンスとの距離を短くすることもできるので、ループインダクタンスも確実に低減させることができる。
【００２４】
抵抗、コンデンサあるいはインダクタンスの端子の表面には、めっき（特に銅めっき）を施すことが好適である。めっき（特に銅めっき）により形成するバイアホールとの密着性が高められるからである。
【００２５】
請求項４の発明では、半導体素子の仲介層は、少なくとも２層以上であることが望ましい。
少なくともダイパッド上に形成される金属とバイアホール上に形成される金属とは、別々の金属で形成されるのがよい。より望ましいのは、ダイパッドと接続する金属は、スパッタ、蒸着、電着によって形成された薄くて硬い金属で形成されるのがよい。該金属とダイパッドと強固に接合される。又、バイアホールと接続される金属は、電解めっきによって形成される。電解めっき膜は、柔らかく展性に富んでいる。そのため、該仲介層近傍に応力が加わったとしても緩和することができる。上記の組み合わせで形成されているので、ダイパッド付近は強固であるが、バイアホール付近は、柔らかいので、ヒートサイクル条件下においても信頼性が向上させることができる。
【００２６】
請求項５の発明では、半導体素子の仲介層の最下層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから、選ばれる少なくとも１種類以上で積層されている。
【００２７】
ダイパッド上に形成される金属は、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかがよい。形成方法には、スパッタ、蒸着、電着、めっきのいすれかで行われる、特に、クロム、チタン、ニッケルで形成されることが望ましい。それらの金属は、ダイパッドとの間で、化学反応や電極反応を引き起こさないでことと、その上層に形成される金属（特にめっきで形成される金属）との相性がよい。また、電気伝達性も低下させないからである。界面から湿分の侵入がなく、金属密着性に優れるからである。
【００２８】
請求項６の発明では、半導体素子の仲介層の最上層は、ニッケル、銅、金、銀の中から選ばれるのがよい。
該仲介層を成し、バイアホールと接続させる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。形成方法には、無電解めっき、電解めっきによって行われる。特に、銀、銅のいずれかで形成されることが望ましい。銀は、電気特性がよいからであり、銅は、電気特性もよく、廉価で形成することができるからである。それに、バイアホールの配線は、銅を主として形成されているので、同一金属のために金属内での剥離やクラックを引き起こさないからでもある。
【００２９】
請求項７の発明では、半導体素子の仲介層は、第１薄膜層、第２薄膜層、厚付け層で形成されている。
半導体素子のダイパッド上に第１薄膜層、第２薄膜層、厚付け層の順で形成されるのがよい。第１薄膜層は、スパッタ、蒸着、電着によって形成されるのがよい。厚みは、０．００１〜２．０μｍの範囲で形成される。特に、０．０１〜１．０μｍで形成されることが望ましい。その理由として、ダイパッドを完全に覆うことができ、該仲介層の電気特性の劣化を引き起こさないからである。第２薄膜層は、スパッタ、蒸着、電着、めっきによって形成されるのがよい。厚みは、０．０１〜５．０μｍの範囲で形成される。特に、０．１〜３．０μｍで形成されることが望ましい。その理由は、第１薄膜層と同様である。厚付け層は、無電解めっき、電解めっきで形成されることがよい。厚みは、１〜２０μｍの範囲で形成される。特に望ましいのは、５〜１５μｍで形成されることが望ましい。バイアホール形成の際の影響を受け難いのとヒートサイクル時の応力緩和がされやすいからである。
【００３０】
請求項８の発明では、半導体素子の仲介層の第１薄膜層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから選ばれるものがよい。
【００３１】
請求項９の発明では、半導体素子の仲介層の第２薄膜層は、ニッケル、銅、金、銀の中から選ばれることがよい。
【００３２】
請求項１０の発明では、キャビティには、接着剤層が充填されている。該キャビティの半導体素子および抵抗、コンデンサもしくインダクタンスを接合させることができ、ヒートサイクル時やバイアホール形成時の熱履歴を経ても接着剤が半導体素子などの挙動を抑え、平滑性が保たれる。そのために、バイアホールとの接続部分における剥離や断線、もしくは層間絶縁層のクラックを引き起こさない。それに信頼性をも向上さえることができる。
【００３３】
請求項１１の発明では、接着剤は、半導体素子が厚いほど薄く、半導体素子が薄いほど厚い。それによって、基板の上面に凹凸がなくなり、層間絶縁層を形成させてもうねりがないので、バイアホールの形成が所望の大きさ、形状になるために確実に半導体素子、その他の端子と接続される。故に、接続性、信頼性をも向上させることができる。
【００３４】
本発明で定義される仲介層について説明する。
仲介層は、従来のＩＣチップ実装技術を用いることなく、半導体素子であるＩＣチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、２層以上の金属層で形成され、半導体素子であるＩＣチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのＩＣチップの収容を確実にすることができる。また、仲介層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第１実施形態に係る多層プリント配線板の構成について、多層プリント配線板１０の断面を示す図７を参照して説明する。
【００３６】
図７に示すように多層プリント配線板１０は、ＩＣチップ（ＣＰＵ）２０Ａ及びＩＣチップ（キャッシュメモリ）２０Ｂを収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００３７】
ＩＣチップ２０Ａ、２０Ｂには、パッシベーション膜２４が被覆され、該パッシベーション膜２４の開口内に入出力端子を構成するダイパッド２２が配設されている。アルミニウム製のダイパッド２２の上には、仲介層３８が形成されている。該仲介層３８は、第１薄膜層３３、第２薄膜層３６、厚付け膜３７の３層構造からなる。
【００３８】
層間樹脂絶縁層１５０の上には、ソルダーレジスト層７０が配設されている。ソルダーレジスト層７０の開口部７１下の導体回路１５８には、図示しないドータボード、マザーボード等の外部基板と接続するためのＢＧＡ７６が設けられている。
【００３９】
本実施形態の多層プリント配線板１０では、コア基板３０にＩＣチップ２０Ａ、２０Ｂを予め内蔵させて、該ＩＣチップ２０Ａ、２０Ｂのダイパッド２２には仲介層を３８を配設させている。このため、リード部品や封止樹脂を用いず、ＩＣチップと多層プリント配線板（パッケージ基板）との電気的接続を取ることができる。また、ＩＣチップ部分に仲介層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層５０も平坦化されて、膜厚みも均一になる。更に、仲介層によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００４０】
更に、ダイパッド２２上に銅製の仲介層３８を設けることで、ダイパッド２２上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもダイパッド２２の変色、溶解が発生しない。これにより、ＩＣチップのダイパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ前後の径のダイパッド２２上に６０μｍ径以上の仲介層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００４１】
本実施形態では、ＣＰＵ用ＩＣチップ２０Ａとキャッシュメモリ用ＩＣチップ２０Ｂとを２個別々にプリント配線板に埋め込んである。ＩＣチップは、別々に作成した方が廉価になり、それぞれＩＣチップは近傍の位置にあることから、伝達遅延や誤作動を引き起こすこともない。また、プリント配線板の設計変更があった場合でもＩＣチップ自体の設計変更も要らなく、形成の自由度を高められる。
【００４２】
本実施形態のプリント配線板の凹部３２には、接着剤層３４が充填されている。該凹部３２のＩＣチップ２０Ａ、２０Ｂを接合させることができ、ヒートサイクル時やバイアホール形成時の熱履歴を経ても接着剤３４がＩＣチップ２０Ａ、２０Ｂの挙動を抑え、平滑性が保たれる。そのために、バイアホールとの接続部分における剥離や断線、もしくは層間絶縁層５０、１５０のクラックを引き起こさない。それに信頼性をも向上さえることができる。
【００４３】
引き続き、図７を参照して上述した多層プリント配線板の製造方法について、図１〜図６を参照して説明する。
【００４４】
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とする（図１（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図１（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【００４５】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂを接着材料３４上に載置する（図１（Ｃ）参照）。
【００４６】
（３）そして、ＩＣチップ２０Ａ、２０Ｂの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図２（Ａ）参照）。これにより、コア基板３０を平滑にすることができる。
【００４７】
（４）その後、ＩＣチップ２０Ａ、２０Ｂを収容させたコア基板３０に蒸着、スパッタリングなどを行い、全面に導電性の第１薄膜層３３を形成させる（図２（Ｂ））。その金属としては、ニッケル、亜鉛、クロム、コバルト、チタン、金、銅、スズ、鉄などがよい。特に、ニッケル、クロム、チタンを用いることが、膜形成上と電気特性上でふさわしい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。クロムの場合には０．１μｍの厚みが望ましい。
【００４８】
第１薄膜層３３により、ダイパッド２２の被覆を行い、仲介層とＩＣチップにダイパッド２２との界面の密着性を高めることができる。また、これら金属でダイパッド２２を被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第１薄膜層３３によって、リードのない実装方法によりＩＣチップとの接続を取ることができる。ここで、クロム、チタンを用いることが、界面への湿分の侵入を防ぐために望ましい。
【００４９】
（５）第１薄膜層３３上に、スパッタ、蒸着、又は、無電解めっきにより、第２薄膜層３６を形成させる（図２（Ｃ））。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよい。
【００５０】
第２薄膜層を設ける理由は、第１薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができないためである。第２薄膜層３６は、厚付けのリードとして用いられる。その厚みは０．０１〜５μｍの範囲で行うのがよい。０．０１μｍ未満では、リードとしての役割を果たし得ず、５μｍを越えると、エッチングの際、下層の第１薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。
【００５１】
（６）その後、レジストを塗布し、露光、現像してＩＣチップのダイパッドの上部に開口を設けるようにメッキレジスト３５を設け、以下の条件で電解めっきを施し、電解めっき膜（厚付け膜）３７を設ける（図３（Ａ））。
【００５２】

Figure 0004771608
【００５３】
メッキレジスト３５を除去した後、メッキレジスト３５下の無電解第２薄膜層３６、第１薄膜層３３をエッチングで除去することで、ＩＣチップのダイパッド２２上に仲介層３８を形成する（図３（Ｂ））。ここでは、メッキレジストによりトランジション層を形成したが、無電解第２薄膜層３６の上に電解めっき膜を均一に形成した後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのダイパッド上に仲介層を形成させることも可能である。電解めっき膜の厚みは１〜２０μｍの範囲がよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがあるからである。
【００５４】
（７）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ｃ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。仲介層３８は、第１薄膜層３３、第２薄膜層３６、厚付け膜３７の３層構造からなる。
【００５５】
（８）上記工程を経た基板に、厚さ５０μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図４（Ａ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。
【００５６】
（９）次に、波長１０．４μｍのＣＯ2ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径８０μｍのバイアホール用開口４８を設ける（図４（Ｂ）参照）。クロム酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２２上に銅製の仲介層３８を設けることで、ダイパッド２２上の樹脂残りを防ぐことができ、これにより、ダイパッド２２と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径前後のダイパッド２２上に６０μｍ以上の径の仲介層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。なお、ここでは、レーザで開口４８を形成しているが、露光・現像処理により開口を形成することも可能である。
【００５７】
（１０）次に、酸又は酸化剤で層間樹脂絶縁層５０の表面を粗化し、粗化面５０αを形成する（図４（Ｃ）参照）。粗面は、平均粗度１〜５μｍの範囲で形成されるのがよい。
【００５８】
（１１）次に、粗化面５０αが形成された層間樹脂絶縁層５０上に無電解めっき膜５２を設ける（図５（Ａ）参照）。無電解めっきとしては、銅、ニッケルを用いることができる。その厚みとしては、０．３μｍ〜１．２μｍの範囲がよい。０．３μｍ未満では、層間樹脂絶縁層上に金属膜を形成することができないことがある。１．２μｍを越えると、エッチングによって金属膜が残存してしまい、導体間の短絡を引き起こしやすくなるからである。以下のめっき液及びめっき条件でめっき膜を形成させた。
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３０ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピルジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
〔無電解めっき条件〕
３４℃の液温度で４０分間浸漬させた。
【００５９】
上記以外でも上述したプラズマ処理と同じ装置を用い、Ｎｉ−Ｃｕ合金をターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ−Ｃｕ合金５２を層間樹脂絶縁層５０の表面に形成する。このとき、形成されたＮｉ−Ｃｕ合金層５２の厚さは０．２μｍである。
【００６０】
（１２）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、クロムガラスマスクを載置して、４０ｍＪ／ｃｍ2で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ２５μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１８μｍの電解めっき膜５６を形成する（図５（Ｂ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００６１】
Figure 0004771608
【００６２】
（１３）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下のめっき膜層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、めっき膜層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図５（Ｃ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【００６３】
（１４）次いで、上記（９）〜（１３）の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図６（Ａ）参照）。
【００６４】
（１５）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【００６５】
（１６）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、開口径４６０μｍの開口７１を形成する（図６（Ｂ）参照）。
【００６６】
（１７）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路１５８に半田パッド７５を形成する（図６（Ｃ）参照）。
【００６７】
（１８）この後、ソルダーレジスト層７０の開口部７１に、半田ペーストを印刷して、２００℃でリフローすることにより、ＢＧＡ７６を形成する。これにより、ＩＣチップ２０Ａ、２０Ｂを内蔵し、ＢＧＡ７６を有する多層プリント配線板１０を得ることができる（図７参照）。ＢＧＡの代わりにＰＧＡ（導電性接続ピン）を用いてもよい。
【００６８】
上述した実施形態では、層間樹脂絶縁層５０、１５０に熱硬化型エポキシ系樹脂シートを用いた。このエポキシ系樹脂には、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００６９】
本発明の製造方法において使用するエポキシ系樹脂は、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００７０】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００７１】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００７２】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００７３】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００７４】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００７５】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００７６】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００７７】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００７８】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂シートの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂シートからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００７９】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【００８０】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【００８１】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【００８２】
本発明で用いる樹脂シートにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂シートにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂シートを用いてもよい。それによって、樹脂シートの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【００８３】
上記樹脂シートにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂シートに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂シートの深部まで溶解してしまい、樹脂シートからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【００８４】
上記樹脂シートは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【００８５】
上記硬化剤の含有量は、樹脂シートに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂シートの硬化が不十分であるため、酸や酸化剤が樹脂シートに侵入する度合いが大きくなり、樹脂シートの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【００８６】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【００８７】
また、上記樹脂シートは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【００８８】
[第２実施形態]
引き続き、本発明の第２実施形態に係るプリント配線板について、図８及び図９を参照して説明する。
図９に示すように、第２実施形態では、コア基板３０の凹部３２内に、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。ここで、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの端子１９ａには、銅めっき膜１９ｂが被覆されている。これにより、銅めっきからなるバイアホール６０との接続性が改善されている。
【００８９】
第２実施形態のプリント配線板の製造方法について、図８を参照して説明する。
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図８（Ａ）参照）。
【００９０】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃを接着材料３４上に載置する（図８（Ｂ）参照）。
【００９１】
（３）そして、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図８（Ｃ）参照）。これにより、コア基板３０を平滑にすることができる。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【００９２】
[第３実施形態]
引き続き、第３実施形態に係るプリント配線板について、図１０を参照して説明する。
図１０（Ｂ）に示すように、第３実施形態では、コア基板３０の凹部３２内に、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。この第３実施形態では、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１が配設されている。
【００９３】
第３実施形態のプリント配線板の製造方法について、図１０（Ａ）を参照して説明する。
（１）ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１を配設し、コア基板３０の凹部３２に収容する。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【００９４】
[第４実施形態]
引き続き、第４実施形態に係るプリント配線板について、図１１〜図２１を参照して説明する。
図２１は、第４実施形態のプリント配線板を示している。第４実施形態のプリント配線板は、図７を参照して上述した第１実施形態のプリント配線板と同様である。但し、上述した第１実施形態では、コア基板３０にＩＣチップを収容してから仲介層３８を形成した。これに対して、第４実施形態では、ＩＣチップに仲介層３８を形成してからコア基板に収容する。このため、先ず、ＩＣチップへの仲介層３８の構成方法について説明する。
【００９５】
Ａ．半導体素子の製造方法
先ず、本発明の第４実施形態に係る半導体素子（ＩＣチップ）の構成について、半導体素子２０の断面を示す図１３（Ａ）、及び、平面図を示す図１４（Ｂ）を参照して説明する。
【００９６】
図１３（Ｂ）に示すように半導体素子２０の上面には、ダイパッド２２及び配線（図示せず）が配設されており、該ダイパッド２２及び配線の上に、パッシベーション膜２４が被覆され、該ダイパッド２２には、パッシベーション膜２４の開口が形成されている。ダイパッド２２の上には、主として銅からなる仲介層３８が形成されている。仲介層３８は、薄膜層３３と電解めっき膜３７とからなる。
【００９７】
[第１の製造方法]
引き続き、図１３（Ｂ）を参照して上述した半導体素子の製造方法について、図１１〜図１４を参照して説明する。
【００９８】
（１）先ず、図１１（Ａ）に示すシリコンウエハー２０Ａに、定法により配線２１及びダイパッド２２を形成する（図１１（Ｂ）及び図１１（Ｂ）の平面図を示す図１４（Ａ）参照、なお、図１１（Ｂ）は、図１４（Ａ）のＢ−Ｂ断面を表している）。
（２）次に、ダイパッド２２及び配線２１の上に、パッシベーション膜２４を形成し、ダイパッド２２上に開口２４ａを設ける（図１１（Ｃ））。
【００９９】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（薄膜層）３３を形成させる（図１２（Ａ））。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第１の製造方法では、薄膜層３３は、クロムにより形成される。
【０１００】
（４）その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層３３上に形成させる。仲介層３８を形成する部分が描画されたマスク（図示せず）を該レジスト層上に、載置して、露光、現像を経て、メッキレジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図１２（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第１の製造方法では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。
【０１０１】
（５）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１２（Ｃ））。
【０１０２】
（６）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図１３（Ａ）参照）。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
【０１０３】
（７）最後に、仲介層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図１３（Ｂ）及び図１３（Ｂ）の平面図である図１４（Ｂ）参照）。その後、必要に応じて、分割された半導体素子２０の動作確認や電気検査を行なってもよい。半導体素子２０は、ダイパッド２２よりも大きな仲介層３８が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
【０１０４】
[第２の製造方法]
第２の製造方法に係る半導体素子２０について、図１７（Ｂ）を参照して説明する。図１３（Ｂ）を参照して上述した第１の製造方法に係る半導体素子では、仲介層３８が、薄膜層３３と電解めっき膜３７とからなる２層構造であった。これに対して、第２の製造方法では、図１７（Ｂ）に示すように、仲介層３８が、薄膜層３３と、無電解めっき膜３６と、電解めっき膜３７とからなる３層構造として構成されている。
【０１０５】
引き続き、図１７（Ｂ）を参照して上述した第２の製造方法に係る半導体素子の製造方法について、図１５〜図１７を参照して説明する。
【０１０６】
（１）先ず、図１５（Ａ）に示すシリコンウエハー２０Ａに、配線２１及びダイパッド２２を形成する（図１５（Ｂ））。
（２）次に、ダイパッド２２及び配線の上に、パッシベーション膜２４を形成する（図１５（Ｃ））。
【０１０７】
（３）シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜（第１薄膜層）３３を形成させる（図１５（Ｄ））。その厚みは、０．００１〜２．０μｍの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第２の製造方法では、第１薄膜層３３は、クロムにより形成される。
【０１０８】
（４）第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって無電解めっき層（第２薄膜層）３６を積層する（図１６（Ａ））。厚みは、０．０１〜５μｍがよく、特に、０．１〜３．０μｍが望ましい。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第２の製造方法では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【０１０９】
（５）その後、レジスト層を第２薄膜層３６上に形成させる。マスク（図示せず）を該レジスト層上に載置して、露光、現像を経て、メッキレジスト３５に非形成部３５ａを形成させる。電解メッキを施してレジスト層の非形成部３５ａに厚付け層（電解めっき膜）３７を設ける（図１６（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第２の製造方法では、銅を用いる。厚みは１〜２０μｍの範囲がよい。
【０１１０】
（６）メッキレジスト３５をアルカリ溶液等で除去した後、メッキレジスト３５下の無電解めっき膜３６、金属膜３３を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１６（Ｃ））。
【０１１１】
（７）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図１７（Ａ）参照）。
【０１１２】
（８）最後に、仲介層３８が形成されたシリコンウエハー２０Ａを、ダイシングなどによって個片に分割して半導体素子２０を形成する（図１７（Ｂ））。
【０１１３】
[第３の製造方法]
第３の製造方法に係る半導体素子２０の製造方法について図１８を参照して説明する。第３の製造方法の半導体素子の構成は、図１３（Ｂ）を参照して上述した第１の製造方法とほぼ同様である。但し、第１の製造方法では、セミアディテブ工程を用い、レジスト非形成部に厚付け層３７を形成することで仲介層３８を形成した。これに対して、第３の製造方法では、フルアディテブ工程を用い、厚付け層３７を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することで仲介層３８を形成する。
【０１１４】
この第３の製造方法の製造方法について図１８を参照して説明する。
（１）第１の製造方法で図１２（Ｂ）を参照して上述したように、シリコンウエハー２０Ａに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜３３を形成させる（図１８（Ａ））。その厚みは、０．００１〜２．０μｍの範囲がよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は０．０１〜１．０μｍで形成されることがよい。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第３の製造方法では、薄膜層３３は、クロムにより形成される。
【０１１５】
（２）電解メッキを施して薄膜層３３の上に厚付け層（電解めっき膜）３７を均一に設ける（図１８（Ｂ））。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第３の製造方法では、銅を用いる。その厚みは１〜２０μｍの範囲で行うのがよい。それより厚くなると、後述するエッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがあるからである。
【０１１６】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図１８（Ｃ））。
【０１１７】
（４）メッキレジスト３５の非形成部の金属膜３３及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、メッキレジスト３５を剥離することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１８（Ｄ））。以降の工程は、第１の製造方法と同様であるため説明を省略する。
【０１１８】
[第４の製造方法]
第４の製造方法に係る半導体素子２０の製造方法について、図１９を参照して説明する。図１８を参照して上述した第３の製造方法に係る半導体素子では、仲介層３８が、薄膜層３３と電解めっき膜３７とからなる２層構造であった。これに対して、第４の製造方法では、図１９（Ｄ）に示すように、仲介層３８が、薄膜層３３と、無電解めっき膜３６と、電解めっき膜３７とからなる３層構造として構成されている。
【０１１９】
この第４の製造方法の製造方法について図１９を参照して説明する。
（１）第１の製造方法で図１６（Ａ）を参照して上述した第２の製造方法と同様に、第１薄膜層３３の上に、スパッタ、蒸着、無電解めっきによって第２薄膜層３６を積層する（図１９（Ａ））。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。特に、銅、ニッケルのいずれかで形成させることがよい。銅は、廉価であることと電気伝達性がよいからである。ニッケルは、薄膜との密着性がよく、剥離やクラックを引き起こし難い。第４の製造方法では、第２薄膜層３６を無電解銅めっきにより形成する。
なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【０１２０】
（２）電解メッキを施して第２薄膜層３６の上に厚付け層（電解めっき膜）３７を均一に設ける（図１９（Ｂ））。
【０１２１】
（３）その後、レジスト層３５を厚付け層３７上に形成させる（図１９（Ｃ））。
【０１２２】
（４）メッキレジスト３５の非形成部の第１薄膜層３３、第２薄膜層３６及び厚付け層３７を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去した後、メッキレジスト３５を剥離することで、ＩＣチップのパッド２２上に仲介層３８を形成する（図１９（Ｄ））。以降の工程は、第１の製造方法と同様であるため説明を省略する。
【０１２３】
Ｂ．半導体素子を内蔵する多層プリント配線板
引き続き、上述した第１〜第４の製造方法の半導体素子（ＩＣチップ）２０をコア基板の通孔に収容させてなる図２１に示す第４実施形態に係る多層プリント配線板の製造方法について図２０を参照して説明する。
【０１２４】
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とする（図２０（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図２０（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【０１２５】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂを接着材料３４上に載置する（図２０（Ｃ）参照）。
【０１２６】
（３）そして、ＩＣチップ２０Ａ、２０Ｂの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図２０（Ｄ）参照）。これにより、コア基板３０を平滑にすることができる。以降の工程は、図４〜図６を参照して上述した第１実施形態と同様であるため説明を省略する。
【０１２７】
[第５実施形態]
引き続き、本発明の第５実施形態に係るプリント配線板について、図２３を参照して説明する。
図２３に示すように、第５実施形態では、コア基板３０の凹部３２内に、予め仲介層３８の形成されたＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。
【０１２８】
第５実施形態のプリント配線板の製造方法について、図２２を参照して説明する。
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図２２（Ａ）参照）。
【０１２９】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃを接着材料３４上に載置する（図２２（Ｂ）参照）。
【０１３０】
（３）そして、ＩＣチップ２０Ａ、２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図２２（Ｃ）参照）。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【０１３１】
[第６実施形態]
引き続き、第６実施形態に係るプリント配線板について、図２４を参照して説明する。
図２４（Ｂ）に示すように、第６実施形態では、コア基板３０の凹部３２内に、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂと共に、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃが収容されている。この第６実施形態では、ＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１が配設されている。
【０１３２】
第６実施形態のプリント配線板の製造方法について、図１０（Ａ）を参照して説明する。
（１）予め仲介層３８の形成されたＩＣチップ（ＣＰＵ）２０Ａ、ＩＣチップ（キャッシュメモリ）２０Ｂ、チップコンデンサ１９Ａ、チップ抵抗１９Ｂ、チップインダクタンス１９Ｃの下部に、高さを揃えるための接続層３１を配設し、コア基板３０の凹部３２に収容する。以降の工程は、図２〜図６を参照して上述した第１実施形態と同様であるため、説明を省略する。
【０１３３】
[第７実施形態]
引き続き、第７実施形態に係るプリント配線板について、図２５〜図２７を参照して説明する。
上述した第１〜第６実施形態では、凹部内にＩＣチップ等を収容した。これに対して、第７実施形態では、図２７に示すように通孔３２を形成した樹脂基板にＩＣチップを収容してなる。
【０１３４】
この第７実施形態のプリント配線板の製造方法について、図２５及び図２６を参照して説明する。
（１）ガラスクロス等の心材にＢＴ（ビスマレイミドトリアジン）樹脂、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ０．５mmの絶縁樹脂基板３０Ａを出発材料とする（図２５（Ａ））。先ず、絶縁樹脂基板３０ＡにＩＣチップ収容用の通孔３２を形成する（図２５（Ｂ））。該通孔３２に、上述した第１〜第４の製造方法のＩＣチップ２０Ａ、２０Ｂを収容する（図２５（Ｃ）参照）。
【０１３５】
（３）そして、ＩＣチップ２０Ａ、２０Ｂを収容する絶縁樹脂基板３０Ａと、同じく、ガラスクロス等の心材にまたはＢＴ、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ０．２mmの絶縁樹脂基板（コア基板）３０Ｂとを、ガラスクロス等の心材にエポキシ等の樹脂を含浸させた未硬化のプリプレグ３０Ｃ（厚さ０．１mm）を介在させて積層する（図２６（Ａ））。ここでは、心材に樹脂を含浸させた樹脂基板３０Ｂを用いているが、心材を備えない樹脂基板を用いることもできる。また、プリプレグの代わりに、種々の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂とを心材に含浸させたシートを用いることができる。
【０１３６】
（４）ステンレス（ＳＵＳ）プレス板１００Ａ、１００Ｂで、上述した積層体を上下方向から加圧する。この際に、プリプレグ３０Ｃからエポキシ樹脂３０αがしみ出し、通孔３２とＩＣチップ２０Ａ、２０Ｂとの間の空間を充填すると共に、ＩＣチップ２０Ａ、２０Ｂの上面を覆う。これにより、ＩＣチップ２０Ａ、２０Ｂと、絶縁樹脂基板３０Ａとの上面が完全に平坦になる。（図２６（Ｂ））。このため、ビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。
【０１３７】
（５）この後、加熱して、未硬化のエポキシ樹脂３０αを硬化させることでＩＣチップ２０Ａ、２０Ｂを収容するコア基板３０を形成する（図２６（Ｃ））。以降の工程は、第１実施形態と同様であるため、説明を省略する。
【０１３８】
[第８実施形態]
引き続き、第８実施形態に係るプリント配線板について、図２８及び図２９を参照して説明する。
上述した第１〜第６実施形態では、凹部内にＩＣチップ等を収容した。これに対して、第８実施形態では、図２９に示すように放熱板３０Ｄ上にＩＣチップ２０Ａ、２０Ｂを載置してなる。
【０１３９】
この第８実施形態のプリント配線板の製造方法について説明する。
（１）アルミニウム、ステンレス等の金属又はセラミックからなる放熱板３０Ｄ（図２８（Ａ））の上に、熱伝導性接着剤２９を印刷する（図２８（Ｂ））。ここで、厚みの薄い電子部品、半導体素子等を搭載する位置（ここでは、チップコンデンサの位置）には、熱伝導性接着剤２９を厚く印刷する。一方、厚い電子部品、半導体素子を搭載する位置（ここでは、ＩＣチップ２０Ａ、２０Ｂの位置）には、熱伝導性接着剤２９を薄く印刷する。なお、熱伝導性接着剤としては、平均粒子径２〜５μｍの銅粒子を含有するペーストを用いることができる。
【０１４０】
（２）次に、熱伝導性接着剤２９の上に、仲介層３８を形成したＩＣチップ２０Ａ、２０Ｂ、及び、チップコンデンサ１９を搭載する（図２８（Ｃ））。なお、チップコンデンサ１９の端子にも仲介層を形成することも可能である。
【０１４１】
（３）そして、放熱板３０Ｄと、ＩＣチップ２０Ａ、２０Ｂ及びチップコンデンサ１９を収容する開口３２を設けた絶縁樹脂基板３０Ａとを、ＩＣチップ２０Ａ、２０Ｂ及びチップコンデンサ１９を収容する開口３０ｈを設けたガラスクロス等の心材にエポキシ等の樹脂を含浸させた未硬化のプリプレグ３０Ｃ（厚さ０．１mm）を介在させて積層する（図２９（Ａ））。そして、ステンレス（ＳＵＳ）プレス板１００Ａ、１００Ｂで、上述した積層体を上下方向から加圧する。この際に、プリプレグ３０Ｃからエポキシ樹脂３０αがしみ出し、通孔３２とＩＣチップ２０Ａ、２０Ｂとの間の空間を充填すると共に、ＩＣチップ２０Ａ、２０Ｂの上面を覆う。これにより、ＩＣチップ２０Ａ、２０Ｂと、絶縁樹脂基板３０Ａとの上面が完全に平坦になる。（図２９（Ｂ））。このため、ビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。
【０１４２】
（４）この後、加熱して、未硬化のエポキシ樹脂３０αを硬化させることでＩＣチップ２０Ａ、２０Ｂ及びチップコンデンサ１９を収容するコア基板３０を形成する。以降の工程は、第１実施形態と同様であるため、説明を省略する。
【０１４３】
上述した実施形態で製造されたプリント配線板では、電気伝達性が安定して、特に、ダイパッドとバイアホールの間の未接続による断線などを引き起こさない。また、キャビティ内の接着剤層が半導体素子、その他の電子部品の載置を安定化するために、ヒートサイクル時においても挙動が少なくなり、半導体素子、その他の電子部品がプリント配線板のキャビティからはみ出すこともなくなり、層間絶縁層の剥離やクラックあるいは、端子との接続部における断線やクラックの発生することがなくなった。
【０１４４】
【発明の効果】
プリント配線板に、半導体素子が収容されているので、トータルの厚みを薄くすることができるために、筐体の薄くなった電子機器に収容することが可能となった。
また、複数個の半導体素子を有しているのが、接続する配線長が短くなっているので、高機能化、高密度化されたプリント配線板となる。
半導体素子に仲介層を形成させているので、層間絶縁層のバイアホールの形成が安定するので、電気接続性が向上できた。また、リード部品を介さないので、種々の不具合の発生も低減された。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図３】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図４】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図５】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図７】本発明の第１実施形態に係る多層プリント配線板の断面図である。
【図８】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第２実施形態に係る多層プリント配線板の製造工程図である。
【図９】本発明の第２実施形態に係る多層プリント配線板の断面図である。
【図１０】（Ａ）は、本発明の第３実施形態に係る多層プリント配線板の製造工程図であり、（Ｂ）は、多層プリント配線板の断面図である。
【図１１】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第１製造法に係る半導体素子の製造工程図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第１製造法に係る半導体素子の製造工程図である。
【図１３】（Ａ）、（Ｂ）は、本発明の第４実施形態の第１製造法に係る半導体素子の製造工程図である。
【図１４】（Ａ）は、本発明の第４実施形態に係るシリコンウエハーの平面図であり、（Ｂ）は、個片化された半導体素子の平面図である。
【図１５】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第２製造方法に係る半導体素子の製造工程図である。
【図１６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第４実施形態の第２製造方法に係る半導体素子の製造工程図である。
【図１７】（Ａ）、（Ｂ）は、本発明の第４実施形態の第２製造方法に係る半導体素子の製造工程図である。
【図１８】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第４実施形態の第３製造方法に係る半導体素子の製造工程図である。
【図１９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第４実施形態の第４製造方法に係る半導体素子の製造工程図である。
【図２０】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、本発明の第４実施形態に係る多層プリント配線板の製造工程図である。
【図２１】第４実施形態に係る多層プリント配線板の断面図である。
【図２２】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第５実施形態に係る多層プリント配線板の製造工程図である。
【図２３】第５実施形態に係る多層プリント配線板の断面図である。
【図２４】（Ａ）は第６実施形態に係る多層プリント配線板の製造工程図であり、（Ｂ）は、断面図である。
【図２５】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第７実施形態に係る多層プリント配線板の製造工程図である。
【図２６】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第７実施形態に係る多層プリント配線板の製造工程図である。
【図２７】本発明の第７実施形態に係る多層プリント配線板の断面図である。
【図２８】（Ａ）、（Ｂ）、（Ｃ）は、本発明の第８実施形態に係る多層プリント配線板の製造工程図である。
【図２９】（Ａ）、（Ｂ）は、本発明の第８実施形態に係る多層プリント配線板の製造工程図である。
【符号の説明】
２０Ａ ＩＣチップ（ＣＰＵ）
２０Ｂ ＩＣチップ（キャッシュメモリ）
２２ ダイパッド
２４ パッシベーション膜
３０ コア基板
３２ 通孔
３６ 樹脂層
３８ 仲介層
５０ 層間樹脂絶縁層
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７６ 半田バンプ
９０ ドータボード
９６ 導電性接続ピン
９７ 導電性接着剤
１２０ ＩＣチップ
１５０ 層間樹脂絶縁層
１５８ 導体回路
１６０ バイアホール[0001]
BACKGROUND OF THE INVENTION
The present invention particularly relates to a multilayer printed wiring board incorporating a semiconductor element such as an IC chip.
[0002]
[Prior art]
Currently, build-up printed wiring boards are used for flip chip mounting. The build-up multilayer printed wiring board is manufactured by, for example, a method disclosed in JP-A-9-130050.
That is, a roughened layer is formed on the surface of the conductor circuit on the substrate by electroless plating or etching, a resin layer is applied, a via hole opening for interlayer conduction is formed, and an interlayer resin insulation layer is formed. Form. Furthermore, a catalyst such as palladium is attached to the roughened surface of the interlayer insulating layer that has been roughened with an acid or an oxidant, and an electroless plated film is formed. A pattern is formed on the plated film with a resist. Then, after thickening by electrolytic plating, the resist is peeled and removed with a developing solution and etched to create a conductor circuit. By repeating this, a build-up multilayer printed wiring board is obtained. On the surface layer, solder bumps are formed and connected to the semiconductor element by flip chip mounting.
[0003]
Furthermore, printed wiring boards having higher density and higher functionality are desired. To cope with this, it was necessary to propose a structure of the printed wiring board.
[0004]
In the conventional mounting method, electrical connection is performed between the IC chip and the printed wiring board via connecting lead parts (wires, leads, bumps). Since these lead parts are easily cut and corroded, the connection with the IC chip may be interrupted or may cause malfunction. In addition, each mounting method uses epoxy resin to seal the IC chip to protect the IC chip. However, if bubbles are contained, the lead parts are destroyed, the IC pad is corroded, and the reliability is lowered. Will be invited. In order to avoid them, it was necessary to propose a structure of a printed wiring board that can be directly electrically connected to the IC chip without using a lead component.
[0005]
As a structure corresponding to the above problem, it is proposed to embed a semiconductor element in a substrate, form a wiring layer on the element, and connect the semiconductor element to the outside.
[0006]
As conventional techniques for housing, housing, incorporating or embedding a semiconductor element in a substrate, there are JP-A-9-321408 (USP5875100), JP-A-10-256429, JP-A-11-126978, and the like. Each of them is electrically connected by embedding a semiconductor element in a substrate and forming a build-up layer thereon.
[0007]
In JP-A-9-321408 (US Pat. No. 5,875,100), a semiconductor element in which stud bumps are formed on a die pad is embedded in a printed wiring board, and wiring is formed on the stud bumps for electrical connection. However, since the stud bump is onion-like and has a large variation in height, when the interlayer insulating layer is formed, the smoothness is lowered, and even if a via hole is formed, it is easily disconnected. In addition, stud bumps are planted one by one by bonding, and cannot be arranged in a lump, and there is a problem in terms of productivity.
[0008]
Japanese Patent Application Laid-Open No. 10-256429 shows a structure in which a semiconductor element is accommodated in a ceramic substrate and electrically connected in a flip chip form. However, ceramics have poor outer formability and do not fit in semiconductor elements. In addition, the bumps also had large height variations. For this reason, the smoothness of the interlayer insulating layer is impaired, and the connection is lowered.
[0009]
Japanese Patent Application Laid-Open No. 11-126978 discloses a multilayer printed wiring board in which an electronic component such as a semiconductor element is embedded in a space accommodating portion, connected to a conductor circuit, and stored via a via hole. However, since the accommodating portion is a gap, misalignment is likely to occur, and disconnection from the pads of the semiconductor element is likely to occur. Further, since the die pad and the conductor circuit are directly connected, there is a problem that an oxide film is easily formed on the die pad and the insulation resistance is increased.
[0010]
The present invention relates to a semiconductor device. Containment Is to provide a printed wiring board that can be directly electrically connected to an IC chip without a lead component.
[0011]
[Means for Solving the Problems]
As a result of intensive studies by the inventors, the semiconductor device was collected according to the following invention. Condition It was created that a printed wiring board can be obtained.
[0012]
In the printed circuit board according to the first aspect of the present invention, an interlayer insulating layer and a conductor circuit are repeatedly laminated on a substrate and electrically connected via via holes. Has a core substrate containing resin, the core substrate A cavity is formed, and two or more semiconductor elements having a mediating layer are accommodated in the cavity. Thereby, a plurality of semiconductor elements are provided. Since a plurality of semiconductor elements are provided, the mounting density is increased, and further higher density is achieved.
[0013]
Further, because of the structure in which the semiconductor element is embedded, the wiring length to the external substrate and the external terminal can be made shorter than the conventional flip-chip mounted printed wiring board. In addition, wiring that does not require connection between semiconductors is not provided. Therefore, the delay and malfunction of the high-speed signal are reduced, and the loop inductance is further reduced. Furthermore, the total thickness including the semiconductor element can be made thinner than that of the conventional flip chip. Therefore, it is optimal as a product used for various electronic devices such as a notebook computer, a mobile phone, a mobile product, and a communication device that require a thin casing.
[0014]
The printed wiring board on which the cavities are formed is preferably composed mainly of resin. A glass epoxy, a material impregnated with a reinforcing material such as a core, a copper-clad laminate, a substrate on which various prepregs are laminated, and the like can be used. Specific examples include an epoxy resin, a phenol resin, a polyimide resin, a BT resin, and a polyester resin.
[0015]
The use of ceramic substrates and their main substrates (materials that require high-temperature sintering such as ALN, mullite, silicon nitride, alumina, etc.) has also been studied, but the external formability is poor, and the interlayer insulation layer Because of the large difference in the coefficient of thermal expansion, the use was impossible.
[0017]
Also, Between the die pad and the via hole in the interlayer insulation layer Mediation A layer is provided.
Mediation When a via hole is formed directly on the die pad without forming a layer, if a photosensitive resin is used for the interlayer insulating layer, the resin remains on the surface layer on the die pad when the via hole is formed through exposure and development. It was easy. Moreover, discoloration of the die pad was caused by the adhesion of the developer. Further, when the via hole was formed by the laser, the die pad and the passivation film (IC protective film) were destroyed by the laser when the via diameter was larger than the die pad diameter.
On the die pad of the semiconductor element Mediation By providing a layer, they could be prevented.
[0018]
Also, the die pad Mediation Covered with layers. Therefore, discoloration and dissolution of the die pad do not occur even after being subjected to various processes, immersed in an acid, an oxidizing agent or an etching solution, or through an annealing process or thermal curing. Further, the oxide film of the die pad is not formed. Therefore, the connectivity and reliability between the pad and the via hole are improved.
[0019]
Mediation The layer is formed in advance on the semiconductor element and then accommodated in the printed wiring board. do it Well , You may form after embedding in a printed wiring board.
[0020]
Claim 2 In the invention, at least one semiconductor element is a semiconductor element having an arithmetic function (CPU), and at least one semiconductor element is a semiconductor element having a memory function (memory).
[0021]
One semiconductor element having a calculation function (CPU) and a storage function (memory) may be mounted. However, because the semiconductor element becomes large for that purpose, it is easy to tilt when embedding, and a small one is separately provided. It is cheaper to make, and since each semiconductor element is in a nearby position, there is no transmission delay or malfunction. Further, even when the design of the printed wiring board is changed, there is no need to change the design of the semiconductor element itself, and there is an effect that the degree of freedom of formation can be increased.
[0022]
Claim 3 In the present invention, the cavity contains at least one selected from a resistor, a capacitor and an inductance. The It is.
[0023]
In addition to semiconductor elements, resistors, capacitors, or inductances are provided, so that the electrical characteristics, particularly the operation in the initial operation, can be performed without delay or malfunction. In addition, since the distance from the semiconductor element to the resistor, the capacitor, or the inductance can be shortened, the loop inductance can also be reliably reduced.
[0024]
Plating (particularly copper plating) is preferably applied to the surface of the resistor, capacitor or inductance terminal. This is because adhesion to via holes formed by plating (particularly copper plating) is enhanced.
[0025]
Claim 4 In the invention of the semiconductor device Mediation The number of layers is preferably at least two.
At least the metal formed on the die pad and the metal formed on the via hole may be formed of different metals. More preferably, the metal connected to the die pad is formed of a thin and hard metal formed by sputtering, vapor deposition, or electrodeposition. The metal and the die pad are firmly bonded. The metal connected to the via hole is formed by electrolytic plating. The electrolytic plating film is soft and rich in malleability. Therefore, the Mediation layer Even if stress is applied in the vicinity, it can be relaxed. Since it is formed by the above combination, the vicinity of the die pad is strong, but the vicinity of the via hole is soft, so that the reliability can be improved even under heat cycle conditions.
[0026]
Claim 5 In the invention of the semiconductor device Mediation The lowermost layer is laminated with at least one selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper.
[0027]
The metal formed on the die pad may be any of tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper. As a forming method, it is preferable to form by chromium, titanium, or nickel, which is performed by any of sputtering, vapor deposition, electrodeposition, and plating. Those metals have good compatibility with the metal formed in the upper layer (especially metal formed by plating) without causing a chemical reaction or an electrode reaction with the die pad. Moreover, it is because electrical conductivity is not lowered. This is because moisture does not enter from the interface and the metal adhesion is excellent.
[0028]
Claim 6 In the invention of the semiconductor device Mediation The uppermost layer is preferably selected from nickel, copper, gold and silver.
The Mediation The metal that forms the layer and is connected to the via hole is preferably selected from nickel, copper, gold, and silver. The forming method is performed by electroless plating or electrolytic plating. In particular, it is desirable to form with either silver or copper. This is because silver has good electrical characteristics, and copper has good electrical characteristics and can be formed at low cost. In addition, since the via hole wiring is mainly made of copper, it does not cause peeling or cracking in the metal because of the same metal.
[0029]
Claim 7 In the invention of the semiconductor device Mediation The layers are formed of a first thin film layer, a second thin film layer, and a thickening layer.
The first thin film layer, the second thin film layer, and the thickening layer are preferably formed in this order on the die pad of the semiconductor element. The first thin film layer is preferably formed by sputtering, vapor deposition, or electrodeposition. The thickness is formed in the range of 0.001 to 2.0 μm. In particular, it is desirable to form with 0.01-1.0 micrometer. The reason is that the die pad can be completely covered, Mediation This is because the electrical characteristics of the layer are not deteriorated. The second thin film layer is preferably formed by sputtering, vapor deposition, electrodeposition, or plating. The thickness is in the range of 0.01 to 5.0 μm. In particular, it is desirable to form with 0.1-3.0 micrometers. The reason is the same as that of the first thin film layer. The thickening layer is preferably formed by electroless plating or electrolytic plating. The thickness is formed in the range of 1 to 20 μm. It is particularly desirable that the film be formed with a thickness of 5 to 15 μm. This is because it is difficult to be affected by the formation of via holes, and stress is easily relaxed during the heat cycle.
[0030]
Claim 8 In the invention of the semiconductor device Mediation The first thin film layer is preferably selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper.
[0031]
Claim 9 In the invention of the semiconductor device Mediation The second thin film layer may be selected from nickel, copper, gold, and silver.
[0032]
Claim 10 In this invention, the cavity is filled with an adhesive layer. The semiconductor element, resistor, capacitor, and inductance of the cavity can be joined, and the adhesive suppresses the behavior of the semiconductor element and the like even after a heat history during heat cycle or via hole formation, and smoothness is maintained. . For this reason, peeling or disconnection at the connection portion with the via hole or cracking of the interlayer insulating layer is not caused. It can even improve reliability.
[0033]
Claim 11 In the present invention, the adhesive is a semiconductor element. The thicker the film is, the thinner it is. . Thereby, substrate Since there are no irregularities on the upper surface of the metal layer and there is no undulation by forming an interlayer insulating layer, the via hole is formed in a desired size and shape, so that it is securely connected to the semiconductor element and other terminals. Therefore, connectivity and reliability can be improved.
[0034]
Defined in the present invention Mediation The layer will be described.
Mediation The layer means an intermediate intermediary layer provided for directly connecting an IC chip as a semiconductor element and a printed wiring board without using a conventional IC chip mounting technique. A feature is that it is formed of two or more metal layers and is larger than a die pad of an IC chip which is a semiconductor element. This improves electrical connection and alignment, and enables via hole processing by laser or photoetching without damaging the die pad. Therefore, the IC chip can be reliably accommodated in the printed wiring board. Also, Mediation It is possible to directly form a metal which is a conductor layer of a printed wiring board on the layer. Examples of the conductor layer include a via hole in an interlayer resin insulating layer and a through hole on a substrate.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First, the configuration of the multilayer printed wiring board according to the first embodiment of the present invention will be described with reference to FIG. 7 showing a cross section of the multilayer printed wiring board 10.
[0036]
As shown in FIG. 7, the multilayer printed wiring board 10 includes a core substrate 30 that houses an IC chip (CPU) 20 </ b> A and an IC chip (cache memory) 20 </ b> B, an interlayer resin insulating layer 50, and an interlayer resin insulating layer 150. Via hole 60 and conductor circuit 58 are formed in interlayer resin insulation layer 50, and via hole 160 and conductor circuit 158 are formed in interlayer resin insulation layer 150.
[0037]
The IC chips 20 </ b> A and 20 </ b> B are covered with a passivation film 24, and a die pad 22 constituting an input / output terminal is disposed in the opening of the passivation film 24. On the aluminum die pad 22, Mediation Layer 38 is formed. The Mediation The layer 38 has a three-layer structure including a first thin film layer 33, a second thin film layer 36, and a thickening film 37.
[0038]
A solder resist layer 70 is disposed on the interlayer resin insulating layer 150. The conductor circuit 158 under the opening 71 of the solder resist layer 70 is provided with a BGA 76 for connection to an external substrate (not shown) such as a daughter board or a mother board.
[0039]
In the multilayer printed wiring board 10 of the present embodiment, the IC chips 20A and 20B are built in the core substrate 30 in advance, and the die pads 22 of the IC chips 20A and 20B Mediation 38 layers are provided. For this reason, the electrical connection between the IC chip and the multilayer printed wiring board (package substrate) can be established without using lead parts or sealing resin. Also on the IC chip part Mediation Since the layer 38 is formed, the IC chip portion is flattened, so that the upper interlayer insulating layer 50 is also flattened and the film thickness becomes uniform. Furthermore, Mediation Depending on the layer, shape stability can be maintained even when the upper via hole 60 is formed.
[0040]
Furthermore, copper is formed on the die pad 22. Mediation By providing the layer 38, the resin residue on the die pad 22 can be prevented, and the discoloration of the die pad 22 can be achieved even after being immersed in an acid, an oxidant, or an etching solution in the subsequent process, No dissolution occurs. This improves the connectivity and reliability between the die pad of the IC chip and the via hole. Further, on the die pad 22 having a diameter of about 40 μm, a diameter of 60 μm or more is used. Mediation By interposing the layer 38, a via hole having a diameter of 60 μm can be reliably connected.
[0041]
In this embodiment, the CPU IC chip 20A and the cache memory IC chip 20B are individually embedded in the printed wiring board. It is cheaper to make the IC chips separately, and since each IC chip is located in the vicinity, no transmission delay or malfunction is caused. Further, even when the design of the printed wiring board is changed, the design of the IC chip itself is not changed, and the degree of freedom of formation can be increased.
[0042]
The concave portion 32 of the printed wiring board of the present embodiment is filled with an adhesive layer 34. The IC chips 20A and 20B in the recess 32 can be joined, and the adhesive 34 suppresses the behavior of the IC chips 20A and 20B and maintains smoothness even after a heat history during heat cycle or via hole formation. . Therefore, peeling or disconnection at the connection portion with the via hole or cracking of the interlayer insulating layers 50 and 150 is not caused. It can even improve reliability.
[0043]
Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 7 will be described with reference to FIGS.
[0044]
(1) First, an insulating resin substrate (core substrate) 30 in which a prepreg obtained by impregnating a resin such as epoxy with a core material such as glass cloth is used as a starting material (see FIG. 1A). Next, a recess 32 for accommodating an IC chip is formed on one side of the core substrate 30 by counterboring (see FIG. 1B). Here, the concave portion is provided by counterbore processing, but a core substrate including an accommodation portion can be formed by bonding an insulating resin substrate provided with an opening and a resin insulating substrate not provided with an opening.
[0045]
(2) Thereafter, the adhesive material 34 is applied to the recesses 32 using a printing machine. At this time, potting or the like may be performed in addition to the application. Next, the IC chips 20A and 20B are placed on the adhesive material 34 (see FIG. 1C).
[0046]
(3) Then, the upper surfaces of the IC chips 20A and 20B are pushed or hit to be completely accommodated in the recess 32 (see FIG. 2A). Thereby, the core substrate 30 can be smoothed.
[0047]
(4) Thereafter, vapor deposition, sputtering, and the like are performed on the core substrate 30 in which the IC chips 20A and 20B are accommodated, and the conductive first thin film layer 33 is formed on the entire surface (FIG. 2B). The metal is preferably nickel, zinc, chromium, cobalt, titanium, gold, copper, tin, iron or the like. In particular, nickel, chromium, and titanium are suitable for film formation and electrical characteristics. As thickness, it is good to form between 0.001-2.0 micrometers. In the case of chromium, a thickness of 0.1 μm is desirable.
[0048]
Covering the die pad 22 with the first thin film layer 33, Mediation The adhesion of the interface between the layer and the IC chip and the die pad 22 can be improved. Further, by covering the die pad 22 with these metals, it is possible to prevent moisture from entering the interface, prevent dissolution and corrosion of the die pad, and improve reliability. The first thin film layer 33 can be connected to the IC chip by a mounting method without leads. Here, it is desirable to use chromium or titanium in order to prevent moisture from entering the interface.
[0049]
(5) The second thin film layer 36 is formed on the first thin film layer 33 by sputtering, vapor deposition, or electroless plating (FIG. 2C). Examples of the metal include nickel, copper, gold, and silver. Since the conductor layer, which is a build-up formed later, is mainly copper, it is preferable to use copper.
[0050]
The reason why the second thin film layer is provided is that the first thin film layer cannot take a lead for electrolytic plating for forming a thickening layer described later. The second thin film layer 36 is used as a thick lead. The thickness is preferably in the range of 0.01 to 5 μm. If the thickness is less than 0.01 μm, it cannot serve as a lead. If the thickness exceeds 5 μm, the first thin film layer as a lower layer is scraped more and a gap is formed during etching. This is because the sex is lowered.
[0051]
(6) After that, a resist is applied, exposed and developed to provide a plating resist 35 so as to provide an opening above the die pad of the IC chip, and electrolytic plating is performed under the following conditions, and an electrolytic plating film (thickening film) 37 is provided (FIG. 3A).
[0052]
Figure 0004771608
[0053]
After the plating resist 35 is removed, the electroless second thin film layer 36 and the first thin film layer 33 under the plating resist 35 are removed by etching, so that the pattern is formed on the die pad 22 of the IC chip. Mediation The layer 38 is formed (FIG. 3B). Here, the transition layer is formed of a plating resist. However, after the electrolytic plating film is uniformly formed on the electroless second thin film layer 36, an etching resist is formed, exposed and developed. Mediation Etching is performed by exposing the metal other than the layer on the die pad of the IC chip. Mediation It is also possible to form layers. The thickness of the electrolytic plating film is preferably in the range of 1 to 20 μm. If it is thicker than that, undercut occurs during etching and it is formed Mediation This is because a gap may occur at the interface between the layer and the via hole.
[0054]
(7) Next, spray the etching solution onto the substrate by spraying. Mediation A roughened surface 38α is formed by etching the surface of the layer 38 (see FIG. 3C). The roughened surface can also be formed using electroless plating or oxidation-reduction treatment. Mediation The layer 38 has a three-layer structure including a first thin film layer 33, a second thin film layer 36, and a thickening film 37.
[0055]
(8) A pressure of 5 kg / cm while heating a thermosetting resin sheet having a thickness of 50 μm to a temperature of 50 to 150 ° C. on the substrate subjected to the above steps. 2 Then, an interlayer resin insulation layer 50 is provided (see FIG. 4A). The degree of vacuum at the time of vacuum bonding is 10 mmHg.
[0056]
(9) Next, CO with a wavelength of 10.4 μm 2 A via hole opening 48 having a diameter of 80 μm is provided in the interlayer resin insulating layer 50 with a gas laser under conditions of a beam diameter of 5 mm, a top hat mode, a pulse width of 5.0 μsec, a mask hole diameter of 0.5 mm, and one shot ( (See FIG. 4B). The residual resin in the opening 48 is removed using chromic acid. Made of copper on the die pad 22 Mediation By providing the layer 38, the resin residue on the die pad 22 can be prevented, thereby improving the connectivity and reliability between the die pad 22 and a via hole 60 described later. Furthermore, the diameter of 60 μm or more is formed on the die pad 22 having a diameter of about 40 μm. Mediation By interposing the layer 38, the via hole opening 48 having a diameter of 60 μm can be reliably connected. Here, the resin residue is removed using permanganic acid, but it is also possible to perform desmear treatment using oxygen plasma. Here, the opening 48 is formed by a laser, but it is also possible to form the opening by exposure / development processing.
[0057]
(10) Next, the surface of the interlayer resin insulation layer 50 is roughened with an acid or an oxidizing agent to form a roughened surface 50α (see FIG. 4C). The rough surface is preferably formed with an average roughness in the range of 1 to 5 μm.
[0058]
(11) Next, an electroless plating film 52 is provided on the interlayer resin insulation layer 50 on which the roughened surface 50α is formed (see FIG. 5A). As the electroless plating, copper or nickel can be used. The thickness is preferably in the range of 0.3 μm to 1.2 μm. If the thickness is less than 0.3 μm, a metal film may not be formed on the interlayer resin insulation layer. This is because if the thickness exceeds 1.2 μm, the metal film remains by etching, and a short circuit between the conductors is likely to occur. A plating film was formed under the following plating solution and plating conditions.
[Electroless plating aqueous solution]
NiSO Four 0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
[Electroless plating conditions]
It was immersed for 40 minutes at a liquid temperature of 34 ° C.
[0059]
Other than the above, using the same apparatus as the plasma treatment described above, sputtering using a Ni—Cu alloy as a target was performed under the conditions of atmospheric pressure 0.6 Pa, temperature 80 ° C., power 200 W, and time 5 minutes. It is formed on the surface of the interlayer resin insulation layer 50. At this time, the formed Ni—Cu alloy layer 52 has a thickness of 0.2 μm.
[0060]
(12) A commercially available photosensitive dry film is pasted on the substrate 30 that has been subjected to the above treatment, and a chrome glass mask is placed on the substrate 30 to obtain 40 mJ / cm. 2 After the exposure, a development process is performed with 0.8% sodium carbonate to provide a plating resist 54 having a thickness of 25 μm. Next, electrolytic plating is performed under the following conditions to form an electrolytic plating film 56 having a thickness of 18 μm (see FIG. 5B). The additive in the electrolytic plating aqueous solution is Kaparaside HL manufactured by Atotech Japan.
[0061]
Figure 0004771608
[0062]
(13) After removing the plating resist 54 with 5% NaOH, the plating film layer 52 under the plating resist is dissolved and removed by etching using a mixed solution of nitric acid, sulfuric acid and hydrogen peroxide. A conductive circuit 58 and a via hole 60 having a thickness of 16 μm made of an electrolytic plating film 56 are formed, and roughened surfaces 58α and 60α are formed by an etching solution containing a cupric complex and an organic acid (FIG. 5C )reference). The roughened surface can also be formed using electroless plating or oxidation-reduction treatment.
[0063]
(14) Next, by repeating the above steps (9) to (13), an upper interlayer resin insulation layer 150 and a conductor circuit 158 (including via holes 160) are further formed (see FIG. 6A). ).
[0064]
(15) Next, the photosensitizing property obtained by acrylated 50% of an epoxy group of a cresol novolac type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in diethylene glycol dimethyl ether (DMDG) to a concentration of 60% by weight. 46.67 parts by weight of oligomer (molecular weight 4000), 80 parts by weight of bisphenol A type epoxy resin dissolved in methyl ethyl ketone (manufactured by Yuka Shell, trade name: Epicoat 1001), 15 parts by weight of imidazole curing agent (manufactured by Shikoku Chemicals) , Trade name: 2E4MZ-CN) 1.6 parts by weight, polyfunctional acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., trade name: R604) which is a photosensitive monomer, polyvalent acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., product) Name: DPE6A) 1.5 parts by weight, dispersion antifoaming agent (manufactured by San Nopco, trade name: S-65) 0.7 A weight part is put into a container, and a mixed composition is prepared by stirring and mixing. 2.0 parts by weight of benzophenone (manufactured by Kanto Chemical Co., Inc.) as a photoweight initiator and Michler's ketone as a photosensitizer for the mixed composition. (Kanto Chemical Co., Ltd.) 0.2 part by weight is added to obtain a solder resist composition (organic resin insulating material) having a viscosity adjusted to 2.0 Pa · s at 25 ° C.
Viscosity was measured with a B type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.) at 60 rpm for rotor No. 4 and at 6 rpm for rotor No. 3.
[0065]
(16) Next, the solder resist composition is applied to the substrate 30 to a thickness of 20 μm, and after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, the solder resist resist opening is formed. A photomask having a thickness of 5 mm on which a pattern of 10 mm is drawn is brought into close contact with the solder resist layer 70 to 1000 mJ / cm 2 Then, an opening 71 having an opening diameter of 460 μm is formed (see FIG. 6B).
[0066]
(17) Next, the substrate on which the solder resist layer (organic resin insulating layer) 70 was formed was treated with nickel chloride (2.3 × 10 -1 mol / l), sodium hypophosphate (2.8 × 10 6) -1 mol / l), sodium citrate (1.6 × 10 -1 The nickel plating layer 72 having a thickness of 5 μm is formed in the opening 71 by immersing in an electroless nickel plating solution having a pH of 4.5 containing 1 mol / l). Further, the substrate was made of potassium gold cyanide (7.6 × 10 6 -3 mol / l), ammonium chloride (1.9 × 10 -1 mol / l), sodium citrate (1.2 × 10 -1 mol / l), sodium hypophosphite (1.7 × 10 -1 mol / l) is immersed in an electroless plating solution at 80 ° C. for 7.5 minutes to form a 0.03 μm thick gold plating layer 74 on the nickel plating layer 72. Solder pads 75 are formed (see FIG. 6C).
[0067]
(18) Thereafter, a solder paste is printed in the opening 71 of the solder resist layer 70 and reflowed at 200 ° C. to form the BGA 76. Thereby, the multilayer printed wiring board 10 including the IC chips 20A and 20B and having the BGA 76 can be obtained (see FIG. 7). A PGA (conductive connection pin) may be used instead of BGA.
[0068]
In the embodiment described above, thermosetting epoxy resin sheets are used for the interlayer resin insulation layers 50 and 150. This epoxy resin contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
[0069]
In the epoxy resin used in the production method of the present invention, particles soluble in an acid or an oxidizing agent (hereinafter referred to as soluble particles) are dispersed in a resin that is hardly soluble in an acid or oxidizing agent (hereinafter referred to as a poorly soluble resin). Is.
As used herein, the terms “poorly soluble” and “soluble” refer to those having a relatively fast dissolution rate as “soluble” for convenience when immersed in a solution of the same acid or oxidizing agent for the same time. A relatively slow dissolution rate is referred to as “slightly soluble” for convenience.
[0070]
Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter, soluble resin particles), inorganic particles soluble in an acid or an oxidizing agent (hereinafter, soluble inorganic particles), and a metal soluble in an acid or an oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
[0071]
The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
[0072]
The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and the adhesiveness with a conductor circuit is excellent. In the present invention, the particle size of the soluble particles is the length of the longest part of the soluble particles.
[0073]
Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, and the like, and may be composed of one of these resins. And it may consist of a mixture of two or more resins.
[0074]
Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, various modified polybutadiene rubbers such as (meth) acrylonitrile modification, (meth) acrylonitrile-butadiene rubber containing a carboxyl group, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
[0075]
Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
[0076]
Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
[0077]
Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
[0078]
When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin sheet can be ensured, and the thermal expansion can be easily adjusted with the hardly soluble resin, and no crack is generated in the interlayer resin insulation layer made of the resin sheet. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
[0079]
The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by the plating solution or various heat treatments.
[0080]
Specific examples of the hardly soluble resin include, for example, epoxy resins, phenol resins, phenoxy resins, polyimide resins, polyphenylene resins, polyolefin resins, fluororesins and the like. These resins may be used alone or in combination of two or more.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur in the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
[0081]
Examples of the epoxy resin include a cresol novolac type epoxy resin, a bisphenol A type epoxy resin, a bisphenol F type epoxy resin, a phenol novolac type epoxy resin, an alkylphenol novolak type epoxy resin, a biphenol F type epoxy resin, a naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0082]
In the resin sheet used in the present invention, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface having unevenness with a uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin sheet, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin sheet which contains a soluble particle only in the surface layer part which forms a roughening surface. Thereby, since the portions other than the surface layer portion of the resin sheet are not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits through the interlayer resin insulating layer is reliably maintained.
[0083]
In the resin sheet, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin sheet. When the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. When the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin sheet is melted to the deep part of the resin sheet, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin sheet cannot be maintained, which may cause a short circuit.
[0084]
The resin sheet preferably contains a curing agent, other components, etc. in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
[0085]
The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin sheet. If it is less than 0.05% by weight, the resin sheet is not sufficiently cured, so that the degree of penetration of acid or oxidant into the resin sheet increases, and the insulation of the resin sheet may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
[0086]
Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By including these fillers, it is possible to improve the performance of the multilayer printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
[0087]
Moreover, the said resin sheet may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more. However, these interlayer resin insulation layers melt and carbonize when a temperature of 350 ° C. or higher is applied.
[0088]
[Second Embodiment]
Subsequently, a printed wiring board according to a second embodiment of the present invention will be described with reference to FIGS.
As shown in FIG. 9, in the second embodiment, the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C are provided in the recess 32 of the core substrate 30 together with the IC chip (CPU) 20A and the IC chip (cache memory) 20B. Contained. Here, the terminal 19a of the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C is covered with a copper plating film 19b. Thereby, the connectivity with the via hole 60 made of copper plating is improved.
[0089]
A method for manufacturing a printed wiring board according to the second embodiment will be described with reference to FIG.
(1) First, a recess 32 for accommodating an IC chip is formed by counterboring on one side of an insulating resin substrate (core substrate) 30 in which a prepreg impregnated with a resin such as epoxy is impregnated in a core material such as glass cloth (see FIG. 8 (A)).
[0090]
(2) Thereafter, the adhesive material 34 is applied to the recesses 32 using a printing machine. At this time, potting or the like may be performed in addition to the application. Next, the IC chips 20A and 20B, the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C are placed on the adhesive material 34 (see FIG. 8B).
[0091]
(3) Then, the upper surfaces of the IC chips 20A and 20B, the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C are pushed or struck to be completely accommodated in the recess 32 (see FIG. 8C). Thereby, the core substrate 30 can be smoothed. The subsequent steps are the same as those in the first embodiment described above with reference to FIGS.
[0092]
[Third embodiment]
Next, the printed wiring board according to the third embodiment will be described with reference to FIG.
As shown in FIG. 10B, in the third embodiment, the IC chip (CPU) 20A and the IC chip (cache memory) 20B are disposed in the recess 32 of the core substrate 30 together with the chip capacitor 19A, the chip resistor 19B, and the chip. An inductance 19C is accommodated. In the third embodiment, a connection layer 31 for adjusting the height is disposed below the IC chip (CPU) 20A, IC chip (cache memory) 20B, chip capacitor 19A, chip resistor 19B, and chip inductance 19C. ing.
[0093]
A method for manufacturing a printed wiring board according to the third embodiment will be described with reference to FIG.
(1) An IC chip (CPU) 20A, an IC chip (cache memory) 20B, a chip capacitor 19A, a chip resistor 19B, and a chip inductance 19C are provided with a connection layer 31 for adjusting the height, and a core substrate 30. Is housed in the recess 32. The subsequent steps are the same as those in the first embodiment described above with reference to FIGS.
[0094]
[Fourth embodiment]
The printed wiring board according to the fourth embodiment will be described with reference to FIGS.
FIG. 21 shows a printed wiring board according to the fourth embodiment. The printed wiring board of the fourth embodiment is the same as the printed wiring board of the first embodiment described above with reference to FIG. However, in the first embodiment described above, the IC chip is accommodated in the core substrate 30. Mediation Layer 38 was formed. In contrast, in the fourth embodiment, an IC chip is used. Mediation The layer 38 is formed and then accommodated in the core substrate. For this reason, first, to IC chip Mediation A method for forming the layer 38 will be described.
[0095]
A. Manufacturing method of semiconductor device
First, the configuration of the semiconductor element (IC chip) according to the fourth embodiment of the present invention will be described with reference to FIG. 13A showing a cross section of the semiconductor element 20 and FIG. 14B showing a plan view. To do.
[0096]
As shown in FIG. 13B, a die pad 22 and wiring (not shown) are disposed on the upper surface of the semiconductor element 20, and a passivation film 24 is coated on the die pad 22 and wiring. An opening of a passivation film 24 is formed in the die pad 22. The die pad 22 is mainly made of copper. Mediation Layer 38 is formed. Mediation The layer 38 includes a thin film layer 33 and an electrolytic plating film 37.
[0097]
[First manufacturing method]
Next, a method for manufacturing the semiconductor element described above with reference to FIG. 13B will be described with reference to FIGS.
[0098]
(1) First, the wiring 21 and the die pad 22 are formed by a conventional method on the silicon wafer 20A shown in FIG. 11A (see FIG. 14A showing the plan views of FIG. 11B and FIG. 11B). Note that FIG. 11B shows a BB cross section of FIG.
(2) Next, a passivation film 24 is formed on the die pad 22 and the wiring 21, and an opening 24a is provided on the die pad 22 (FIG. 11C).
[0099]
(3) Physical vapor deposition such as vapor deposition and sputtering is performed on the silicon wafer 20A to form a conductive metal film (thin film layer) 33 on the entire surface (FIG. 12A). The thickness is preferably formed in the range of 0.001 to 2.0 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the first manufacturing method, the thin film layer 33 is formed of chromium.
[0100]
(4) Thereafter, a resist layer of any one of a liquid resist, a photosensitive resist, and a dry film is formed on the thin film layer 33. Mediation A mask (not shown) on which a portion for forming the layer 38 is drawn is placed on the resist layer, and the non-formation portion 35a is formed in the plating resist 35 through exposure and development. Electrolytic plating is performed to provide a thickening layer (electrolytic plating film) 37 on the resist layer non-forming portion 35a (FIG. 12B). The types of plating formed include copper, nickel, gold, silver, zinc, and iron. Electrical characteristics, economy, and the conductor layer, which is a build-up formed later, is mainly copper, so copper is preferably used. In the first manufacturing method, copper is used. The thickness is preferably in the range of 1 to 20 μm.
[0101]
(5) After removing the plating resist 35 with an alkaline solution or the like, the metal film 33 under the plating resist 35 is subjected to sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt, etc. On the IC chip pad 22 by removing with an etching solution of Mediation The layer 38 is formed (FIG. 12C).
[0102]
(6) Next, spray the etching solution on the substrate by spraying. Mediation A roughened surface 38α is formed by etching the surface of the layer 38 (see FIG. 13A). The roughened surface can also be formed using electroless plating or oxidation-reduction treatment.
[0103]
(7) Finally, Mediation The silicon wafer 20A on which the layer 38 is formed is divided into individual pieces by dicing or the like to form the semiconductor element 20 (see FIG. 13B and FIG. 14B which is a plan view of FIG. 13B). . Thereafter, if necessary, operation check and electrical inspection of the divided semiconductor element 20 may be performed. The semiconductor element 20 is larger than the die pad 22 Mediation Since the layer 38 is formed, the probe pin can be easily applied, and the inspection accuracy is high.
[0104]
[Second manufacturing method]
The semiconductor element 20 according to the second manufacturing method will be described with reference to FIG. In the semiconductor device according to the first manufacturing method described above with reference to FIG. Mediation The layer 38 had a two-layer structure composed of the thin film layer 33 and the electrolytic plating film 37. On the other hand, in the second manufacturing method, as shown in FIG. Mediation The layer 38 is configured as a three-layer structure including a thin film layer 33, an electroless plating film 36, and an electrolytic plating film 37.
[0105]
Next, a method for manufacturing a semiconductor element according to the second manufacturing method described above with reference to FIG. 17B will be described with reference to FIGS.
[0106]
(1) First, the wiring 21 and the die pad 22 are formed on the silicon wafer 20A shown in FIG. 15A (FIG. 15B).
(2) Next, a passivation film 24 is formed on the die pad 22 and the wiring (FIG. 15C).
[0107]
(3) Physical vapor deposition such as vapor deposition and sputtering is performed on the silicon wafer 20A to form a conductive metal film (first thin film layer) 33 on the entire surface (FIG. 15D). The thickness is preferably formed in the range of 0.001 to 2.0 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the second manufacturing method, the first thin film layer 33 is formed of chromium.
[0108]
(4) An electroless plating layer (second thin film layer) 36 is laminated on the first thin film layer 33 by sputtering, vapor deposition, or electroless plating (FIG. 16A). The thickness is preferably 0.01 to 5 μm, and particularly preferably 0.1 to 3.0 μm. In this case, the metal that can be laminated is preferably selected from nickel, copper, gold, and silver. In particular, it may be formed of either copper or nickel. This is because copper is inexpensive and has good electrical conductivity. Nickel has good adhesion to a thin film and hardly causes peeling or cracking. In the second manufacturing method, the second thin film layer 36 is formed by electroless copper plating.
Desirable combinations of the first thin film layer and the second thin film layer are chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel. It is superior to other combinations in terms of metal bondability and electrical conductivity.
[0109]
(5) Thereafter, a resist layer is formed on the second thin film layer 36. A mask (not shown) is placed on the resist layer, and after exposure and development, a non-formation portion 35a is formed in the plating resist 35. Electrolytic plating is performed to provide a thickening layer (electrolytic plating film) 37 on the resist layer non-forming portion 35a (FIG. 16B). The types of plating formed include copper, nickel, gold, silver, zinc, and iron. Electrical characteristics, economic efficiency, and the conductor layer, which is a build-up formed later, is mainly copper. Therefore, copper is preferably used. In the second manufacturing method, copper is used. The thickness is preferably in the range of 1 to 20 μm.
[0110]
(6) After removing the plating resist 35 with an alkaline solution or the like, the electroless plating film 36 and the metal film 33 under the plating resist 35 are made into sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric. By removing the complex-organic acid salt or the like with an etching solution, the IC chip pad 22 is removed. Mediation The layer 38 is formed (FIG. 16C).
[0111]
(7) Next, spray the etching solution onto the substrate by spraying. Mediation A roughened surface 38α is formed by etching the surface of the layer 38 (see FIG. 17A).
[0112]
(8) Finally, Mediation The silicon wafer 20A on which the layer 38 is formed is divided into individual pieces by dicing or the like to form the semiconductor element 20 (FIG. 17B).
[0113]
[Third production method]
A method of manufacturing the semiconductor element 20 according to the third manufacturing method will be described with reference to FIG. The configuration of the semiconductor element of the third manufacturing method is substantially the same as that of the first manufacturing method described above with reference to FIG. However, in the first manufacturing method, by using a semi-additive process, the thickened layer 37 is formed in the resist non-formed portion. Mediation Layer 38 was formed. On the other hand, in the third manufacturing method, a full additive process is used to uniformly form the thickening layer 37, and then a resist is provided, and a non-resist forming portion is removed by etching. Mediation Layer 38 is formed.
[0114]
A manufacturing method of the third manufacturing method will be described with reference to FIG.
(1) As described above with reference to FIG. 12B in the first manufacturing method, physical vapor deposition, sputtering, or the like is performed on the silicon wafer 20A to form a conductive metal film 33 on the entire surface. (FIG. 18 (A)). The thickness is preferably in the range of 0.001 to 2.0 μm. If it is below that range, a thin film layer cannot be formed on the entire surface. If it is above the range, the thickness of the formed film will vary. The optimum range is preferably 0.01 to 1.0 μm. As a metal to be formed, a material selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferably used. These metals serve as a protective film for the die pad and do not deteriorate the electrical characteristics. In the third manufacturing method, the thin film layer 33 is formed of chromium.
[0115]
(2) A thickening layer (electrolytic plating film) 37 is uniformly provided on the thin film layer 33 by electrolytic plating (FIG. 18B). The types of plating formed include copper, nickel, gold, silver, zinc, and iron. Since the conductor layer, which is a build-up formed later, is mainly copper, it is preferable to use copper. In the third manufacturing method, copper is used. The thickness is preferably in the range of 1 to 20 μm. If it is thicker than that, undercut occurs during etching, which will be described later. Mediation This is because a gap may occur at the interface between the layer and the via hole.
[0116]
(3) Thereafter, a resist layer 35 is formed on the thickening layer 37 (FIG. 18C).
[0117]
(4) The metal film 33 and the thickening layer 37 in the portion where the plating resist 35 is not formed are etched with an etching solution such as sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex-organic acid salt. After the removal, the plating resist 35 is peeled off so as to be on the pad 22 of the IC chip. Mediation The layer 38 is formed (FIG. 18D). Since the subsequent steps are the same as those in the first manufacturing method, description thereof is omitted.
[0118]
[Fourth manufacturing method]
A method for manufacturing the semiconductor element 20 according to the fourth manufacturing method will be described with reference to FIG. In the semiconductor device according to the third manufacturing method described above with reference to FIG. Mediation The layer 38 had a two-layer structure composed of the thin film layer 33 and the electrolytic plating film 37. On the other hand, in the fourth manufacturing method, as shown in FIG. Mediation The layer 38 is configured as a three-layer structure including a thin film layer 33, an electroless plating film 36, and an electrolytic plating film 37.
[0119]
A manufacturing method of the fourth manufacturing method will be described with reference to FIG.
(1) Similar to the second manufacturing method described above with reference to FIG. 16A in the first manufacturing method, the second thin film layer is formed on the first thin film layer 33 by sputtering, vapor deposition, or electroless plating. 36 are stacked (FIG. 19A). In this case, the metal that can be laminated is preferably selected from nickel, copper, gold, and silver. In particular, it may be formed of either copper or nickel. This is because copper is inexpensive and has good electrical conductivity. Nickel has good adhesion to a thin film and hardly causes peeling or cracking. In the fourth manufacturing method, the second thin film layer 36 is formed by electroless copper plating.
Desirable combinations of the first thin film layer and the second thin film layer are chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel. It is superior to other combinations in terms of metal bondability and electrical conductivity.
[0120]
(2) A thickening layer (electrolytic plating film) 37 is uniformly provided on the second thin film layer 36 by electrolytic plating (FIG. 19B).
[0121]
(3) Thereafter, a resist layer 35 is formed on the thickening layer 37 (FIG. 19C).
[0122]
(4) The first thin film layer 33, the second thin film layer 36 and the thickening layer 37 which are not formed on the plating resist 35 are made of sulfuric acid-hydrogen peroxide solution, ferric chloride, cupric chloride, cupric complex- After removing with an etching solution such as an organic acid salt, the plating resist 35 is peeled off, and the IC chip pad 22 is removed. Mediation The layer 38 is formed (FIG. 19D). Since the subsequent steps are the same as those in the first manufacturing method, description thereof is omitted.
[0123]
B. Multilayer printed wiring board with built-in semiconductor elements
Subsequently, the semiconductor element (IC chip) 20 of the first to fourth manufacturing methods described above is stored in the through hole of the core substrate. Yong A method for manufacturing the multilayer printed wiring board according to the fourth embodiment shown in FIG. 21 will be described with reference to FIG.
[0124]
(1) First, an insulating resin substrate (core substrate) 30 in which a prepreg impregnated with a resin such as epoxy is laminated on a core material such as glass cloth is used as a starting material (see FIG. 20A). Next, a recess 32 for accommodating an IC chip is formed on one side of the core substrate 30 by counterboring (see FIG. 20B). Here, the concave portion is provided by counterbore processing, but a core substrate including an accommodation portion can be formed by bonding an insulating resin substrate provided with an opening and a resin insulating substrate not provided with an opening.
[0125]
(2) Thereafter, the adhesive material 34 is applied to the recesses 32 using a printing machine. At this time, potting or the like may be performed in addition to the application. Next, the IC chips 20A and 20B are placed on the adhesive material 34 (see FIG. 20C).
[0126]
(3) Then, the upper surfaces of the IC chips 20A and 20B are pushed or struck to be completely accommodated in the recess 32 (see FIG. 20D). Thereby, the core substrate 30 can be smoothed. Subsequent steps are the same as those in the first embodiment described above with reference to FIGS.
[0127]
[Fifth Embodiment]
Subsequently, a printed wiring board according to a fifth embodiment of the present invention will be described with reference to FIG.
As shown in FIG. 23, in the fifth embodiment, in the recess 32 of the core substrate 30 in advance. Mediation A chip capacitor 19A, a chip resistor 19B, and a chip inductance 19C are housed together with the IC chip (CPU) 20A and the IC chip (cache memory) 20B on which the layer 38 is formed.
[0128]
A method for manufacturing a printed wiring board according to the fifth embodiment will be described with reference to FIG.
(1) First, a recess 32 for accommodating an IC chip is formed by counterboring on one side of an insulating resin substrate (core substrate) 30 in which a prepreg impregnated with a resin such as epoxy is impregnated in a core material such as glass cloth (see FIG. 22 (A)).
[0129]
(2) Thereafter, the adhesive material 34 is applied to the recesses 32 using a printing machine. At this time, potting or the like may be performed in addition to the application. Next, the IC chips 20A and 20B, the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C are placed on the adhesive material 34 (see FIG. 22B).
[0130]
(3) Then, the upper surfaces of the IC chips 20A and 20B, the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C are pushed or struck to be completely accommodated in the recess 32 (see FIG. 22C). The subsequent steps are the same as those in the first embodiment described above with reference to FIGS.
[0131]
[Sixth Embodiment]
The printed wiring board according to the sixth embodiment will be described with reference to FIG.
As shown in FIG. 24B, in the sixth embodiment, the chip capacitor 19A, the chip resistor 19B, the chip together with the IC chip (CPU) 20A and the IC chip (cache memory) 20B are placed in the recess 32 of the core substrate 30. An inductance 19C is accommodated. In the sixth embodiment, a connection layer 31 for adjusting the height is disposed below the IC chip (CPU) 20A, the IC chip (cache memory) 20B, the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C. ing.
[0132]
A method for manufacturing a printed wiring board according to the sixth embodiment will be described with reference to FIG.
(1) beforehand Mediation A connection layer 31 for aligning the height is disposed below the IC chip (CPU) 20A, the IC chip (cache memory) 20B, the chip capacitor 19A, the chip resistor 19B, and the chip inductance 19C on which the layer 38 is formed. It is accommodated in the recess 32 of the core substrate 30. The subsequent steps are the same as those in the first embodiment described above with reference to FIGS.
[0133]
[Seventh embodiment]
Next, a printed wiring board according to the seventh embodiment will be described with reference to FIGS.
In the first to sixth embodiments described above, an IC chip or the like is accommodated in the recess. On the other hand, in the seventh embodiment, as shown in FIG. 27, an IC chip is accommodated in a resin substrate in which a through hole 32 is formed.
[0134]
A method of manufacturing the printed wiring board according to the seventh embodiment will be described with reference to FIGS.
(1) An insulating resin substrate 30A having a thickness of 0.5 mm obtained by laminating and curing a prepreg impregnated with a resin such as BT (bismaleimide triazine) resin or epoxy on a core material such as glass cloth is used as a starting material (FIG. 25 (A)). First, a through hole 32 for accommodating an IC chip is formed in the insulating resin substrate 30A (FIG. 25B). The IC chips 20A and 20B of the first to fourth manufacturing methods described above are accommodated in the through holes 32 (see FIG. 25C).
[0135]
(3) The thickness of the insulating resin substrate 30A that accommodates the IC chips 20A and 20B, and the thickness obtained by laminating and curing a prepreg impregnated with a core material such as glass cloth or a resin such as BT or epoxy, etc. A 2 mm insulating resin substrate (core substrate) 30B is laminated with an uncured prepreg 30C (thickness: 0.1 mm) in which a core material such as glass cloth is impregnated with a resin such as epoxy (FIG. 26A). )). Although the resin substrate 30B in which the core material is impregnated with the resin is used here, a resin substrate that does not include the core material can also be used. Further, instead of the prepreg, various thermosetting resins or a sheet in which a core material is impregnated with a thermosetting resin and a thermoplastic resin can be used.
[0136]
(4) The above-described laminate is pressed from above and below with stainless steel (SUS) press plates 100A and 100B. At this time, the epoxy resin 30α oozes from the prepreg 30C, fills the space between the through hole 32 and the IC chips 20A, 20B, and covers the upper surfaces of the IC chips 20A, 20B. Thereby, the upper surfaces of the IC chips 20A and 20B and the insulating resin substrate 30A become completely flat. (FIG. 26 (B)). For this reason, when forming a buildup layer, a via hole and wiring can be formed appropriately and the reliability of the wiring of a multilayer printed wiring board can be improved.
[0137]
(5) Thereafter, the core substrate 30 that accommodates the IC chips 20A and 20B is formed by heating and curing the uncured epoxy resin 30α (FIG. 26C). Since the subsequent steps are the same as those in the first embodiment, the description thereof is omitted.
[0138]
[Eighth embodiment]
Next, a printed wiring board according to the eighth embodiment will be described with reference to FIGS.
In the first to sixth embodiments described above, an IC chip or the like is accommodated in the recess. On the other hand, in the eighth embodiment, as shown in FIG. 29, IC chips 20A and 20B are placed on the heat sink 30D.
[0139]
A method for manufacturing the printed wiring board according to the eighth embodiment will be described.
(1) A heat conductive adhesive 29 is printed on a heat sink 30D (FIG. 28A) made of a metal such as aluminum or stainless steel or ceramic (FIG. 28B). Here, the heat conductive adhesive 29 is printed thickly at a position (in this case, the position of the chip capacitor) where a thin electronic component, semiconductor element or the like is mounted. On the other hand, the heat conductive adhesive 29 is printed thinly on the positions where the thick electronic components and semiconductor elements are mounted (here, the positions of the IC chips 20A and 20B). In addition, as a heat conductive adhesive, the paste containing a copper particle with an average particle diameter of 2-5 micrometers can be used.
[0140]
(2) Next, on the heat conductive adhesive 29, Mediation The IC chips 20A and 20B on which the layer 38 is formed and the chip capacitor 19 are mounted (FIG. 28C). Note that the terminal of the chip capacitor 19 also Mediation It is also possible to form layers.
[0141]
(3) The heat sink 30D, the insulating resin substrate 30A provided with the opening 32 for accommodating the IC chips 20A, 20B and the chip capacitor 19, and the opening 30h for accommodating the IC chips 20A, 20B and the chip capacitor 19 are provided. A core material such as glass cloth is laminated with an uncured prepreg 30C (thickness 0.1 mm) impregnated with a resin such as epoxy (FIG. 29A). And the laminated body mentioned above is pressurized from the up-down direction with stainless steel (SUS) press board 100A, 100B. At this time, the epoxy resin 30α oozes from the prepreg 30C, fills the space between the through hole 32 and the IC chips 20A, 20B, and covers the upper surfaces of the IC chips 20A, 20B. Thereby, the upper surfaces of the IC chips 20A and 20B and the insulating resin substrate 30A become completely flat. (FIG. 29 (B)). For this reason, when forming a buildup layer, a via hole and wiring can be formed appropriately and the reliability of the wiring of a multilayer printed wiring board can be improved.
[0142]
(4) Thereafter, the core substrate 30 that accommodates the IC chips 20A and 20B and the chip capacitor 19 is formed by heating and curing the uncured epoxy resin 30α. Since the subsequent steps are the same as those in the first embodiment, the description thereof is omitted.
[0143]
In the printed wiring board manufactured in the above-described embodiment, the electrical conductivity is stable, and in particular, no disconnection due to the unconnection between the die pad and the via hole is caused. In addition, since the adhesive layer in the cavity stabilizes the placement of the semiconductor element and other electronic components, the behavior is reduced even during the heat cycle, and the semiconductor element and other electronic components are removed from the cavity of the printed wiring board. There is no longer any protrusion, and no peeling or cracking of the interlayer insulating layer, or disconnection or cracking at the connection portion with the terminal.
[0144]
【The invention's effect】
A semiconductor element is housed in a printed wiring board. The Therefore, since the total thickness can be reduced, it can be accommodated in an electronic device with a thin casing.
Also, having a plurality of semiconductor elements results in a printed wiring board with higher functionality and higher density because the wiring length to be connected is shorter.
For semiconductor devices Mediation Since the layer is formed, the formation of the via hole in the interlayer insulating layer is stabilized, and the electrical connectivity can be improved. In addition, since no lead parts are used, the occurrence of various problems is reduced.
[Brief description of the drawings]
FIGS. 1A, 1B, and 1C are manufacturing process diagrams of a multilayer printed wiring board according to a first embodiment of the present invention.
FIGS. 2A, 2B, and 2C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
3A, 3B, and 3C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
4A, 4B, and 4C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
5A, 5B, and 5C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
6A, 6B, and 6C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 7 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment of the present invention.
8A, 8B, and 8C are manufacturing process diagrams of a multilayer printed wiring board according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional view of a multilayer printed wiring board according to a second embodiment of the present invention.
10A is a manufacturing process diagram of a multilayer printed wiring board according to a third embodiment of the present invention, and FIG. 10B is a cross-sectional view of the multilayer printed wiring board.
11A, 11B, and 11C are manufacturing process diagrams of a semiconductor device according to a first manufacturing method of a fourth embodiment of the present invention.
12A, 12B, and 12C are manufacturing process diagrams of a semiconductor device according to a first manufacturing method of a fourth embodiment of the present invention.
FIGS. 13A and 13B are manufacturing process diagrams of a semiconductor device according to a first manufacturing method of a fourth embodiment of the present invention. FIGS.
FIG. 14A is a plan view of a silicon wafer according to a fourth embodiment of the present invention, and FIG. 14B is a plan view of an individual semiconductor element.
FIGS. 15A, 15B, and 15C are manufacturing process diagrams of a semiconductor device according to a second manufacturing method of a fourth embodiment of the present invention. FIGS.
16A, 16B, and 16C are manufacturing process diagrams of a semiconductor device according to a second manufacturing method of a fourth embodiment of the present invention.
17A and 17B are manufacturing process diagrams of a semiconductor device according to a second manufacturing method of the fourth embodiment of the present invention.
18A, 18B, 18C, and 18D are manufacturing process diagrams of a semiconductor device according to a third manufacturing method of the fourth embodiment of the present invention.
FIGS. 19A, 19B, 19C, and 19D are manufacturing process diagrams of a semiconductor device according to a fourth manufacturing method of the fourth embodiment of the present invention. FIGS.
20 (A), (B), (C), (D), and (E) are manufacturing process diagrams of a multilayer printed wiring board according to a fourth embodiment of the present invention.
FIG. 21 is a cross-sectional view of a multilayer printed wiring board according to the fourth embodiment.
22A, 22B, and 22C are manufacturing process diagrams of a multilayer printed wiring board according to a fifth embodiment of the present invention.
FIG. 23 is a cross-sectional view of a multilayer printed wiring board according to a fifth embodiment.
24A is a manufacturing process diagram of a multilayer printed wiring board according to the sixth embodiment, and FIG. 24B is a cross-sectional view.
25A, 25B, and 25C are manufacturing process diagrams of a multilayer printed wiring board according to a seventh embodiment of the present invention.
26A, 26B, and 26C are manufacturing process diagrams of a multilayer printed wiring board according to a seventh embodiment of the present invention.
FIG. 27 is a cross-sectional view of a multilayer printed wiring board according to a seventh embodiment of the present invention.
28A, 28B, and 28C are manufacturing process diagrams of a multilayer printed wiring board according to an eighth embodiment of the present invention.
FIGS. 29A and 29B are manufacturing process diagrams of a multilayer printed wiring board according to an eighth embodiment of the present invention. FIGS.
[Explanation of symbols]
20A IC chip (CPU)
20B IC chip (cache memory)
22 die pad
24 Passivation film
30 core substrate
32 through holes
36 Resin layer
38 Mediation layer
50 Interlayer resin insulation layer
58 Conductor circuit
60 Bahia Hall
70 Solder resist layer
76 Solder bump
90 daughter board
96 Conductive connection pins
97 Conductive adhesive
120 IC chip
150 Interlayer resin insulation layer
158 Conductor circuit
160 Viahole

Claims (11)

基板上に、層間絶縁層と導体回路が繰り返し積層されて、バイアホールを介して電気的接続を取るプリント配線板において、
前記基板は、樹脂を含むコア基板を有し、該コア基板には、キャビティが形成されていて、該キャビティには、半導体素子が２個以上収容されており、
該半導体素子のダイパッド上部には、前記バイアホールと接続させるための仲介層が形成されており、
前記仲介層の径は、前記ダイパッドの径よりも大きいことを特徴とするプリント配線板。In the printed wiring board, the interlayer insulating layer and the conductor circuit are repeatedly laminated on the substrate, and electrical connection is made through the via hole,
The substrate has a core substrate containing a resin, the core substrate has a cavity formed therein, and two or more semiconductor elements are accommodated in the cavity,
On the upper part of the die pad of the semiconductor element, an intermediate layer for connection with the via hole is formed,
The printed wiring board, wherein the diameter of the intermediate layer is larger than the diameter of the die pad. 前記半導体素子は、少なくとも１個は、演算機能（ＣＰＵ）を有する半導体素子であり、少なくとも１個は、記憶機能（メモリー）を有する半導体素子である請求項１に記載のプリント配線板。  2. The printed wiring board according to claim 1, wherein at least one of the semiconductor elements is a semiconductor element having an arithmetic function (CPU), and at least one of the semiconductor elements is a semiconductor element having a memory function (memory). 前記キャビティには、半導体素子および抵抗、コンデンサもしくインダクタンスを接合させる接着剤がある請求項１もしくは２に記載のプリント配線板。  The printed wiring board according to claim 1, wherein the cavity has an adhesive that joins a semiconductor element, a resistor, a capacitor, and an inductance. 前記仲介層は、少なくとも２層以上である請求項１〜３のいずれか１に記載のプリント配線板。  The printed wiring board according to claim 1, wherein the mediation layer is at least two layers. 前記仲介層の最下層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから、選ばれる少なくとも１種類以上で積層される請求項１〜４のいずれか１に記載のプリント配線板。  The lowermost layer of the mediation layer is laminated with at least one selected from any of tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper. Printed wiring board. 前記仲介層の最上層は、ニッケル、銅、金、銀の中から選ばれる請求項１〜５のいずれかに１に記載のプリント配線板。  The printed wiring board according to claim 1, wherein an uppermost layer of the mediating layer is selected from nickel, copper, gold, and silver. 前記仲介層は、第１薄膜層、第２薄膜層、厚付け層で形成されている請求項１〜６のいずれか１に記載のプリント配線板。  The printed wiring board according to claim 1, wherein the mediation layer is formed of a first thin film layer, a second thin film layer, and a thickening layer. 前記仲介層の第１薄膜層には、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅のいずれかから、選ばれる少なくとも１種類以上で積層される請求項７に記載のプリント配線板。  The printed wiring board according to claim 7, wherein the first thin film layer of the mediating layer is laminated with at least one selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper. . 前記仲介層の第２薄膜層は、ニッケル、銅、金、銀の中から選ばれる請求項７に記載のプリント配線板。  The printed wiring board according to claim 7, wherein the second thin film layer of the mediating layer is selected from nickel, copper, gold, and silver. 前記キャビティには、接着剤層が充填されている請求項１〜９のいずれか１に記載のプリント配線板。  The printed wiring board according to claim 1, wherein the cavity is filled with an adhesive layer. 基板上に、層間絶縁層と導体回路が繰り返し積層されて、バイアホールを介して電気的接続を取るプリント配線板において、
前記基板は、放熱板と、該放熱板に積層され、樹脂を含み、キャビティが形成されたコア基板と、該キャビティ内において、前記放熱板にそれぞれ接着剤を介して載置され、少なくとも１つは厚みの異なる複数の半導体素子と、を有し、
前記接着剤は、前記複数の半導体素子と前記基板の上面が互いに平坦になるように、前記半導体素子が薄いほど厚く、前記半導体素子が厚いほど薄いことを特徴とするプリント配線板。In the printed wiring board, the interlayer insulating layer and the conductor circuit are repeatedly laminated on the substrate, and electrical connection is made through the via hole,
The substrate includes a heat radiating plate, a core substrate that is laminated on the heat radiating plate, includes a resin, and has a cavity formed therein, and is placed on the heat radiating plate with an adhesive in the cavity, and includes at least one Has a plurality of semiconductor elements having different thicknesses,
The printed wiring board, wherein the adhesive is thicker as the semiconductor elements are thinner and thicker as the semiconductor elements are thicker so that the upper surfaces of the plurality of semiconductor elements and the substrate are flat.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418317B2 (en) 2017-10-26 2019-09-17 Samsung Electronics Co., Ltd. Fan-out semiconductor package

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW577160B (en) 2002-02-04 2004-02-21 Casio Computer Co Ltd Semiconductor device and manufacturing method thereof
JP4408015B2 (en) * 2002-10-30 2010-02-03 富士通マイクロエレクトロニクス株式会社 Manufacturing method of semiconductor device
CA2464078C (en) 2002-08-09 2010-01-26 Casio Computer Co., Ltd. Semiconductor device and method of manufacturing the same
KR100783277B1 (en) 2006-08-31 2007-12-06 동부일렉트로닉스 주식회사 Semiconductor device and method for manufacturing thereof
KR101204889B1 (en) * 2008-03-06 2012-11-26 삼성테크윈 주식회사 Method for manufacturing embedded substrat
JP5617846B2 (en) * 2009-11-12 2014-11-05 日本電気株式会社 Functional element built-in substrate, functional element built-in substrate manufacturing method, and wiring board
KR101140068B1 (en) 2010-08-23 2012-04-30 앰코 테크놀로지 코리아 주식회사 Memory card and method of manufacture the same
JP2012248694A (en) * 2011-05-27 2012-12-13 Fuji Mach Mfg Co Ltd Semiconductor device and manufacturing method of the same
WO2019198154A1 (en) * 2018-04-10 2019-10-17 株式会社メイコー Substrate with built-in component and method for manufacturing substrate with built-in component
JPWO2019198241A1 (en) * 2018-04-13 2021-04-15 株式会社メイコー Manufacturing method of component-embedded board and component-embedded board
CN114641136A (en) * 2020-12-16 2022-06-17 深南电路股份有限公司 Method for manufacturing copper layer boss of circuit board and circuit board
CN115665983B (en) * 2022-11-14 2023-10-10 惠州市金百泽电路科技有限公司 PCB with embedded device and manufacturing method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01175297A (en) * 1987-12-28 1989-07-11 Toshiba Corp Multilayer printed circuit board device
JPH0338084A (en) * 1989-07-04 1991-02-19 Sharp Corp Connection of circuit board
JP3091214B2 (en) * 1990-05-11 2000-09-25 株式会社日立製作所 Manufacturing method of multi-chip module
JP2785444B2 (en) * 1990-05-16 1998-08-13 松下電器産業株式会社 Semiconductor device, manufacturing method thereof, and electronic circuit device using semiconductor device
US5161093A (en) * 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
JP2715934B2 (en) * 1994-09-14 1998-02-18 日本電気株式会社 Multilayer printed wiring board device and method of manufacturing the same
JP2842378B2 (en) * 1996-05-31 1999-01-06 日本電気株式会社 High-density mounting structure for electronic circuit boards
JPH11233678A (en) * 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Manufacture of ic package
JP3522571B2 (en) * 1999-03-05 2004-04-26 日本特殊陶業株式会社 Wiring board

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10418317B2 (en) 2017-10-26 2019-09-17 Samsung Electronics Co., Ltd. Fan-out semiconductor package

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JP2002246758A (en) 2002-08-30

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