JP4749563B2 - Multilayer printed wiring board and method for producing multilayer printed wiring board - Google Patents

Multilayer printed wiring board and method for producing multilayer printed wiring board Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、ビルドアップ多層プリント配線板に関し、特にＩＣチップなどの電子部品を内蔵する多層プリント配線板及び多層プリント配線板の製造方法に関するのもである。
【０００２】
【従来の技術】
ＩＣチップは、ワイヤーボンディング、ＴＡＢ、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にＩＣチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとＩＣチップのパッドとを金線などのワイヤーで接続させた後、ＩＣチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
ＴＡＢは、ＩＣチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ＩＣチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、それぞれの実装方法は、ＩＣチップとプリント配線板の間に接続用のリード部品（ワイヤー、リード、バンプ）を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ＩＣチップとの接続が途絶えたり、誤作動の原因となることがあった。
また、それぞれの実装方法は、ＩＣチップを保護するためにエポキシ樹脂等の熱可塑性樹脂によって封止を行っているが、その樹脂を充填する際に気泡を含有すると、気泡が起点となって、リード部品の破壊やＩＣパッドの腐食、信頼性の低下を招いてしまう。熱可塑性樹脂による封止は、それぞれの部品に合わせて樹脂装填用プランジャー、金型を作成する必要が有り、また、熱硬化性樹脂であってもリード部品、ソルダーレジストなどの材質などを考慮した樹脂を選定しなくては成らないために、それぞれにおいてコスト的にも高くなる原因にもなった。
【０００４】
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、リード部品を介さないで、ＩＣチップと直接電気的接続し得る多層プリント配線板及び多層プリント配線板の製造方法を提案することを目的とする。
【０００５】
【課題を解決するための手段】
本発明者は鋭意研究した結果、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてＩＣチップなどの電子部品を予め内蔵させて、層間絶縁層を積層し、該ＩＣチップのダイパッド上に、フォトエッチングあるいはレーザにより、バイアホールを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して、多層プリント配線板を設けることによって、封止樹脂を用いず、リードレスによってＩＣチップとの電気的接続を取ることができる構造を案出した。
【０００６】
更に、本発明者は、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてＩＣチップなどの電子部品を予め内蔵させて、層間絶縁層を積層し、該ＩＣチップのダイパッド上に、フォトエッチングあるいはレーザにより、バイアホールを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して、多層プリント配線板の表層にもＩＣチップなどの電子部品を実装させた構造を提案した。それによって、封止樹脂を用いず、リードレスによってＩＣチップとの電気的接続を取ることができる。また、それぞれの機能が異なるＩＣチップなどの電子部品を実装させることができ、より高機能な多層プリント配線板を得ることができる。具体例として、内蔵ＩＣチップには、キャシュメモリを埋め込み、表層には、演算機能を有するＩＣチップを実装させることによって、歩留まりの低いキャシュメモリをＩＣチップと別に製造しながら、ＩＣチップとキャシュメモリとを近接して配置することが可能になる。
【０００７】
また更に、本発明者は、鋭意研究した結果、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてＩＣチップなどの電子部品を予め収容させて、該ＩＣチップのダイパッドには少なくとも２層構造からなる仲介層を形成させることを案出した。仲介層の上層には層間絶縁層を積層し、該ＩＣチップの仲介層であるバイアホール上に、フォトエッチングあるいはレーザにより、バイアホールを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して、多層プリント配線板を設けることによって、封止樹脂を用いず、リードレスによってＩＣチップとの電気的接続を取ることができる。また、ＩＣチップ部分に仲介層が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層も平坦化されて、膜厚みも均一になる。更に、前述の仲介層によって、上層のバイアホールを形成する際も、形状の安定性を保つことができる。
【０００８】
本発明で定義される仲介層について説明する。
仲介層は、従来のＩＣチップ実装技術を用いることなく、半導体素子であるＩＣチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、２層以上の金属層で形成され、半導体素子であるＩＣチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのＩＣチップの埋め込み、収容、収納や接続を確実にすることができる。また、仲介層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
【０００９】
ＩＣチップのダイパッドに仲介層を設ける理由は、次の通りである。ＩＣチップのダイパッドは一般的にアルミニウムなどで製造されている。仲介層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のバイアホールを形成させた時、ダイパッドのままであれば露光、現像後にダイパッドの表層に樹脂が残りやすかった。それに、現像液の付着によりダイパッドの変色を引き起こした。一方、レーザの場合、ビア径がダイパッド径より大きいときには、ダイパッド及びパシベーション（ＩＣの保護膜）がレーザによって破壊される。また、後工程に、酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経ると、ＩＣチップのダイパッドの変色、溶解が発生した。更に、ＩＣチップのダイパッドは、２０〜６０μｍ程度の径で作られており、バイアホールはそれより大きいので位置ずれの際に未接続が発生しやすい。
【００１０】
これに対して、ダイパッド上に銅等からなる仲介層を設けることで、溶剤の使用が可能となりダイパッド上の樹脂残りを防ぐことができる。また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもダイパッドの変色、溶解が発生しない。これにより、ダイパッドとバイアホールとの接続性や信頼性を向上させる。更に、ＩＣチップのダイパッド上に２０μｍよりも大きな径の仲介層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、仲介層は、バイアホール径と同等以上のものがよい。
【００１１】
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、ＢＧＡ（半田バンプ）やＰＧＡ（導電性接続ピン）を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。
【００１２】
本願発明に用いられるＩＣチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、ＢＴ樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂フィルムを用いることができる。ただし、３５０℃以上の温度を加えると樹脂は、溶解、炭化をしてしまう。また、セラミックでは、外形加工性に劣るので使用することができない。
【００１３】
コア基板等の予め樹脂製絶縁基板にＩＣチップなどの電子部品を収容するキャビティをザグリ、通孔、開口を形成したものに該ＩＣチップを接着剤などで接合させる。
【００１４】
ＩＣチップを内蔵させたコア基板の全面に蒸着、スパッタリングなどを行い、全面に導電性の金属膜（第１薄膜層）を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などがよい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。０．００１μｍ未満では、全面に均一に積層できない。２．０μｍを越えるものを形成させることは困難であり、効果が高まるのもでもなかった。クロムの場合には０．１μｍの厚みが望ましい。
【００１５】
第１薄膜層により、ダイパッドの被覆を行い、仲介層とＩＣチップにダイパッドとの界面の密着性を高めることができる。また、これら金属でダイパッドを被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第１薄膜層によって、リードのない実装方法によりＩＣチップとの接続を取ることができる。ここで、クロム、ニッケル、チタンを用いることが、金属との密着性やよく、また、界面への湿分の侵入を防ぐために望ましい。
【００１６】
第１薄膜層上に、スパッタ、蒸着、又は、無電解めっきにより第２薄膜層を形成させる。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成される厚付け層は主に銅であることから、銅を用いるとよい。
【００１７】
ここで第２薄膜層を設ける理由は、第１薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができ難いためである。第２薄膜層３６は、厚付けのリードとして用いられる。その厚みは０．０１〜５．０μｍの範囲で行うのがよい。０．０１μｍ未満では、リードとしての役割を果たし得ず、５．０μｍを越えると、エッチングの際、下層の第１薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。
【００１８】
第２薄膜層上に、無電解あるいは電解めっきにより厚付けさせる。形成される金属の種類としてはニッケル、銅、金、銀、亜鉛、鉄などがある。電気特性、経済性、仲介層としての強度や構造上の耐性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用い電解めっきで形成するのが望ましい。その厚みは１〜２０μｍの範囲で行うのがよい。１μｍより薄いと、上層のバイアホールとの接続信頼性が低下し、２０μｍよりも厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生するからである。また、場合によっては、第１薄膜層上に直接厚付けめっきしても、さらに、多層に積層してもよい。
【００１９】
その後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのダイパッド上に第１薄膜層、第２薄膜層、厚付け層からなる仲介層を形成させる。
【００２０】
また、上記仲介層の製造方法以外にも、ＩＣチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成して仲介層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にＩＣチップのダイパッド上に仲介層を形成させることもできる。
【００２１】
【発明の実施の形態】
以下、本発明の実施形態について図を参照して説明する。
先ず、本発明の第１実施形態に係る多層プリント配線板の構成について、多層プリント配線板１０の断面を示す図６を参照して説明する。
【００２２】
図６に示すように多層プリント配線板１０は、ＩＣチップ２０を収容するコア基板３０と、層間樹脂絶縁層５０、層間樹脂絶縁層１５０とからなる。層間樹脂絶縁層５０には、バイアホール６０および導体回路５８が形成され、層間樹脂絶縁層１５０には、バイアホール１６０および導体回路１５８が形成されている。
【００２３】
ＩＣチップ２０には、パッシベーション膜２４が被覆され、該パッシベーション膜２４の開口内に入出力端子を構成するダイパッド２４が配設されている。アルミニウム製のダイパッド２４の上には、仲介層３８が形成されている。該仲介層３８は、第１薄膜層３３、第２薄膜層３６、厚付け膜３７の３層構造からなる。
【００２４】
層間樹脂絶縁層１５０の上には、ソルダーレジスト層７０が配設されている。ソルダーレジスト層７０の開口部７１下の導体回路１５８には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ７６が設けられている。
【００２５】
本実施形態の多層プリント配線板１０では、コア基板３０にＩＣチップ２０を予め内蔵させて、該ＩＣチップ２０のダイパッド２４には仲介層を３８を配設させている。このため、リード部品や封止樹脂を用いず、ＩＣチップと多層プリント配線板（パッケージ基板）との電気的接続を取ることができる。また、ＩＣチップ部分に仲介層３８が形成されていることから、ＩＣチップ部分には平坦化されるので、上層の層間絶縁層５０も平坦化されて、膜厚みも均一になる。更に、仲介層によって、上層のバイアホール６０を形成する際も形状の安定性を保つことができる。
【００２６】
更に、ダイパッド２４上に銅製の仲介層３８を設けることで、ダイパッド２４上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもダイパッド２４の変色、溶解が発生しない。これにより、ＩＣチップのダイパッドとバイアホールとの接続性や信頼性を向上させる。更に、４０μｍ前後の径のダイパッド２４上に６０μｍ径以上の仲介層３８を介在させることで、６０μｍ径のバイアホールを確実に接続させることができる。
【００２７】
引き続き、図６を参照して上述した多層プリント配線板の製造方法について、図１〜図５を参照して説明する。
【００２８】
（１）先ず、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板（コア基板）３０を出発材料とする（図１（Ａ）参照）。次に、コア基板３０の片面に、ザグリ加工でＩＣチップ収容用の凹部３２を形成する（図１（Ｂ）参照）。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
【００２９】
（２）その後、凹部３２に、印刷機を用いて接着材料３４を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ＩＣチップ２０を接着材料３４上に載置する（図１（Ｃ）参照）。
【００３０】
（３）そして、ＩＣチップ２０の上面を押す、もしくは叩いて凹部３２内に完全に収容させる（図１（Ｄ）参照）。これにより、コア基板３０を平滑にすることができる。
【００３１】
（４）その後、ＩＣチップ２０を収容させたコア基板３０の全面に蒸着、スパッタリングなどを行い、全面に導電性の第１薄膜層３３を形成させる（図２（Ａ））。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などがよい。特に、ニッケル、クロム、チタンを用いることが、金属との密着性がよく、また、界面への湿分の侵入を防ぐために望ましい。厚みとしては、０．００１〜２．０μｍの間で形成させるのがよい。特に、０．１〜１．０μｍが望ましい。クロムの場合には０．１μｍの厚みが望ましい。
【００３２】
第１薄膜層３３により、ダイパッド２４の被覆を行い、仲介層とＩＣチップにダイパッド２４との界面の密着性を高めることができる。また、これら金属でダイパッド２４を被覆することで、界面への湿分の侵入を防ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高めることができる。また、この第１薄膜層３３によって、リードのない実装方法によりＩＣチップとの接続を取ることができる。
【００３３】
（５）第１薄膜層３３上に、スパッタ、蒸着、又は、無電解めっきにより、第２薄膜層３６を形成させる（図２（Ｂ））。その金属としてはニッケル、銅、金、銀などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよい。なお、第１薄膜層３３上に、第２薄膜層３６を設けることなく厚付け層を直接形成することもできる。
【００３４】
第２薄膜層を設ける理由は、第１薄膜層では、後述する厚付け層を形成するための電解めっき用のリードを取ることができ難いためである。第２薄膜層３６は、厚付けのリードとして用いられる。その厚みは０．０１〜５．０μｍの範囲で行うのがよい。０．０１μｍ未満では、リードとしての役割を果たし得ず、５．０μｍを越えると、エッチングの際、下層の第１薄膜層がより多く削れて隙間ができてしまい、湿分が侵入し易くなり、信頼性が低下するからである。なお、望ましい第１薄膜層と第２薄膜層との組み合わせは、クロム−銅、クロム−ニッケル、チタン−銅、チタン−ニッケルである。金属との接合性や電気伝達性という点で他の組み合わせよりも優れる。
【００３５】
（６）その後、レジストを塗布し、露光、現像してＩＣチップのダイパッドの上部に開口を設けるようにメッキレジスト３５を設け、以下の条件で電解めっきを施し、電解めっき膜（厚付け膜）３７を設ける（図２（Ｃ））。
【００３６】

Figure 0004749563
【００３７】
メッキレジスト３５を除去した後、メッキレジスト３５下の無電解第２薄膜層３６、第１薄膜層３３をエッチングで除去することで、ＩＣチップのダイパッド２４上に仲介層３８を形成する（図２（Ｄ））。ここでは、メッキレジストにより仲介層を形成したが、無電解第２薄膜層３６の上に電解めっき膜を均一に形成した後、エッチングレジストを形成して、露光、現像して仲介層以外の部分の金属を露出させてエッチングを行い、ＩＣチップのダイパッド上に仲介層を形成させることも可能である。電解めっき膜は、ニッケル、銅、金、銀、亜鉛、鉄により形成するのが望ましく、厚みは１〜２０μｍの範囲がよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成される仲介層とバイアホールと界面に隙間が発生することがあるからである。
【００３８】
（７）次に、基板にエッチング液をスプレイで吹きつけ、仲介層３８の表面をエッチングすることにより粗化面３８αを形成する（図３（Ａ）参照）。なお、粗化面は、無電解めっき、酸化還元処理により形成することもできる。図３（Ａ）中の仲介層３８を拡大して図７（Ａ）に示し、図７（Ａ）のＢ矢視を図７（Ｂ）に示す。仲介層３８は、第１薄膜層３３、第２薄膜層３６、厚付け膜３７の３層構造からなる。図７（Ａ）に示すように、仲介は円形に形成されているが、この代わりに、図７（Ｃ）に示すように楕円形に、図７（Ｄ）に示すように矩形に、図７（Ｅ）に示すように小判型に形成することも可能である。
【００３９】
（８）上記工程を経た基板に、厚さ５０μｍの熱硬化型樹脂シートを温度５０〜１５０℃まで昇温しながら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂絶縁層５０を設ける（図３（Ｂ）参照）。真空圧着時の真空度は、１０ｍｍＨｇである。
【００４０】
（９）次に、波長１０．４μｍのＣＯ2ガスレーザにて、ビーム径５ｍｍ、トップハットモード、パルス幅５．０μ秒、マスクの穴径０．５ｍｍ、１ショットの条件で、層間樹脂絶縁層５０に直径８０μｍのバイアホール用開口４８を設ける（図３（Ｃ）参照）。クロム酸を用いて、開口４８内の樹脂残りを除去する。ダイパッド２４上に銅製の仲介層３８を設けることで、ダイパッド２４上の樹脂残りを防ぐことができ、これにより、ダイパッド２４と後述するバイアホール６０との接続性や信頼性を向上させる。更に、４０μｍ径前後のダイパッド２４上に６０μｍ以上の径の仲介層３８を介在させることで、６０μｍ径のバイアホール用開口４８を確実に接続させることができる。なお、ここでは、過マンガン酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。
【００４１】
（１０）次に、クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層５０の粗化面５０αを設ける（図３（Ｄ）参照）。該粗化面５０αは、０．１〜５μｍの範囲で形成されることがよい。その一例として、過マンガン酸ナトリウム溶液５０ｇ／ｌ、温度６０℃中に５〜２５分間浸漬させることによって、２〜３μｍの粗化面５０αを設ける。上記以外には、日本真空技術株式会社製のＳＶ−４５４０を用いてプラズマ処理を行い、層間樹脂絶縁層５０の表面に粗化面５０αを形成することもできる。この際、不活性ガスとしてはアルゴンガスを使用し、電力２００Ｗ、ガス圧０．６Ｐａ、温度７０℃の条件で、２分間プラズマ処理を実施する。
【００４２】
（１１）粗化面５０αが形成された層間樹脂絶縁層５０上に、金属層５２を設ける（図４（Ａ）参照）。金属層５２は、無電解めっきによって形成させる。予め層間樹脂絶縁層５０の表層にパラジウムなどの触媒を付与させて、無電解めっき液に５〜６０分間浸漬させることにより、０．１〜５μｍの範囲でめっき膜である金属層５２を設ける。その一例として、
〔無電解めっき水溶液〕
ＮｉＳＯ4 ０．００３ ｍｏｌ／ｌ
酒石酸 ０．２００ ｍｏｌ／ｌ
硫酸銅 ０．０３０ ｍｏｌ／ｌ
ＨＣＨＯ ０．０５０ ｍｏｌ／ｌ
ＮａＯＨ ０．１００ ｍｏｌ／ｌ
α、α′−ビピルジル １００ ｍｇ／ｌ
ポリエチレングリコール（ＰＥＧ） ０．１０ ｇ／ｌ
３４℃の液温度で４０分間浸漬させた。
上記以外でも上述したプラズマ処理と同じ装置を用い、内部のアルゴンガスを交換した後、Ｎｉ及びＣｕをターゲットにしたスパッタリングを、気圧０．６Ｐａ、温度８０℃、電力２００Ｗ、時間５分間の条件で行い、Ｎｉ／Ｃｕ金属層５２を層間樹脂絶縁層５０の表面に形成することもできる。このとき、形成されるＮｉ／Ｃｕ金属層５２の厚さは０．２μｍである。
【００４３】
（１２）上記処理を終えた基板３０に、市販の感光性ドライフィルムを貼り付け、クロムガラスマスクを載置して、４０ｍＪ／ｃｍ2で露光した後、０．８％炭酸ナトリウムで現像処理し、厚さ２５μｍのめっきレジスト５４を設ける。次に、以下の条件で電解めっきを施して、厚さ１８μｍの電解めっき膜５６を形成する（図４（Ｂ）参照）。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドＨＬである。
【００４４】
Figure 0004749563
【００４５】
（１３）めっきレジスト５４を５％ＮａＯＨで剥離除去した後、そのめっきレジスト下のＮｉ−Ｃｕ合金層５２を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、Ｎｉ−Ｃｕ合金層５２と電解めっき膜５６からなる厚さ１６μｍの導体回路５８及びバイアホール６０を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面５８α、６０αを形成する（図４（Ｃ）参照）。
【００４６】
（１４）次いで、上記（９）〜（１３）の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層１５０及び導体回路１５８（バイアホール１６０を含む）を形成する（図５（Ａ）参照）。
【００４７】
（１５）次に、ジエチレングリコールジメチルエーテル（ＤＭＤＧ）に６０重量％の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂（日本化薬社製）のエポキシ基５０％をアクリル化した感光性付与のオリゴマー（分子量４０００）４６．６７重量部、メチルエチルケトンに溶解させた８０重量％のビスフェノールＡ型エポキシ樹脂（油化シェル社製、商品名：エピコート１００１）１５重量部、イミダゾール硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）１．６重量部、感光性モノマーである多官能アクリルモノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、同じく多価アクリルモノマー（共栄化学社製、商品名：ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ社製、商品名：Ｓ−６５）０．７１重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン（関東化学社製）２．０重量部、光増感剤としてのミヒラーケトン（関東化学社製）０．２重量部を加えて、粘度を２５℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物（有機樹脂絶縁材料）を得る。
なお、粘度測定は、Ｂ型粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの場合はローターNo.４、６ｒｐｍの場合はローターNo.３によった。
【００４８】
（１６）次に、基板３０に、上記ソルダーレジスト組成物を２０μｍの厚さで塗布し、７０℃で２０分間、７０℃で３０分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ５ｍｍのフォトマスクをソルダーレジスト層７０に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、ＤＭＴＧ溶液で現像処理し、ランド径６２０μｍ、開口径４６０μｍの開口７１を形成する（図５（Ｂ）参照）。
【００４９】
（１７）次に、ソルダーレジスト層（有機樹脂絶縁層）７０を形成した基板を、塩化ニッケル（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無電解ニッケルめっき液に２０分間浸漬して、開口部７１に厚さ５μｍのニッケルめっき層７２を形成する。さらに、その基板を、シアン化金カリウム（７．６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１０-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件で７．５分間浸漬して、ニッケルめっき層７２上に厚さ０．０３μｍの金めっき層７４を形成することで、導体回路１５８に半田パッド７５を形成する（図５（Ｃ）参照）。
【００５０】
（１８）この後、ソルダーレジスト層７０の開口部７１に、はんだペーストを印刷して、２００℃でリフローすることにより、半田バンプ７６を形成する。これにより、ＩＣチップ２０を内蔵し、半田バンプ７６を有する多層プリント配線板１０を得ることができる（図６参照）。
【００５１】
上述した実施形態では、層間樹脂絶縁層５０、１５０に熱硬化型シクロオレフィン系樹脂シート、エポキシ系樹脂シートを用いることができる。このエポキシ系樹脂シートには、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。
【００５２】
本発明の製造方法において使用し得る熱硬化型樹脂シートは、酸または酸化剤に可溶性の粒子（以下、可溶性粒子という）が酸または酸化剤に難溶性の樹脂（以下、難溶性樹脂という）中に分散したものである。
なお、本発明で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
【００５３】
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒子）、酸または酸化剤に可溶性の無機粒子（以下、可溶性無機粒子）、酸または酸化剤に可溶性の金属粒子（以下、可溶性金属粒子）等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、２種以上併用してもよい。
【００５４】
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。
【００５５】
上記可溶性粒子の平均粒径としては、０．１〜１０μｍが望ましい。この粒径の範囲であれば、２種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均粒径が１〜３μｍの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、本発明において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。
【００５６】
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、２種以上の樹脂の混合物からなるものであってもよい。
【００５７】
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、（メタ）アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した（メタ）アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。
【００５８】
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。
【００５９】
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、２種以上併用してもよい。
【００６０】
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。
【００６１】
上記可溶性粒子を、２種以上混合して用いる場合、混合する２種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂フィルムの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂フィルムからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。
【００６２】
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
【００６３】
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、２種以上を併用してもよい。熱硬化性樹脂、熱可塑性樹脂、それらの複合体であってもよい。
さらには、１分子中に、２個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
【００６４】
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、２種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。
【００６５】
本発明で用いる樹脂フィルムにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂フィルムにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂フィルムを用いてもよい。それによって、樹脂フィルムの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。
【００６６】
上記樹脂フィルムにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂フィルムに対して、３〜４０重量％が望ましい。可溶性粒子の配合量が３重量％未満では、所望の凹凸を有する粗化面を形成することができない場合があり、４０重量％を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂フィルムの深部まで溶解してしまい、樹脂フィルムからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。
【００６７】
上記樹脂フィルムは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
【００６８】
上記硬化剤の含有量は、樹脂フィルムに対して０．０５〜１０重量％であることが望ましい。０．０５重量％未満では、樹脂フィルムの硬化が不十分であるため、酸や酸化剤が樹脂フィルムに侵入する度合いが大きくなり、樹脂フィルムの絶縁性が損なわれることがある。一方、１０重量％を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。
【００６９】
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。
【００７０】
また、上記樹脂フィルムは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、２種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、３５０℃以上の温度を加えると溶解、炭化をしてしまう。
【００７１】
上記樹脂フィルムを張り付けた後、レーザで開口させて、層間樹脂絶縁層にバイアホールを開口させる。その後、酸あるいは酸化剤に浸漬させて、層間樹脂絶縁層に粗化層を形成する。酸としては、硫酸、リン酸、塩酸、蟻酸などの強酸を用いることができ、酸化剤としてはクロム酸、クロム硫酸、過マンガン塩酸などを用いることができる。それにより、可溶性粒子を溶解あるいは脱落させることによって層間樹脂絶縁層の表面に粗化層を形成させる。その粗化層の形成された層間樹脂絶縁層に、Ｐｂなどの触媒を付与させた後、無電解めっきを施す。無電解めっき膜上にレジストを施して露光、現像を経てめっきレジストの非形成部を形成させる。該非形成部に電解めっきを施してレジストを剥離、エッチングによって層間樹脂絶縁層上の無電解めっき膜を除去してバイアホールと導体回路を形成させた。
【００７２】
図８（Ａ）は、第１実施形態に係る多層プリント配線板１０の斜視図であり、図８（Ｂ）は、該多層プリント配線板１０の一部を拡大して示す説明図である。第１実施形態の多層プリント配線板１０の表面には、千鳥格子状に半田バンプ（ボールグリットアレー）７６が基板全面に配設されている。第１実施形態では、ＩＣチップ２０上にも半田バンプ７６を形成することで、ＩＣチップ２０からの配線長さを短縮することができる。
【００７３】
図９（Ａ）は、第１実施形態の改変例に係る多層プリント配線板１０の斜視図であり、図９（Ｂ）は、該多層プリント配線板１０の一部を拡大して示す説明図である。改変例の多層プリント配線板１０の表面には、千鳥格子状に半田バンプ（ボールグリットアレー）７６がＩＣチップ２０上を除く四隅に配設されている。この改変例では、ＩＣチップ２０上を避けることで、ＩＣチップからの熱的、電磁的影響を半田バンプ７６が受け難い利点がある。
【００７４】
引き続き、本発明の第１実施形態の別改変例に係る多層プリント配線板について、図１０を参照して説明する。上述した第１実施形態では、ＢＧＡを配設した場合で説明した。第２実施形態では、第１実施形態とほぼ同様であるが、図１０に示すように導電性接続ピン９６を介して接続を取るＰＧＡ方式に構成されている。
【００７５】
次に、本発明の第２実施形態に係る多層プリント配線板について、図１１を参照して説明する。
上述した第１実施形態では、コア基板３０にザグリで設けた凹部３２にＩＣチップを収容した。これに対して、第２実施形態では、コア基板３０に形成した通孔３２にＩＣチップ２０を収容してある。この第２実施形態では、ＩＣチップ２０の裏面側にヒートシンクを直接取り付けることができるため、ＩＣチップ２０を効率的に冷却できる利点がある。
【００７６】
次に、本発明の第３実施形態に係る多層プリント配線板について、図１２を参照して説明する。
上述した第１実施形態では、多層プリント配線板内にＩＣチップを収容した。これに対して、第３実施形態では、多層プリント配線板内にＩＣチップ２０を収容すると共に、表面にＩＣチップ１２０を載置してある。内蔵のＩＣチップ２０としては、発熱量の比較的小さいキャシュメモリが用いられ、表面のＩＣチップ１２０としては、演算用のＣＰＵが載置されている。
【００７７】
ＩＣチップ２０のダイパッド２４と、ＩＣチップ１２０のダイパッド１２４とは、仲介層３８−バイアホール６０−導体回路５８−バイアホール１６０−導体回路１５８−半田バンプ７６Ｕを介して接続されている。一方、ＩＣチップ１２０のダイパッド１２４と、ドータボード９０のパッド９２とは、半田バンプ７６Ｕ−導体回路１５８−バイアホール１６０−導体回路５８−バイアホール６０−スルーホール１３６−バイアホール６０−導体回路５８−バイアホール１６０−導体回路１５８−半田バンプ７６Ｕを介して接続されている。
【００７８】
第３実施形態では、歩留まりの低いキャシュメモリ２０をＣＰＵ用のＩＣチップ１２０と別に製造しながら、ＩＣチップ１２０とキャシュメモリ２０とを近接して配置することが可能になり、ＩＣチップの高速動作が可能となる。この第３実施形態では、ＩＣチップを内蔵すると共に表面に載置することで、それぞれの機能が異なるＩＣチップなどの電子部品を実装させることができ、より高機能な多層プリント配線板を得ることができる。
【００７９】
【発明の効果】
本発明の構造により、リード部品を介さずに、ＩＣチップとプリント配線板との接続を取ることができる。そのため、樹脂封止も不要となる。更に、リード部品や封止樹脂に起因する不具合が起きないので、接続性や信頼性が向上する。また、ＩＣチップのダイパッドとプリント配線板の導電層が直接接続されているので、電気特性も向上させることができる。
更に、従来のＩＣチップの実装方法に比べて、ＩＣチップ〜基板〜外部基板までの配線長も短くできて、ループインダクタンスを低減できる効果もある。
【図面の簡単な説明】
【図１】 図１（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図２】 図２（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図３】 図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図４】 図４（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図５】 図５（Ａ）、（Ｂ）、（Ｃ）は、本発明の第１実施形態に係る多層プリント配線板の製造工程図である。
【図６】 本発明の第１実施形態に係る多層プリント配線板の断面図である。
【図７】 図７（Ａ）は、図３（Ａ）中の仲介層を拡大して示す図であり、図７（Ｂ）は、図７（Ａ）のＢ矢視図であり、図７（Ｃ）、図７（Ｄ）、図７（Ｅ）は、仲介層の改変例の説明図である。
【図８】 図８（Ａ）は、第１実施形態に係る多層プリント配線板の斜視図であり、図８（Ｂ）は、該多層プリント配線板の一部を拡大して示す説明図である。
【図９】 図９（Ａ）は、第１実施形態の改変例に係る多層プリント配線板の斜視図であり、図９（Ｂ）は、該多層プリント配線板の一部を拡大して示す説明図である。
【図１０】 本発明の第１実施形態の別改変例に係る多層プリント配線板の断面図である。
【図１１】 本発明の第２実施形態に係る多層プリント配線板の断面図である。
【図１２】 本発明の第３実施形態に係る多層プリント配線板の断面図である。
【符号の説明】
２０ ＩＣチップ（電子部品）
２４ ダイパッド
３０ コア基板
３２ 凹部
３３ 第１薄膜層
３６ 第２薄膜層
３７ 電解めっき膜（厚付け膜）
３８ 仲介層
５０ 層間樹脂絶縁層
５８ 導体回路
６０ バイアホール
７０ ソルダーレジスト層
７６ 半田バンプ
９０ ドータボード
９６ 導電性接続ピン
９７ 導電性接着剤
１２０ ＩＣチップ（電子部品）
１５０ 層間樹脂絶縁層
１５８ 導体回路
１６０ バイアホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a build-up multilayer printed wiring board, and more particularly to a multilayer printed wiring board incorporating electronic components such as IC chips and a method for manufacturing the multilayer printed wiring board.
[0002]
[Prior art]
The IC chip has been electrically connected to the printed wiring board by a mounting method such as wire bonding, TAB, or flip chip.
In wire bonding, an IC chip is die-bonded to a printed wiring board with an adhesive, and the pad of the printed wiring board and the IC chip pad are connected with a wire such as a gold wire, and then the IC chip and the wire are protected. An encapsulating resin such as a thermosetting resin or a thermoplastic resin has been applied.
In TAB, the bumps of the IC chip and the pads of the printed wiring board are collectively connected with wires called leads by solder or the like, and then sealed with resin.
The flip chip is performed by connecting the IC chip and the pad portion of the printed wiring board via bumps and filling a resin in the gap between the bumps.
[0003]
[Problems to be solved by the invention]
However, in each mounting method, electrical connection is performed between the IC chip and the printed wiring board via connecting lead parts (wires, leads, bumps). Each of these lead parts is likely to be cut and corroded, which may cause the connection with the IC chip to be lost or cause a malfunction.
In addition, each mounting method is sealed with a thermoplastic resin such as an epoxy resin to protect the IC chip, but if bubbles are included when filling the resin, the bubbles become the starting point, Lead components are destroyed, IC pads are corroded, and reliability is reduced. For sealing with thermoplastic resin, it is necessary to create a plunger and mold for resin loading according to each part. In addition, even for thermosetting resin, the materials such as lead parts and solder resist are considered. Since it was necessary to select the resin, it was also a cause of high cost in each.
[0004]
The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer printed wiring board and a multilayer printed wiring board that can be directly electrically connected to an IC chip without using a lead component. The object is to propose a manufacturing method.
[0005]
[Means for Solving the Problems]
As a result of diligent research, the present inventor has provided an opening, a through hole, or a counterbore in a resin insulating substrate, and an electronic component such as an IC chip is built in in advance, and an interlayer insulating layer is laminated on the die pad of the IC chip. In addition, a via hole is formed by photoetching or laser to form a conductive circuit as a conductive layer, and then a multilayer printed wiring board is provided by repeating an interlayer insulating layer and a conductive layer, thereby providing a sealing resin. We have devised a structure that can be electrically connected to the IC chip by leadless, without using IC.
[0006]
Furthermore, the present inventor provided an opening, a through hole, or a counterbore part in a resin insulating substrate, and built in an electronic component such as an IC chip in advance, laminated an interlayer insulating layer, and on the die pad of the IC chip, After via holes are formed by photoetching or laser to form a conductive circuit as a conductive layer, an interlayer insulating layer and a conductive layer are further repeated to form an electronic component such as an IC chip on the surface of the multilayer printed wiring board. A structure that implements was proposed. Accordingly, electrical connection with the IC chip can be established by leadless without using a sealing resin. In addition, electronic components such as IC chips having different functions can be mounted, and a higher-performance multilayer printed wiring board can be obtained. As a specific example, a cache memory is embedded in a built-in IC chip, and an IC chip having an arithmetic function is mounted on a surface layer, thereby producing a low-yield cache memory separately from the IC chip. Can be arranged close to each other.
[0007]
Furthermore, as a result of earnest research, the present inventor has provided an opening, a through hole, or a counterbore portion in a resin insulating substrate to previously accommodate an electronic component such as an IC chip, and at least 2 in the die pad of the IC chip. It was devised to form an intermediary layer consisting of a layer structure. An interlayer insulating layer is laminated on the intermediate layer, and via holes are formed on the via holes, which are intermediate layers of the IC chip, by photoetching or laser to form a conductor circuit, which is a conductive layer, Furthermore, by providing the multilayer printed wiring board by repeating the interlayer insulating layer and the conductive layer, it is possible to establish electrical connection with the IC chip by leadless without using a sealing resin. Further, since the intermediary layer is formed in the IC chip portion, the IC chip portion is flattened, so that the upper interlayer insulating layer is also flattened and the film thickness becomes uniform. Furthermore, shape stability can be maintained even when an upper via hole is formed by the above-described mediating layer.
[0008]
The mediation layer defined in the present invention will be described.
The intermediary layer means an intermediate intermediary layer provided for direct connection between an IC chip as a semiconductor element and a printed wiring board without using a conventional IC chip mounting technique. A feature is that it is formed of two or more metal layers and is larger than a die pad of an IC chip which is a semiconductor element. This improves electrical connection and alignment, and enables via hole processing by laser or photoetching without damaging the die pad. For this reason, the IC chip can be securely embedded, accommodated, accommodated, and connected to the printed wiring board. Further, it is possible to directly form a metal which is a conductor layer of the printed wiring board on the mediating layer. Examples of the conductor layer include a via hole in an interlayer resin insulating layer and a through hole on a substrate.
[0009]
The reason why the intermediary layer is provided on the die pad of the IC chip is as follows. The die pad of the IC chip is generally made of aluminum or the like. When the via hole of the interlayer insulating layer was formed by photoetching with the die pad having no intermediate layer formed, if the die pad remained, resin was likely to remain on the surface layer of the die pad after exposure and development. In addition, the discoloration of the die pad was caused by the adhesion of the developer. On the other hand, in the case of a laser, when the via diameter is larger than the die pad diameter, the die pad and the passivation (IC protective film) are destroyed by the laser. Further, when the substrate was immersed in an acid, an oxidizing agent or an etching solution in the subsequent process, or after various annealing processes, discoloration and dissolution of the IC chip die pad occurred. Further, the die pad of the IC chip is made with a diameter of about 20 to 60 μm, and the via hole is larger than that, so that unconnection is likely to occur at the time of displacement.
[0010]
On the other hand, by providing an intermediary layer made of copper or the like on the die pad, it is possible to use a solvent and to prevent a resin residue on the die pad. Further, the die pad is not discolored or dissolved even after being immersed in an acid, an oxidant or an etching solution in the post-process or through various annealing processes. This improves the connectivity and reliability between the die pad and the via hole. Furthermore, by interposing an intermediary layer of larger diameter than 20μm on a die pad of the IC chip, it is possible to securely connect the via holes. Desirably, the mediation layer should be equal to or greater than the via hole diameter.
[0011]
Each of them functions only with a multilayer printed wiring board, but in some cases, in order to function as a package substrate as a semiconductor device, for connection with a mother board or daughter board as an external substrate, BGA (solder bump) or A PGA (conductive connection pin) may be provided. In addition, with this configuration, the wiring length can be shortened and the loop inductance can be reduced as compared with the case of connection by the conventional mounting method.
[0012]
As a resin-made substrate incorporating an electronic component such as an IC chip used in the present invention, epoxy resin, BT resin, phenol resin or the like impregnated with a reinforcing material such as glass epoxy resin or a core material, or an epoxy resin. A laminate of prepregs or the like is used, and those generally used for printed wiring boards can be used. In addition, a double-sided copper-clad laminate, a single-sided plate, a resin plate without a metal film, and a resin film can be used. However, if a temperature of 350 ° C. or higher is applied, the resin will dissolve and carbonize. Also, ceramics cannot be used because they are inferior in external formability.
[0013]
The IC chip is bonded with an adhesive or the like to a cavity in which an electronic component such as an IC chip is previously formed in a resin insulating substrate such as a core substrate and a counterbore, a through hole, and an opening are formed.
[0014]
A conductive metal film (first thin film layer) is formed on the entire surface of the core substrate incorporating the IC chip by vapor deposition or sputtering. As the metal, tin, chromium, titanium, nickel, zinc, cobalt, gold, copper and the like are preferable. As thickness, it is good to form between 0.001-2.0 micrometers. If it is less than 0.001 μm, it cannot be uniformly laminated on the entire surface. It was difficult to form a film having a thickness exceeding 2.0 μm, and the effect was not enhanced. In the case of chromium, a thickness of 0.1 μm is desirable.
[0015]
The first thin film layer can cover the die pad, and can improve the adhesion of the interface between the mediation layer and the IC chip with the die pad. Further, by covering the die pad with these metals, moisture can be prevented from entering the interface, the die pad can be prevented from being dissolved and corroded, and reliability can be improved. Further, the first thin film layer can be connected to the IC chip by a mounting method without a lead. Here, it is desirable to use chromium, nickel, or titanium in order to have good adhesion to the metal and to prevent moisture from entering the interface.
[0016]
A second thin film layer is formed on the first thin film layer by sputtering, vapor deposition, or electroless plating. Examples of the metal include nickel, copper, gold, and silver. Since the thickening layer to be formed later is mainly copper, it is preferable to use copper.
[0017]
The reason for providing the second thin film layer is that the first thin film layer is difficult to obtain a lead for electrolytic plating for forming a thickening layer to be described later. The second thin film layer 36 is used as a thick lead. The thickness is preferably in the range of 0.01 to 5.0 μm. If the thickness is less than 0.01 μm, it cannot serve as a lead. If the thickness exceeds 5.0 μm, the first thin film layer as a lower layer is scraped off more during etching, and moisture easily enters. This is because the reliability is lowered.
[0018]
The second thin film layer is thickened by electroless or electrolytic plating. Examples of the metal to be formed include nickel, copper, gold, silver, zinc, and iron. Electrical properties, economics, strength and structural resistance as an intermediary layer, and the conductor layer, which is a build-up formed later, is mainly copper, so it is desirable to use copper for electrolytic plating . The thickness is preferably in the range of 1 to 20 μm. If it is thinner than 1 μm, the connection reliability with the upper via hole is lowered, and if it is thicker than 20 μm, undercut occurs during etching, and a gap is generated at the interface between the formed intermediate layer and via hole. Because. In some cases, the first thin film layer may be directly thick-plated or further laminated in multiple layers.
[0019]
After that, an etching resist is formed, and exposure and development are performed to expose the metal other than the intermediate layer to perform etching, and the first thin film layer, the second thin film layer, and the thickening layer are formed on the die pad of the IC chip. Form an intermediary layer.
[0020]
In addition to the method for producing the mediating layer, a dry film resist is formed on the metal film formed on the IC chip and the core substrate, and the portion corresponding to the mediating layer is removed, and thickened by electrolytic plating. Thereafter, the resist layer is peeled off, and an intermediate layer can be formed on the die pad of the IC chip by an etching solution in the same manner.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
First, the configuration of the multilayer printed wiring board according to the first embodiment of the present invention will be described with reference to FIG. 6 showing a cross section of the multilayer printed wiring board 10.
[0022]
As shown in FIG. 6, the multilayer printed wiring board 10 includes a core substrate 30 that houses the IC chip 20, an interlayer resin insulation layer 50, and an interlayer resin insulation layer 150. Via hole 60 and conductor circuit 58 are formed in interlayer resin insulation layer 50, and via hole 160 and conductor circuit 158 are formed in interlayer resin insulation layer 150.
[0023]
The IC chip 20 is covered with a passivation film 24, and a die pad 24 constituting an input / output terminal is disposed in the opening of the passivation film 24. A mediating layer 38 is formed on the aluminum die pad 24. The mediating layer 38 has a three-layer structure of a first thin film layer 33, a second thin film layer 36, and a thickening film 37.
[0024]
A solder resist layer 70 is disposed on the interlayer resin insulating layer 150. The conductor circuit 158 under the opening 71 of the solder resist layer 70 is provided with solder bumps 76 for connection to an external substrate (not shown) such as a daughter board or a mother board.
[0025]
In the multilayer printed wiring board 10 of the present embodiment, the IC chip 20 is built in the core substrate 30 in advance, and a mediating layer 38 is disposed on the die pad 24 of the IC chip 20. For this reason, the electrical connection between the IC chip and the multilayer printed wiring board (package substrate) can be established without using lead parts or sealing resin. Further, since the intermediary layer 38 is formed in the IC chip portion, the IC chip portion is flattened, so that the upper interlayer insulating layer 50 is also flattened and the film thickness becomes uniform. Furthermore, the stability of the shape can be maintained even when the upper via hole 60 is formed by the intermediate layer.
[0026]
Furthermore, by providing the copper intermediary layer 38 on the die pad 24, the resin residue on the die pad 24 can be prevented, and it can be immersed in an acid, an oxidant, or an etching solution in the post-process, and various annealing can be performed. Even after the process, the die pad 24 is not discolored or dissolved. This improves the connectivity and reliability between the die pad of the IC chip and the via hole. Further, by interposing the intermediate layer 38 having a diameter of 60 μm or more on the die pad 24 having a diameter of about 40 μm, a via hole having a diameter of 60 μm can be reliably connected.
[0027]
Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 6 will be described with reference to FIGS.
[0028]
(1) First, an insulating resin substrate (core substrate) 30 in which a prepreg obtained by impregnating a resin such as epoxy with a core material such as glass cloth is used as a starting material (see FIG. 1A). Next, a recess 32 for accommodating an IC chip is formed on one side of the core substrate 30 by counterboring (see FIG. 1B). Here, the concave portion is provided by counterbore processing, but a core substrate including an accommodation portion can be formed by bonding an insulating resin substrate provided with an opening and a resin insulating substrate not provided with an opening.
[0029]
(2) Thereafter, the adhesive material 34 is applied to the recesses 32 using a printing machine. At this time, potting or the like may be performed in addition to the application. Next, the IC chip 20 is placed on the adhesive material 34 (see FIG. 1C).
[0030]
(3) Then, the upper surface of the IC chip 20 is pushed or hit to be completely accommodated in the recess 32 (see FIG. 1D). Thereby, the core substrate 30 can be smoothed.
[0031]
(4) Thereafter, vapor deposition, sputtering, and the like are performed on the entire surface of the core substrate 30 containing the IC chip 20, and the conductive first thin film layer 33 is formed on the entire surface (FIG. 2A). As the metal, tin, chromium, titanium, nickel, zinc, cobalt, gold, copper and the like are preferable. In particular, it is desirable to use nickel, chromium, or titanium in order to have good adhesion to a metal and to prevent moisture from entering the interface. As thickness, it is good to form between 0.001-2.0 micrometers. In particular, 0.1 to 1.0 μm is desirable. In the case of chromium, a thickness of 0.1 μm is desirable.
[0032]
By covering the die pad 24 with the first thin film layer 33, the adhesion of the interface between the intermediary layer and the IC chip with the die pad 24 can be enhanced. Further, by covering the die pad 24 with these metals, moisture can be prevented from entering the interface, the die pad can be prevented from being dissolved and corroded, and reliability can be improved. The first thin film layer 33 can be connected to the IC chip by a mounting method without leads.
[0033]
(5) The second thin film layer 36 is formed on the first thin film layer 33 by sputtering, vapor deposition, or electroless plating (FIG. 2B). Examples of the metal include nickel, copper, gold, and silver. Since the conductor layer, which is a build-up formed later, is mainly copper, it is preferable to use copper. Note that a thickening layer can be formed directly on the first thin film layer 33 without providing the second thin film layer 36.
[0034]
The reason why the second thin film layer is provided is that it is difficult for the first thin film layer to take a lead for electrolytic plating for forming a thickening layer described later. The second thin film layer 36 is used as a thick lead. The thickness is preferably in the range of 0.01 to 5.0 μm. If the thickness is less than 0.01 μm, it cannot serve as a lead. If the thickness exceeds 5.0 μm, the first thin film layer as a lower layer is scraped off more during etching, and moisture easily enters. This is because the reliability is lowered. Desirable combinations of the first thin film layer and the second thin film layer are chromium-copper, chromium-nickel, titanium-copper, and titanium-nickel. It is superior to other combinations in terms of metal bondability and electrical conductivity.
[0035]
(6) After that, a resist is applied, exposed and developed to provide a plating resist 35 so as to provide an opening above the die pad of the IC chip, and electrolytic plating is performed under the following conditions, and an electrolytic plating film (thickening film) 37 is provided (FIG. 2C).
[0036]
Figure 0004749563
[0037]
After removing the plating resist 35, the electroless second thin film layer 36 and the first thin film layer 33 under the plating resist 35 are removed by etching, thereby forming a mediating layer 38 on the die pad 24 of the IC chip (FIG. 2). (D)). Here, the mediation layer is formed of a plating resist. However, after the electrolytic plating film is uniformly formed on the electroless second thin film layer 36, an etching resist is formed, exposed and developed, and the portions other than the mediation layer. It is also possible to form a mediating layer on the die pad of the IC chip by etching while exposing the metal. The electrolytic plating film is desirably formed of nickel, copper, gold, silver, zinc, or iron, and the thickness is preferably in the range of 1 to 20 μm. If the thickness is larger than that, undercutting may occur during etching, and a gap may occur at the interface between the formed intermediate layer and the via hole.
[0038]
(7) Next, an etching solution is sprayed on the substrate, and the surface of the mediating layer 38 is etched to form a roughened surface 38α (see FIG. 3A). The roughened surface can also be formed by electroless plating or redox treatment. FIG. 7A shows an enlargement of the mediating layer 38 in FIG. 3A, and FIG. 7B shows a view of FIG. The mediating layer 38 has a three-layer structure including a first thin film layer 33, a second thin film layer 36, and a thickening film 37. As shown in FIG. 7A, the mediation is formed in a circle, but instead, it is elliptical as shown in FIG. 7C, rectangular as shown in FIG. It is also possible to form an oval shape as shown in FIG.
[0039]
(8) A 50 μm-thick thermosetting resin sheet is vacuum-bonded and laminated at a pressure of 5 kg / cm 2 while raising the temperature to 50 to 150 ° C. on the substrate that has undergone the above steps, thereby providing an interlayer resin insulation layer 50 (see FIG. 3 (B)). The degree of vacuum at the time of vacuum bonding is 10 mmHg.
[0040]
(9) Next, with a CO 2 gas laser with a wavelength of 10.4 μm, an interlayer resin insulation layer under the conditions of a beam diameter of 5 mm, a top hat mode, a pulse width of 5.0 μs, a mask hole diameter of 0.5 mm, and one shot 50 is provided with a via hole opening 48 having a diameter of 80 μm (see FIG. 3C). The residual resin in the opening 48 is removed using chromic acid. By providing the copper intermediary layer 38 on the die pad 24, the resin residue on the die pad 24 can be prevented, thereby improving the connectivity and reliability between the die pad 24 and a via hole 60 described later. Further, by interposing the intermediate layer 38 having a diameter of 60 μm or more on the die pad 24 having a diameter of about 40 μm, the via hole opening 48 having a diameter of 60 μm can be reliably connected. Here, the resin residue is removed using permanganic acid, but it is also possible to perform desmear treatment using oxygen plasma.
[0041]
(10) Next, the roughened surface 50α of the interlayer resin insulation layer 50 is provided by dipping in an oxidizing agent such as chromic acid or permanganate (see FIG. 3D). The roughened surface 50α is preferably formed in the range of 0.1 to 5 μm. As an example, a roughened surface 50α of 2 to 3 μm is provided by dipping in a sodium permanganate solution 50 g / l at a temperature of 60 ° C. for 5 to 25 minutes. In addition to the above, the roughened surface 50α can be formed on the surface of the interlayer resin insulation layer 50 by performing plasma treatment using SV-4540 manufactured by Nippon Vacuum Technology Co., Ltd. At this time, argon gas is used as the inert gas, and plasma treatment is performed for 2 minutes under the conditions of power 200 W, gas pressure 0.6 Pa, and temperature 70 ° C.
[0042]
(11) A metal layer 52 is provided on the interlayer resin insulating layer 50 on which the roughened surface 50α is formed (see FIG. 4A). The metal layer 52 is formed by electroless plating. A metal layer 52 that is a plating film is provided in the range of 0.1 to 5 μm by preliminarily applying a catalyst such as palladium to the surface layer of the interlayer resin insulation layer 50 and immersing it in an electroless plating solution for 5 to 60 minutes. As an example,
[Electroless plating aqueous solution]
NiSO 4 0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
It was immersed for 40 minutes at a liquid temperature of 34 ° C.
Other than the above, using the same apparatus as the plasma treatment described above, after replacing the argon gas inside, sputtering with Ni and Cu as targets was performed under conditions of atmospheric pressure 0.6 Pa, temperature 80 ° C., power 200 W, time 5 minutes. The Ni / Cu metal layer 52 can also be formed on the surface of the interlayer resin insulation layer 50. At this time, the thickness of the formed Ni / Cu metal layer 52 is 0.2 μm.
[0043]
(12) A commercially available photosensitive dry film is affixed to the substrate 30 that has been subjected to the above processing, a chrome glass mask is placed thereon, exposed at 40 mJ / cm 2 , and then developed with 0.8% sodium carbonate. A plating resist 54 having a thickness of 25 μm is provided. Next, electrolytic plating is performed under the following conditions to form an electrolytic plating film 56 having a thickness of 18 μm (see FIG. 4B). The additive in the electrolytic plating aqueous solution is Kaparaside HL manufactured by Atotech Japan.
[0044]
Figure 0004749563
[0045]
(13) After stripping and removing the plating resist 54 with 5% NaOH, the Ni—Cu alloy layer 52 under the plating resist is dissolved and removed by etching using a mixed solution of nitric acid, sulfuric acid and hydrogen peroxide. A conductor circuit 58 and a via hole 60 having a thickness of 16 μm formed of the alloy layer 52 and the electrolytic plating film 56 are formed, and roughened surfaces 58α and 60α are formed by an etching solution containing a cupric complex and an organic acid ( (See FIG. 4C).
[0046]
(14) Next, by repeating the steps (9) to (13), an upper interlayer resin insulation layer 150 and a conductor circuit 158 (including via holes 160) are further formed (see FIG. 5A). ).
[0047]
(15) Next, the photosensitizing property obtained by acrylated 50% of an epoxy group of a cresol novolac type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in diethylene glycol dimethyl ether (DMDG) to a concentration of 60% by weight. 46.67 parts by weight of oligomer (molecular weight 4000), 80 parts by weight of bisphenol A type epoxy resin dissolved in methyl ethyl ketone (manufactured by Yuka Shell, trade name: Epicoat 1001), 15 parts by weight of imidazole curing agent (manufactured by Shikoku Chemicals) , Trade name: 2E4MZ-CN) 1.6 parts by weight, polyfunctional acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., trade name: R604) which is a photosensitive monomer, polyvalent acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., product) Name: DPE6A) 1.5 parts by weight, dispersion antifoaming agent (manufactured by San Nopco, trade name: S-65) 0.7 A weight part is put into a container, and a mixed composition is prepared by stirring and mixing. 2.0 parts by weight of benzophenone (manufactured by Kanto Chemical Co., Inc.) as a photoweight initiator and Michler's ketone as a photosensitizer for the mixed composition. (Kanto Chemical Co., Ltd.) 0.2 part by weight is added to obtain a solder resist composition (organic resin insulating material) having a viscosity adjusted to 2.0 Pa · s at 25 ° C.
Viscosity was measured with a B type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.) at 60 rpm for rotor No. 4 and at 6 rpm for rotor No. 3.
[0048]
(16) Next, the solder resist composition is applied to the substrate 30 to a thickness of 20 μm, and after drying at 70 ° C. for 20 minutes and at 70 ° C. for 30 minutes, the solder resist resist opening is formed. A photomask having a thickness of 5 mm on which a pattern of 1 mm is drawn is brought into close contact with the solder resist layer 70, exposed to 1000 mJ / cm 2 of ultraviolet light, and developed with a DMTG solution to form an opening 71 having a land diameter of 620 μm and an opening diameter of 460 μm. (See FIG. 5B).
[0049]
(17) Next, the substrate on which the solder resist layer (organic resin insulating layer) 70 is formed is made of nickel chloride (2.3 × 10 −1 mol / l), sodium hypophosphate (2.8 × 10 −1). mol / l) and sodium citrate (1.6 × 10 −1 mol / l) in a pH = 4.5 electroless nickel plating solution for 20 minutes, and nickel plating with a thickness of 5 μm is formed in the opening 71. Layer 72 is formed. Further, the substrate was made of potassium gold cyanide (7.6 × 10 -3 mol / l), ammonium chloride (1.9 × 10 -1 mol / l), sodium citrate (1.2 × 10 -1 mol). / L), and immersed in an electroless plating solution containing sodium hypophosphite (1.7 × 10 −1 mol / l) for 7.5 minutes at 80 ° C., a thickness of 0 on the nickel plating layer 72 A solder pad 75 is formed on the conductor circuit 158 by forming a .03 μm gold plating layer 74 (see FIG. 5C).
[0050]
(18) Thereafter, a solder paste is printed in the opening 71 of the solder resist layer 70 and reflowed at 200 ° C. to form solder bumps 76. As a result, it is possible to obtain the multilayer printed wiring board 10 including the IC chip 20 and having the solder bumps 76 (see FIG. 6).
[0051]
In the embodiment described above, a thermosetting cycloolefin resin sheet or an epoxy resin sheet can be used for the interlayer resin insulation layers 50 and 150. This epoxy resin sheet contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
[0052]
The thermosetting resin sheet that can be used in the production method of the present invention is a resin in which particles soluble in an acid or oxidizing agent (hereinafter referred to as soluble particles) are hardly soluble in an acid or oxidizing agent (hereinafter referred to as hardly soluble resin). Are dispersed.
As used herein, the terms “poorly soluble” and “soluble” refer to those having a relatively fast dissolution rate as “soluble” for convenience when immersed in a solution of the same acid or oxidizing agent for the same time. A relatively slow dissolution rate is referred to as “slightly soluble” for convenience.
[0053]
Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter, soluble resin particles), inorganic particles soluble in an acid or an oxidizing agent (hereinafter, soluble inorganic particles), and a metal soluble in an acid or an oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
[0054]
The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
[0055]
The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and the adhesiveness with a conductor circuit is excellent. In the present invention, the particle size of the soluble particles is the length of the longest part of the soluble particles.
[0056]
Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include, for example, an epoxy resin, a phenol resin, a polyimide resin, a polyphenylene resin, a polyolefin resin, a fluorine resin, and the like, and may be composed of one of these resins. And it may consist of a mixture of two or more resins.
[0057]
Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, various modified polybutadiene rubbers such as (meth) acrylonitrile modification, (meth) acrylonitrile-butadiene rubber containing a carboxyl group, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
[0058]
Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
[0059]
Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
[0060]
Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
[0061]
When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin film can be ensured, and the thermal expansion can be easily adjusted between the poorly soluble resin, and no crack occurs in the interlayer resin insulation layer made of the resin film. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
[0062]
The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by the plating solution or various heat treatments.
[0063]
Specific examples of the hardly soluble resin include, for example, epoxy resins, phenol resins, phenoxy resins, polyimide resins, polyphenylene resins, polyolefin resins, fluororesins and the like. These resins may be used alone or in combination of two or more. A thermosetting resin, a thermoplastic resin, or a composite thereof may be used.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur in the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
[0064]
Examples of the epoxy resin include a cresol novolac type epoxy resin, a bisphenol A type epoxy resin, a bisphenol F type epoxy resin, a phenol novolac type epoxy resin, an alkylphenol novolak type epoxy resin, a biphenol F type epoxy resin, a naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
[0065]
In the resin film used in the present invention, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface with unevenness of uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin film, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin film containing a soluble particle only in the surface layer part which forms a roughening surface. As a result, since the portion other than the surface layer portion of the resin film is not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits via the interlayer resin insulation layer is reliably maintained.
[0066]
In the resin film, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin film. When the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. When the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin film is melted to the deep part of the resin film, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin film cannot be maintained, which may cause a short circuit.
[0067]
The resin film preferably contains a curing agent, other components and the like in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
[0068]
The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin film. If it is less than 0.05% by weight, since the resin film is not sufficiently cured, the degree of penetration of the acid and the oxidant into the resin film increases, and the insulating properties of the resin film may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
[0069]
Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By including these fillers, it is possible to improve the performance of the multilayer printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
[0070]
Moreover, the said resin film may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more. However, these interlayer resin insulation layers melt and carbonize when a temperature of 350 ° C. or higher is applied.
[0071]
After pasting the resin film, a via hole is opened in the interlayer resin insulation layer by opening with a laser. Thereafter, the substrate is immersed in an acid or an oxidizing agent to form a roughened layer on the interlayer resin insulating layer. As the acid, strong acids such as sulfuric acid, phosphoric acid, hydrochloric acid and formic acid can be used, and as the oxidizing agent, chromic acid, chromium sulfuric acid, permanganic hydrochloric acid and the like can be used. Thereby, the roughened layer is formed on the surface of the interlayer resin insulating layer by dissolving or dropping the soluble particles. A catalyst such as Pb is applied to the interlayer resin insulation layer on which the roughened layer is formed, and then electroless plating is performed. A resist is applied on the electroless plating film, and a portion where the plating resist is not formed is formed through exposure and development. The non-formed portion was subjected to electrolytic plating to remove the resist, and the electroless plated film on the interlayer resin insulating layer was removed by etching to form a via hole and a conductor circuit.
[0072]
FIG. 8A is a perspective view of the multilayer printed wiring board 10 according to the first embodiment, and FIG. 8B is an explanatory view showing an enlarged part of the multilayer printed wiring board 10. Solder bumps (ball grit arrays) 76 are arranged on the entire surface of the multilayer printed wiring board 10 of the first embodiment in a staggered pattern. In the first embodiment, by forming the solder bumps 76 on the IC chip 20 as well, the wiring length from the IC chip 20 can be shortened.
[0073]
FIG. 9A is a perspective view of a multilayer printed wiring board 10 according to a modification of the first embodiment, and FIG. 9B is an explanatory diagram showing an enlarged part of the multilayer printed wiring board 10. It is. On the surface of the modified multilayer printed wiring board 10, solder bumps (ball grit arrays) 76 are arranged at four corners except on the IC chip 20 in a staggered pattern. In this modified example, there is an advantage that the solder bumps 76 are not easily affected by thermal and electromagnetic influences from the IC chip by avoiding the IC chip 20.
[0074]
Next, a multilayer printed wiring board according to another modification of the first embodiment of the present invention will be described with reference to FIG. In 1st Embodiment mentioned above, the case where BGA was arrange | positioned demonstrated. The second embodiment is substantially the same as the first embodiment, but is configured in a PGA system in which connection is made via conductive connection pins 96 as shown in FIG.
[0075]
Next, a multilayer printed wiring board according to a second embodiment of the present invention will be described with reference to FIG.
In the first embodiment described above, the IC chip is accommodated in the recess 32 provided in the core substrate 30 with counterbore. On the other hand, in the second embodiment, the IC chip 20 is accommodated in the through hole 32 formed in the core substrate 30. In the second embodiment, since the heat sink can be directly attached to the back side of the IC chip 20, there is an advantage that the IC chip 20 can be efficiently cooled.
[0076]
Next, a multilayer printed wiring board according to a third embodiment of the present invention will be described with reference to FIG.
In the first embodiment described above, the IC chip is accommodated in the multilayer printed wiring board. In contrast, in the third embodiment, the IC chip 20 is accommodated in the multilayer printed wiring board, and the IC chip 120 is placed on the surface. As the built-in IC chip 20, a cache memory having a relatively small calorific value is used, and as the IC chip 120 on the surface, an arithmetic CPU is mounted.
[0077]
The die pad 24 of the IC chip 20 and the die pad 124 of the IC chip 120 are connected via an intermediate layer 38-via hole 60-conductor circuit 58-via hole 160-conductor circuit 158-solder bump 76U. On the other hand, the die pad 124 of the IC chip 120 and the pad 92 of the daughter board 90 are composed of the solder bump 76U-conductor circuit 158-via hole 160-conductor circuit 58-via hole 60-through hole 136-via hole 60-conductor circuit 58-. Via hole 160 is connected to conductor circuit 158 via solder bump 76U.
[0078]
In the third embodiment, it is possible to arrange the IC chip 120 and the cache memory 20 close to each other while manufacturing the cache memory 20 having a low yield separately from the IC chip 120 for the CPU. Is possible. In the third embodiment, by incorporating an IC chip and placing it on the surface, it is possible to mount electronic components such as IC chips having different functions, and to obtain a higher-performance multilayer printed wiring board. Can do.
[0079]
【The invention's effect】
With the structure of the present invention, the IC chip and the printed wiring board can be connected without using lead components. Therefore, resin sealing is also unnecessary. Furthermore, since troubles due to lead parts and sealing resin do not occur, connectivity and reliability are improved. In addition, since the die pad of the IC chip and the conductive layer of the printed wiring board are directly connected, the electrical characteristics can be improved.
Furthermore, compared with the conventional IC chip mounting method, the wiring length from the IC chip to the substrate to the external substrate can be shortened, and the loop inductance can be reduced.
[Brief description of the drawings]
FIGS. 1A, 1B, 1C, and 1D are manufacturing process diagrams of a multilayer printed wiring board according to a first embodiment of the present invention.
FIGS. 2A, 2B, 2C and 2D are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
3A, 3B, 3C, and 3D are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
4A, 4B, and 4C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention. FIG.
5A, 5B, and 5C are manufacturing process diagrams of a multilayer printed wiring board according to the first embodiment of the present invention.
FIG. 6 is a cross-sectional view of the multilayer printed wiring board according to the first embodiment of the present invention.
7A is an enlarged view of the mediation layer in FIG. 3A, and FIG. 7B is a view as viewed from the arrow B in FIG. 7A. 7 (C), FIG. 7 (D), and FIG. 7 (E) are explanatory diagrams of modified examples of the mediation layer.
FIG. 8A is a perspective view of the multilayer printed wiring board according to the first embodiment, and FIG. 8B is an explanatory view showing an enlarged part of the multilayer printed wiring board. is there.
9A is a perspective view of a multilayer printed wiring board according to a modification of the first embodiment, and FIG. 9B is an enlarged view of a part of the multilayer printed wiring board. It is explanatory drawing.
FIG. 10 is a cross-sectional view of a multilayer printed wiring board according to another modification of the first embodiment of the present invention.
FIG. 11 is a cross-sectional view of a multilayer printed wiring board according to a second embodiment of the present invention.
FIG. 12 is a cross-sectional view of a multilayer printed wiring board according to a third embodiment of the present invention.
[Explanation of symbols]
20 IC chip (electronic component)
24 die pad 30 core substrate 32 recess 33 first thin film layer 36 second thin film layer 37 electrolytic plating film (thickening film)
38 Intermediary layer 50 Interlayer resin insulation layer 58 Conductor circuit 60 Via hole 70 Solder resist layer 76 Solder bump 90 Daughter board 96 Conductive connection pin 97 Conductive adhesive 120 IC chip (electronic component)
150 Interlayer resin insulation layer 158 Conductor circuit 160 Via hole

Claims (12)

ＩＣチップが内蔵された基板上に層間樹脂絶縁層と導体層とが繰り返し形成される多層プリント配線板において、
前記ＩＣチップのパッド上には、最下層の層間樹脂絶縁層のバイアホールと接続するための仲介層が形成されており、
該仲介層は、前記パッド部分から順に積層された第１薄膜層、第２薄膜層および銅で構成された厚付け層を有しており、
前記仲介層は、前記最下層の層間樹脂絶縁層のバイアホールの直下に設けられていることを特徴とする多層プリント配線板。In a multilayer printed wiring board in which an interlayer resin insulation layer and a conductor layer are repeatedly formed on a substrate containing an IC chip,
Wherein the on IC chip pad, and mediation layer for connecting to the via hole of the lowermost interlayer resin insulating layer is formed,
The mediation layer has a first thin film layer, a second thin film layer, and a thickening layer made of copper, which are sequentially stacked from the pad portion ,
The multilayer printed wiring board , wherein the mediating layer is provided directly under a via hole in the lowermost interlayer resin insulation layer . 前記仲介層の幅は、パッドの幅の１．０〜３０倍であることを特徴とする請求項１の多層プリント配線板。The multilayer printed wiring board according to claim 1, wherein the width of the mediating layer is 1.0 to 30 times the width of the pad. 前記第１薄膜層は、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から選ばれる１種類以上であることを特徴とする請求項１または請求項２に記載の多層プリント配線板。3. The multilayer printed wiring according to claim 1, wherein the first thin film layer is at least one selected from tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper. Board. 前記第２薄膜層は、ニッケル、銅、金、銀の中から選ばれる１種類以上であることを特徴とする請求項１〜請求項３のいずれか１に記載の多層プリント配線板。The multilayer printed wiring board according to any one of claims 1 to 3, wherein the second thin film layer is at least one selected from nickel, copper, gold, and silver. 前記第１薄膜層および前記第２薄膜層はそれぞれ、クロムおよび銅と、クロムおよびニッケルと、チタンおよび銅と、チタンおよびニッケルのいずれか１の組み合わせで構成されていることを特徴とする請求項１〜請求項４のいずれか１に記載の多層プリント配線板。The first thin film layer and the second thin film layer are each composed of a combination of any one of chromium and copper, chromium and nickel, titanium and copper, and titanium and nickel. The multilayer printed wiring board of any one of Claims 1-4. 前記第１薄膜層の厚さは、０．００１〜２．０μｍの範囲であることを特徴とする請求項１〜請求項５のいずれか１に記載の多層プリント配線板。The multilayer printed wiring board according to claim 1, wherein a thickness of the first thin film layer is in a range of 0.001 to 2.0 μm. 前記第２薄膜層の厚さは、０．０１〜５．０μｍの範囲であることを特徴とする請求項１〜請求項６のいずれか１に記載の多層プリント配線板。The multilayer printed wiring board according to any one of claims 1 to 6, wherein a thickness of the second thin film layer is in a range of 0.01 to 5.0 µm. ＩＣチップが内蔵された基板上に層間樹脂絶縁層と導体層とが繰り返し形成される多層プリント配線板において、少なくとも（ａ）〜（ｃ）を経て、ＩＣチップのパッド上に仲介層を形成させる多層プリント配線板の製造方法：
（ａ）前記ＩＣチップが埋め込まれた基板の全面に第１薄膜層、第２薄膜層を形成する工程
（ｂ）前記薄膜層上にレジストを施して、前記ＩＣチップのパッド上に設けられたレジストの非形成部に銅で構成された厚付け層を形成する工程
（ｃ）エッチングにより薄膜層を除去する工程。In a multilayer printed wiring board in which an interlayer resin insulation layer and a conductor layer are repeatedly formed on a substrate having an IC chip built therein, an intermediate layer is formed on the pad of the IC chip through at least (a) to (c). Manufacturing method of multilayer printed wiring board:
(A) A step of forming a first thin film layer and a second thin film layer on the entire surface of the substrate in which the IC chip is embedded (b) A resist is applied on the thin film layer and provided on the pad of the IC chip. A step of forming a thick layer made of copper in a resist non-formation portion (c) a step of removing the thin film layer by etching. 前記第１薄膜層は、スパッタ、蒸着のいずれかで行われる請求項８に記載の多層プリント配線板の製造方法。The method for manufacturing a multilayer printed wiring board according to claim 8 , wherein the first thin film layer is formed by either sputtering or vapor deposition. 前記第２薄膜層は、スパッタ、蒸着、無電解めっきのいずれかで行われる請求項８または請求項９に記載の多層プリント配線板の製造方法。The method for producing a multilayer printed wiring board according to claim 8 or 9 , wherein the second thin film layer is formed by any one of sputtering, vapor deposition, and electroless plating. 前記厚付け層は、無電解めっきおよび電解銅めっきのいずれかで行われることを特徴とする請求項８〜請求項１０のいずれか１に記載の多層プリント配線板の製造方法。The method for producing a multilayer printed wiring board according to any one of claims 8 to 10, wherein the thickening layer is performed by any one of electroless plating and electrolytic copper plating. 前記基板には、前記ＩＣチップを収容するための通孔が設けられていることを特徴とする請求項８〜請求項１１のいずれか１に記載の多層プリント配線板の製造方法。The method for manufacturing a multilayer printed wiring board according to any one of claims 8 to 11, wherein the substrate is provided with a through hole for accommodating the IC chip.
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