JP4549366B2 - Multilayer printed wiring board - Google Patents
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Description
本発明は、ビルドアップ多層プリント配線板に関し、特にICチップなどの電子部品を内蔵する多層プリント配線板に関するものである。 The present invention relates to a build-up multilayer printed wiring board, and more particularly to a multilayer printed wiring board containing electronic components such as IC chips.
ICチップは、ワイヤーボンディング、TAB、フリップチップなどの実装方法によって、プリント配線板との電気的接続を取っていた。
ワイヤーボンディングは、プリント配線板にICチップを接着剤によりダイボンディングさせて、該プリント配線板のパッドとICチップのパッドとを金線などのワイヤーで接続させた後、ICチップ並びにワイヤーを守るために熱硬化性樹脂あるいは熱可塑性樹脂などの封止樹脂を施していた。
TABは、ICチップのバンプとプリント配線板のパッドとをリードと呼ばれる線を半田などによって一括して接続させた後、樹脂による封止を行っていた。
フリップチップは、ICチップとプリント配線板のパッド部とをバンプを介して接続させて、バンプとの隙間に樹脂を充填させることによって行っていた。
In wire bonding, an IC chip is die-bonded to a printed wiring board with an adhesive, and the pad of the printed wiring board and the IC chip pad are connected with a wire such as a gold wire, and then the IC chip and the wire are protected. An encapsulating resin such as a thermosetting resin or a thermoplastic resin has been applied.
In TAB, the bumps of the IC chip and the pads of the printed wiring board are collectively connected with wires called leads by solder or the like, and then sealed with resin.
The flip chip is performed by connecting the IC chip and the pad portion of the printed wiring board via bumps and filling a resin in the gap between the bumps.
しかしながら、それぞれの実装方法は、ICチップとプリント配線板の間に接続用のリード部品(ワイヤー、リード、バンプ)を介して電気的接続を行っている。それらの各リード部品は、切断、腐食し易く、これにより、ICチップとの接続が途絶えたり、誤作動の原因となることがあった。 However, in each mounting method, electrical connection is performed between the IC chip and the printed wiring board via connecting lead parts (wires, leads, bumps). Each of these lead parts is likely to be cut and corroded, which may cause the connection with the IC chip to be lost or cause a malfunction.
本発明者は、ICチップを多層プリント配線板に内蔵することで、リード部品を用いることなくICチップと多層プリント配線板との電気接続を取ることを案出した。即ち、樹脂絶縁性基板に開口部、通孔やザグリ部を設けてICチップなどの電子部品を予め内蔵させて、層間絶縁層を積層し、該ICチップのパッド上に、フォトエッチングあるいはレーザにより、バイアホールを設けて、導電層である導体回路を形成させた後、更に、層間絶縁層と導電層を繰り返して、多層プリント配線板を設ける構造を案出した。 The inventor has devised that the IC chip and the multilayer printed wiring board can be electrically connected without using lead parts by incorporating the IC chip in the multilayer printed wiring board. That is, an opening, a through-hole, or a counterbore is provided in a resin insulating substrate, an electronic component such as an IC chip is built in in advance, an interlayer insulating layer is laminated, and a photoetching or laser is applied on the pad of the IC chip. A structure was devised in which a via hole was provided to form a conductive circuit as a conductive layer, and then a multilayer printed wiring board was provided by repeating the interlayer insulating layer and the conductive layer.
しかし、このICチップを内蔵する構造において、ICチップの上層に配設される層間絶縁層に剥離、クラックが発生し、信頼性が低下することが明らかになった。 However, it has been clarified that in the structure incorporating the IC chip, the interlayer insulating layer disposed on the upper layer of the IC chip is peeled and cracked, and the reliability is lowered.
本発明は上述した課題を解決するためになされたものであり、その目的とするところは、リード部品を介さないで、ICチップと直接電気的に接続し得ると共に、高い信頼性を備える多層プリント配線板を提案することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a multilayer print that can be directly electrically connected to an IC chip without a lead component and has high reliability. The purpose is to propose a wiring board.
本発明者は、層間絶縁層の剥離、クラックは、ICチップの角部近辺において発生していることを発見した。このため、剥離、クラックは、ICチップの角部において応力が集中しているためであるとの知見を持ち、ICチップの4辺の角部を面取りして耐久試験を行ったところ、層間絶縁層での剥離、クラックが発生しなくなった。即ち、ICチップの面取りにより、高い信頼性が得られることが判明した。 The present inventor has discovered that peeling and cracking of the interlayer insulating layer occur near the corners of the IC chip. For this reason, peeling and cracking have the knowledge that stress is concentrated at the corners of the IC chip, and the endurance test was conducted by chamfering the corners on the four sides of the IC chip. No peeling or cracking occurred in the layer. That is, it was found that high reliability can be obtained by chamfering the IC chip.
なお、ICチップのパッドには、トランジション層を設けるこのが好適である。この理由は、次の通りである。ICチップのパッドは一般的にアルミニウムなどで製造されている。トランジション層を形成させていないダイパッドのままで、フォトエッチングにより層間絶縁層のバイアホールを形成させた時、ダイパッドのままであれば露光、現像後にパッドの表層に樹脂が残りやすかった。それに、現像液の付着によりパッドの変色を引き起こした。一方、レーザによりバイアホールを形成させた場合にもダイパッドを焼損しない条件で行うと、パッド上に樹脂残りが発生した。また、後工程に、酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経ると、ICチップのパッドの変色、溶解が発生した。更に、ICチップのパッドは、40μm程度の径で作られており、バイアホールはそれより大きいので位置ずれの際に未接続が発生しやすい。 It is preferable to provide a transition layer on the pad of the IC chip. The reason for this is as follows. IC pad pads are generally made of aluminum or the like. When the via hole of the interlayer insulating layer was formed by photoetching with the die pad on which the transition layer was not formed, the resin was likely to remain on the surface layer of the pad after exposure and development if the die pad remained. Moreover, discoloration of the pad was caused by the adhesion of the developer. On the other hand, even when the via hole was formed by the laser, if the die pad was not burned out, a resin residue was generated on the pad. Further, when the substrate was immersed in an acid, an oxidant, or an etchant in the subsequent process, or after various annealing processes, discoloration and dissolution of the IC chip pad occurred. Further, the pads of the IC chip are made with a diameter of about 40 μm, and the via hole is larger than that, and therefore unconnected is likely to occur at the time of displacement.
これに対して、ダイパッド上に銅等からなるトランジション層を設けることで、溶剤の使用が可能となりパッド上の樹脂残りを防ぐことができる。また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッドの変色、溶解が発生しない。これにより、パッドとバイアホールとの接続性や信頼性を向上させる。更に、ICチップのパッド上に40μmよりも大きな径のトランジション層を介在させることで、バイアホールを確実に接続させることができる。望ましいのは、トランジション層は、バイアホール径と同等以上のものがよい。 On the other hand, by providing a transition layer made of copper or the like on the die pad, it is possible to use a solvent and prevent resin residue on the pad. Further, even when the substrate is immersed in an acid, an oxidant, or an etching solution in the post-process, or through various annealing processes, the pad is not discolored or dissolved. This improves the connectivity and reliability between the pad and the via hole. Furthermore, via holes can be reliably connected by interposing a transition layer having a diameter larger than 40 μm on the pads of the IC chip. Desirably, the transition layer should be equal to or larger than the via hole diameter.
それぞれに多層プリント配線板だけで機能を果たしてもいるが、場合によっては半導体装置としてのパッケージ基板としての機能させるために外部基板であるマザーボードやドーターボードとの接続のため、BGA、半田バンプやPGA(導電性接続ピン)を配設させてもよい。また、この構成は、従来の実装方法で接続した場合よりも配線長を短くできて、ループインダクタンスも低減できる。 Each of them may function only with a multilayer printed wiring board, but in some cases, in order to function as a package substrate as a semiconductor device, BGA, solder bump or PGA for connection with a mother board or daughter board as an external substrate (Conductive connection pins) may be provided. In addition, with this configuration, the wiring length can be shortened and the loop inductance can be reduced as compared with the case of connection by the conventional mounting method.
本願発明に用いられるICチップなどの電子部品を内蔵させる樹脂製基板としては、エポキシ樹脂、BT樹脂、フェノール樹脂などにガラスエポキシ樹脂などの補強材や心材を含浸させた樹脂、エポキシ樹脂を含浸させたプリプレグを積層させたものなどが用いられるが、一般的にプリント配線板で使用されるものを用いることができる。それ以外にも両面銅張積層板、片面板、金属膜を有しない樹脂板、樹脂シートを用いることができる。ただし、350℃以上の温度を加えると樹脂は、溶解、炭化をしてしまう。 As a resin-made substrate incorporating an electronic component such as an IC chip used in the present invention, epoxy resin, BT resin, phenol resin or the like impregnated with a reinforcing material such as glass epoxy resin or a core material, or an epoxy resin. A laminate of prepregs or the like is used, and those generally used for printed wiring boards can be used. In addition, a double-sided copper-clad laminate, a single-sided plate, a resin plate without a metal film, and a resin sheet can be used. However, if a temperature of 350 ° C. or higher is applied, the resin will dissolve and carbonize.
コア基板等の予め樹脂製絶縁基板にICチップなどの電子部品を収容するキャビティをザグリ、通孔、開口を形成したものに該電子部品を接着剤などで接合させる。ICチップを内蔵させたコア基板の全面に蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜を形成させる。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を1層以上形成させるものがよい。厚みとしては、0.001〜2.0μmの間で形成させるのがよい。特に、0.01〜1.0μmが望ましい。特に、ニッケル、クロム、チタンで形成するのがよい。界面から湿分の侵入がなく、金属密着性に優れるからである。 An electronic component such as a core substrate or the like in which a cavity for accommodating an electronic component such as an IC chip is previously formed in a counterbore, a through hole, and an opening is bonded with an adhesive or the like. Physical vapor deposition such as vapor deposition and sputtering is performed on the entire surface of the core substrate incorporating the IC chip to form a conductive metal film on the entire surface. As the metal, one that forms one or more layers of metals such as tin, chromium, titanium, nickel, zinc, cobalt, gold, and copper is preferable. As thickness, it is good to form between 0.001-2.0 micrometers. In particular, 0.01 to 1.0 μm is desirable. In particular, it is good to form with nickel, chromium, and titanium. This is because moisture does not enter from the interface and the metal adhesion is excellent.
その金属膜上に、無電解あるいは電解めっきにより、厚付けさせる。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いることがよい。その厚みは1〜20μmの範囲で行うのがよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがある。その後、エッチングレジストを形成して、露光、現像してトランジション層以外の部分の金属を露出させてエッチングを行い、ICチップのパッド上にトランジション層を形成させる。 The metal film is thickened by electroless or electrolytic plating. Examples of the type of plating formed include copper, nickel, gold, silver, zinc, and iron. Since the conductor layer, which is a build-up formed later, is mainly copper, it is preferable to use copper. The thickness is preferably in the range of 1 to 20 μm. If it is thicker, undercutting may occur during etching, and a gap may be generated at the interface between the formed transition layer and via hole. Thereafter, an etching resist is formed, exposed and developed to expose portions of the metal other than the transition layer, and etched to form a transition layer on the pad of the IC chip.
本発明で定義されるトランジション層について説明する。
トランジション層は、従来のICチップ実装技術を用いることなく、半導体素子であるICチップとプリント配線板と直接接続を取るために設けられた中間の仲介層を意味する。特徴としては、2層以上の金属層で形成され、半導体素子であるICチップのダイパッドよりも大きくさせることにある。それによって、電気的接続や位置合わせ性を向上させるものであり、かつ、ダイパッドにダメージを与えることなくレーザやフォトエッチングによるバイアホール加工を可能にするものである。そのため、プリント配線板へのICチップの埋め込み、収容、収納や接続を確実にすることができる。また、トランジション層上には、直接、プリント配線板の導体層である金属を形成することを可能にする。その導体層の一例としては、層間樹脂絶縁層のバイアホールや基板上のスルーホールなどがある。
The transition layer defined in the present invention will be described.
The transition layer means an intermediate intermediary layer provided to directly connect an IC chip as a semiconductor element and a printed wiring board without using a conventional IC chip mounting technique. A feature is that it is formed of two or more metal layers and is larger than a die pad of an IC chip which is a semiconductor element. This improves electrical connection and alignment, and enables via hole processing by laser or photoetching without damaging the die pad. For this reason, the IC chip can be securely embedded, accommodated, accommodated, and connected to the printed wiring board. Further, it is possible to directly form a metal which is a conductor layer of the printed wiring board on the transition layer. Examples of the conductor layer include a via hole in an interlayer resin insulating layer and a through hole on a substrate.
また、上記トランジション層の製造方法以外にも、ICチップ及びコア基板の上に形成した金属膜上にドライフィルムレジストを形成してトランジション層に該当する部分を除去させて、電解めっきによって厚付けした後、レジストを剥離してエッチング液によって、同様にICチップのパッド上にトランジション層を形成させることもできる。 In addition to the above method of manufacturing the transition layer, a dry film resist is formed on the metal film formed on the IC chip and the core substrate, and the portion corresponding to the transition layer is removed and thickened by electrolytic plating. Thereafter, the resist is peeled off, and a transition layer can be similarly formed on the pad of the IC chip by an etching solution.
以上記述したように本発明の多層プリント配線板では、ICチップの角部が面取りされているため、ICチップの角部において応力が集中せず、層間絶縁層での剥離、クラックを無くし、高い信頼性を得ることができる。 As described above, in the multilayer printed wiring board of the present invention, since the corners of the IC chip are chamfered, stress is not concentrated at the corners of the IC chip, and peeling and cracks in the interlayer insulating layer are eliminated, which is high. Reliability can be obtained.
以下、本発明の実施形態について図を参照して説明する。
[第1実施形態]
先ず、本発明の第1実施形態に係る多層プリント配線板の構成について、多層プリント配線板10の断面を示す図7を参照して説明する。
Embodiments of the present invention will be described below with reference to the drawings.
[First embodiment]
First, the configuration of the multilayer printed wiring board according to the first embodiment of the present invention will be described with reference to FIG. 7 showing a cross section of the multilayer printed
図7に示すように多層プリント配線板10は、ICチップ20を収容するコア基板30と、層間樹脂絶縁層50、層間樹脂絶縁層150とからなる。層間樹脂絶縁層50には、バイアホール60および導体回路58が形成され、層間樹脂絶縁層150には、バイアホール160および導体回路158が形成されている。
As shown in FIG. 7, the multilayer printed
ICチップ20には、パッシベーション膜24が被覆され、該パッシベーション膜24の開口内に入出力端子を構成するダイパッド22が配設されている。パッド22の上には、主として銅からなるトランジション層38が形成されている。
The
層間樹脂絶縁層150の上には、ソルダーレジスト層70が配設されている。ソルダーレジスト層70の開口部71下の導体回路158には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ76が設けられている。
A solder resist
本実施形態の多層プリント配線板10では、コア基板30にICチップ20を予め内蔵させて、該ICチップ20のパッド22にはトランジション層を38を配設させている。このため、リード部品や封止樹脂を用いず、ICチップと多層プリント配線板(パッケージ基板)との電気的接続を取ることができる。
In the multilayer printed
多層プリント配線板10に内蔵されたICチップ20の平面図を図1(B)に示す。該ICチップ20の4辺の角部20aは、面取りされ半円状に形成されている。従って、多層プリント配線板10がヒートサイクルが加えられた際にも、ICチップ20の角部20aにおいて応力が集中することがない。このため、角部20aの近傍で、コア基板30と層間樹脂絶縁層50、ICチップと層間樹脂絶縁層50との剥離、及び、層間樹脂絶縁層50でのクラックの発生を防ぎ、多層プリント配線板10の信頼性を向上させることができる。なお、図1(B)に示すように、ICチップ20の角部20aを半円状に形成する代わりに、図1(C)に示すように、角部20aを切断し、ICチップ20を8角形にすることでも角部20aでの応力集中を防ぐことができる。
A plan view of the
本実施形態の多層プリント配線板は、ICチップ部分にトランジション層38が形成されていることから、ICチップ部分には平坦化されるので、上層の層間絶縁層50も平坦化されて、膜厚みも均一になる。更に、トランジション層によって、上層のバイアホール60を形成する際も形状の安定性を保つことができる。
In the multilayer printed wiring board of this embodiment, since the
更に、ダイパッド22上に銅製のトランジション層38を設けることで、パッド22上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド22の変色、溶解が発生しない。これにより、ICチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、40μm径パッド22上に60μm径以上のトランジション層38を介在させることで、60μm径のバイアホールを確実に接続させることができる。
Furthermore, by providing the
引き続き、図7を参照して上述した多層プリント配線板の製造方法について、図1〜図6を参照して説明する。 Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 7 will be described with reference to FIGS.
(1)先ず、図1(A)に示す多数個取り用ICチップを、ダイシングにより図1(B)に示すように個片に切断すると共に、角部20aを研磨により半円状に面取りする。
(2)一方、ガラスクロス等の心材にエポキシ等の樹脂を含浸させたプリプレグを積層した絶縁樹脂基板(コア基板)30を出発材料として用意する(図2(A)参照)。次に、コア基板30の片面に、ザグリ加工でICチップ収容用の凹部32を形成する(図2(B)参照)。ここでは、ザグリ加工により凹部を設けているが、開口を設けた絶縁樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせることで、収容部を備えるコア基板を形成できる。
(1) First, the multi-chip IC chip shown in FIG. 1 (A) is cut into individual pieces by dicing as shown in FIG. 1 (B), and the
(2) On the other hand, an insulating resin substrate (core substrate) 30 in which a prepreg in which a core material such as glass cloth is impregnated with a resin such as epoxy is laminated is prepared as a starting material (see FIG. 2A). Next, a
(3)その後、凹部32に、印刷機を用いて接着材料34を塗布する。このとき、塗布以外にも、ポッティングなどをしてもよい。次に、ICチップ20を接着材料34上に載置する(図2(C)参照)。
(3) Thereafter, the
(4)そして、ICチップ20の上面を押す、もしくは叩いて凹部32内に完全に収容させる(図2(D)参照)。これにより、コア基板30を平滑にすることができる。
(4) Then, the upper surface of the
(5)その後、ICチップ20を収容させたコア基板30の全面に蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜33を形成させる(図3(A))。その金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅などの金属を1層以上形成させるものがよい。厚みとしては、0.0001〜2.0μmの間で、特に望ましいのは0.01〜1.0μmの間で形成させるのがよい。
(5) After that, physical vapor deposition such as vapor deposition and sputtering is performed on the entire surface of the
金属膜33上に、無電解めっきにより、めっき膜36を形成させてもよい(図3(B))。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよい。その厚みは1〜20μmの範囲で行うのがよい。
A
(6)その後、レジストを塗布し、露光、現像してICチップのパッドの上部に開口を設けるようにメッキレジスト35を設け、無電解メッキを施して無電解めっき膜37を設ける(図3(C))。メッキレジスト35を除去した後、メッキレジスト35下の無電解めっき膜36、金属膜33を除去することで、ICチップのパッド22上にトランジション層38を形成する(図3(D))。ここでは、メッキレジストによりトランジション層を形成したが、無電解めっき膜36の上に電解めっき膜を均一に形成した後、エッチングレジストを形成して、露光、現像してトランジション層以外の部分の金属を露出させてエッチングを行い、ICチップのパッド上にトランジション層を形成させることも可能である。この場合、電解めっき膜の厚みは1〜15μmの範囲がよい。それより厚くなると、エッチングの際にアンダーカットが起こってしまい、形成されるトランジション層とバイアホールと界面に隙間が発生することがあるからである。
(6) Thereafter, a resist is applied, exposed and developed to provide a plating resist 35 so as to provide an opening above the pad of the IC chip, and electroless plating is performed to provide an electroless plating film 37 (FIG. 3 ( C)). After removing the plating resist 35, the
(7)次に、基板にエッチング液をスプレイで吹きつけ、トランジション層38の表面をエッチングすることにより粗化面38αを形成する(図4(A)参照)。
(7) Next, an etching solution is sprayed on the substrate to etch the surface of the
(8)上記工程を経た基板に、厚さ50μmの熱硬化型樹脂シートを温度50〜150℃まで昇温しながら圧力kg/cm2で真空圧着ラミネートし層間樹脂絶縁層50を設ける(図4(B)参照)。真空圧着時の真空度は、10mmHgである。
(8) An interlayer
(9)次に、波長10.4μmのCO2ガスレーザにて、ビーム径5mm、トップハットモード、パルス幅5.0μ秒、マスクの穴径0.5mm、1ショットの条件で、層間樹脂絶縁層50に直径80μmのバイアホール用開口48を設ける(図4(C)参照)。クロム酸を用いて、開口48内の樹脂残りを除去する。ダイパッド22上に銅製のトランジション層38を設けることで、パッド22上の樹脂残りを防ぐことができ、これにより、パッド22と後述するバイアホール60との接続性や信頼性を向上させる。更に、40μm径パッド22上に60μm以上の径のトランジション層38を介在させることで、60μm径のバイアホール用開口48を確実に接続させることができる。なお、ここでは、クロム酸を用いて樹脂残さを除去したが、酸素プラズマを用いてデスミア処理を行うことも可能である。
(9) Next, with a CO 2 gas laser with a wavelength of 10.4 μm, an interlayer resin insulation layer under the conditions of a beam diameter of 5 mm, a top hat mode, a pulse width of 5.0 μs, a mask hole diameter of 0.5 mm, and one shot 50 is provided with a via
(10)次に、クロム酸、過マンガン酸塩などの酸化剤等に浸漬させることによって、層間樹脂絶縁層50の粗化面50αを設ける(図4(D)参照)。該粗化面50αは、0.1〜5μmの範囲で形成されることがよい。その一例として、過マンガン酸ナトリウム溶液50g/l、温度60℃中に5〜25分間浸漬させることによって、2〜3μmの粗化面50αを設ける。上記以外には、日本真空技術株式会社製のSV−4540を用いてプラズマ処理を行い、層間樹脂絶縁層50の表面に粗化面50αを形成することもできる。この際、不活性ガスとしてはアルゴンガスを使用し、電力200W、ガス圧0.6Pa、温度70℃の条件で、2分間プラズマ処理を実施する。
(10) Next, the roughened surface 50α of the interlayer
(9)粗化面50αが形成された層間樹脂絶縁層50上に、金属層52を設ける(図5(A)参照)。金属層52は、無電解めっきによって形成させる。予め層間樹脂絶縁層50の表層にパラジウムなどの触媒を付与させて、無電解めっき液に5〜60分間浸漬させることにより、0.1〜5μmの範囲でめっき膜である金属層52を設ける。その一例として、
〔無電解めっき水溶液〕
NiSO4 0.003 mol/l
酒石酸 0.200 mol/l
硫酸銅 0.030 mol/l
HCHO 0.050 mol/l
NaOH 0.100 mol/l
α、α′−ビピルジル 100 mg/l
ポリエチレングリコール(PEG) 0.10 g/l
34℃の液温度で40分間浸漬させた。
上記以外でも上述したプラズマ処理と同じ装置を用い、内部のアルゴンガスを交換した後、Ni及びCuをターゲットにしたスパッタリングを、気圧0.6Pa、温度80℃、電力200W、時間5分間の条件で行い、Ni/Cu金属層52を層間樹脂絶縁層50の表面に形成することもできる。このとき、形成されるNi/Cu金属層52の厚さは0.2μmである。
(9) A
[Electroless plating aqueous solution]
NiSO 4 0.003 mol / l
Tartaric acid 0.200 mol / l
Copper sulfate 0.030 mol / l
HCHO 0.050 mol / l
NaOH 0.100 mol / l
α, α'-bipyridyl 100 mg / l
Polyethylene glycol (PEG) 0.10 g / l
It was immersed for 40 minutes at the liquid temperature of 34 degreeC.
Other than the above, using the same apparatus as the plasma treatment described above, after replacing the argon gas inside, sputtering with Ni and Cu as targets was performed under the conditions of atmospheric pressure 0.6 Pa, temperature 80 ° C., power 200 W, time 5 minutes. The Ni /
(12)上記処理を終えた基板30に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、100mJ/cm2で露光した後、0.8%炭酸ナトリウムで現像処理し、厚さ15μmのめっきレジスト54を設ける。次に、以下の条件で電解めっきを施して、厚さ15μmの電解めっき膜56を形成する(図5(B)参照)。なお、電解めっき水溶液中の添加剤は、アトテックジャパン社製のカパラシドHLである。
(12) A commercially available photosensitive dry film is affixed to the
〔電解めっき水溶液〕
硫酸 2.24 mol/l
硫酸銅 0.26 mol/l
添加剤(アトテックジャパン製、カパラシドHL)
19.5 ml/l
〔電解めっき条件〕
電流密度 1A/dm2
時間 65分
温度 22±2℃
(Electrolytic plating aqueous solution)
Sulfuric acid 2.24 mol / l
Copper sulfate 0.26 mol / l
Additive (manufactured by Atotech Japan, Kaparaside HL)
19.5 ml / l
[Electrolytic plating conditions]
Current density 1A / dm2
Time 65
(13)めっきレジスト54を5%NaOHで剥離除去した後、そのめっきレジスト下の金属層52を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層52と電解めっき膜56からなる厚さ16μmの導体回路58及びバイアホール60を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面58α、60αを形成する(図5(C)参照)。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
(13) After stripping and removing the plating resist 54 with 5% NaOH, the
(14)次いで、上記(8)〜(13)の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層150及び導体回路158(バイアホール160を含む)を形成する(図6(A)参照)。
(14) Next, the above steps (8) to (13) are repeated to further form the upper interlayer
(15)次に、ジエチレングリコールジメチルエーテル(DMDG)に60重量%の濃度になるように溶解させた、クレゾールノボラック型エポキシ樹脂(日本化薬社製)のエポキシ基50%をアクリル化した感光性付与のオリゴマー(分子量4000)46.67重量部、メチルエチルケトンに溶解させた80重量%のビスフェノールA型エポキシ樹脂(油化シェル社製、商品名:エピコート1001)15重量部、イミダゾール硬化剤(四国化成社製、商品名:2E4MZ−CN)1.6重量部、感光性モノマーである多官能アクリルモノマー(共栄化学社製、商品名:R604)3重量部、同じく多価アクリルモノマー(共栄化学社製、商品名:DPE6A)1.5重量部、分散系消泡剤(サンノプコ社製、商品名:S−65)0.71重量部を容器にとり、攪拌、混合して混合組成物を調整し、この混合組成物に対して光重量開始剤としてベンゾフェノン(関東化学社製)2.0重量部、光増感剤としてのミヒラーケトン(関東化学社製)0.2重量部を加えて、粘度を25℃で2.0Pa・sに調整したソルダーレジスト組成物(有機樹脂絶縁材料)を得る。
なお、粘度測定は、B型粘度計(東京計器社製、DVL−B型)で60rpmの場合はローターNo.4、6rpmの場合はローターNo.3によった。なお、ソルダーレジストとして市販のソルダーレジストを用いることもできる。
(15) Next, the photosensitizing property obtained by acrylated 50% of an epoxy group of a cresol novolac type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in diethylene glycol dimethyl ether (DMDG) to a concentration of 60% by weight. 46.67 parts by weight of oligomer (molecular weight 4000), 15 parts by weight of 80% by weight of bisphenol A type epoxy resin (manufactured by Yuka Shell Co., Ltd., trade name: Epicoat 1001) dissolved in methyl ethyl ketone, imidazole curing agent (manufactured by Shikoku Kasei Co., Ltd.) , Trade name: 2E4MZ-CN) 1.6 parts by weight, polyfunctional acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., trade name: R604) which is a photosensitive monomer, polyvalent acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., product) Name: DPE6A) 1.5 parts by weight, dispersion antifoaming agent (manufactured by San Nopco, trade name: S-65) 0.7 A weight part is put into a container, and a mixed composition is prepared by stirring and mixing. 2.0 parts by weight of benzophenone (manufactured by Kanto Chemical Co., Inc.) as a photoweight initiator and Michler's ketone as a photosensitizer for the mixed composition. (Kanto Chemical Co., Ltd.) 0.2 part by weight is added to obtain a solder resist composition (organic resin insulating material) having a viscosity adjusted to 2.0 Pa · s at 25 ° C.
Viscosity was measured with a B type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.) at 60 rpm for rotor No. 4 and at 6 rpm for rotor No. 3. In addition, a commercially available solder resist can also be used as a solder resist.
(16)次に、基板30に、上記ソルダーレジスト組成物を30μmの厚さで塗布し、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて1000mJ/cm2の紫外線で露光し、DMTG溶液で現像処理し、200μmの直径の開口71を形成する(図6(B)参照)。
(16) Next, the solder resist composition is applied to the
(17)次に、ソルダーレジスト層(有機樹脂絶縁層)70を形成した基板を、塩化ニッケル(2.3×10−1mol/l)、次亞リン酸ナトリウム(2.8×10−1mol/l)、クエン酸ナトリウム(1.6×10−1mol/l)を含むpH=4.5の無電解ニッケルめっき液に20分間浸漬して、開口部71に厚さ5μmのニッケルめっき層72を形成する。さらに、その基板を、シアン化金カリウム(7.6×10−3mol/l)、塩化アンモニウム(1.9×10−1mol/l)、クエン酸ナトリウム(1.2×10−1mol/l)、次亜リン酸ナトリウム(1.7×10−1mol/l)を含む無電解めっき液に80℃の条件で7.5分間浸漬して、ニッケルめっき層72上に厚さ0.03μmの金めっき層74を形成することで、導体回路158に半田パッド75を形成する(図6(C)参照)。
(17) Next, the substrate on which the solder resist layer (organic resin insulating layer) 70 was formed was made of nickel chloride (2.3 × 10 −1 mol / l), sodium hypophosphate (2.8 × 10 −1). mol / l) and sodium citrate (1.6 × 10 −1 mol / l) in a pH = 4.5 electroless nickel plating solution for 20 minutes, and the
(18)この後、ソルダーレジスト層70の開口部71に、半田ペーストを印刷して、200℃でリフローすることにより、半田バンプ76を形成する。これにより、ICチップ20を内蔵し、半田バンプ76を有する多層プリント配線板10を得ることができる(図7参照)。
(18) Thereafter, a solder paste is printed on the
上述した実施形態では、層間樹脂絶縁層50、150に熱硬化型樹脂シートを用いた。この熱硬化型樹脂シート樹脂には、難溶性樹脂、可溶性粒子、硬化剤、その他の成分が含有されている。それぞれについて以下に説明する。 In the above-described embodiment, thermosetting resin sheets are used for the interlayer resin insulation layers 50 and 150. This thermosetting resin sheet resin contains a hardly soluble resin, soluble particles, a curing agent, and other components. Each will be described below.
第1実施形態の製造方法において使用する熱硬化型樹脂シートは、酸または酸化剤に可溶性の粒子(以下、可溶性粒子という)が酸または酸化剤に難溶性の樹脂(以下、難溶性樹脂という)中に分散したものである。
なお、第1実施形態で使用する「難溶性」「可溶性」という語は、同一の酸または酸化剤からなる溶液に同一時間浸漬した場合に、相対的に溶解速度の早いものを便宜上「可溶性」と呼び、相対的に溶解速度の遅いものを便宜上「難溶性」と呼ぶ。
The thermosetting resin sheet used in the manufacturing method of the first embodiment is a resin in which particles soluble in an acid or an oxidizing agent (hereinafter referred to as soluble particles) are hardly soluble in an acid or oxidizing agent (hereinafter referred to as a hardly soluble resin). It is dispersed inside.
Note that the terms “sparingly soluble” and “soluble” used in the first embodiment are “soluble” for the sake of convenience when the solution has a relatively high dissolution rate when immersed in a solution of the same acid or oxidizing agent for the same time. A material having a relatively low dissolution rate is referred to as “slightly soluble” for convenience.
上記可溶性粒子としては、例えば、酸または酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒子)、酸または酸化剤に可溶性の無機粒子(以下、可溶性無機粒子)、酸または酸化剤に可溶性の金属粒子(以下、可溶性金属粒子)等が挙げられる。これらの可溶性粒子は、単独で用いても良いし、2種以上併用してもよい。 Examples of the soluble particles include resin particles soluble in acid or oxidizing agent (hereinafter referred to as soluble resin particles), inorganic particles soluble in acid or oxidizing agent (hereinafter referred to as soluble inorganic particles), and metals soluble in acid or oxidizing agent. Examples thereof include particles (hereinafter, soluble metal particles). These soluble particles may be used alone or in combination of two or more.
上記可溶性粒子の形状は特に限定されず、球状、破砕状等が挙げられる。また、上記可溶性粒子の形状は、一様な形状であることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができるからである。 The shape of the soluble particles is not particularly limited, and examples thereof include spherical shapes and crushed shapes. Moreover, it is desirable that the soluble particles have a uniform shape. This is because a roughened surface having unevenness with uniform roughness can be formed.
上記可溶性粒子の平均粒径としては、0.1〜10μmが望ましい。この粒径の範囲であれば、2種類以上の異なる粒径のものを含有してもよい。すなわち、平均粒径が0.1〜0.5μmの可溶性粒子と平均粒径が1〜3μmの可溶性粒子とを含有する等である。これにより、より複雑な粗化面を形成することができ、導体回路との密着性にも優れる。なお、第1実施形態において、可溶性粒子の粒径とは、可溶性粒子の一番長い部分の長さである。 The average particle size of the soluble particles is preferably 0.1 to 10 μm. If it is the range of this particle size, you may contain the thing of a 2 or more types of different particle size. That is, it contains soluble particles having an average particle diameter of 0.1 to 0.5 μm and soluble particles having an average particle diameter of 1 to 3 μm. Thereby, a more complicated roughened surface can be formed and it is excellent also in adhesiveness with a conductor circuit. In the first embodiment, the particle size of the soluble particles is the length of the longest part of the soluble particles.
上記可溶性樹脂粒子としては、熱硬化性樹脂、熱可塑性樹脂等からなるものが挙げられ、酸あるいは酸化剤からなる溶液に浸漬した場合に、上記難溶性樹脂よりも溶解速度が速いものであれば特に限定されない。
上記可溶性樹脂粒子の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等からなるものが挙げられ、これらの樹脂の一種からなるものであってもよいし、2種以上の樹脂の混合物からなるものであってもよい。
Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like, as long as the dissolution rate is higher than that of the hardly soluble resin when immersed in a solution made of an acid or an oxidizing agent. There is no particular limitation.
Specific examples of the soluble resin particles include those made of epoxy resin, phenol resin, polyimide resin, polyphenylene resin, polyolefin resin, fluororesin, and the like, and may be made of one of these resins. And it may consist of a mixture of two or more resins.
また、上記可溶性樹脂粒子としては、ゴムからなる樹脂粒子を用いることもできる。上記ゴムとしては、例えば、ポリブタジエンゴム、エポキシ変性、ウレタン変性、(メタ)アクリロニトリル変性等の各種変性ポリブタジエンゴム、カルボキシル基を含有した(メタ)アクリロニトリル・ブタジエンゴム等が挙げられる。これらのゴムを使用することにより、可溶性樹脂粒子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸を用いて可溶性樹脂粒子を溶解する際には、強酸以外の酸でも溶解することができ、酸化剤を用いて可溶性樹脂粒子を溶解する際には、比較的酸化力の弱い過マンガン酸塩でも溶解することができる。また、クロム酸を用いた場合でも、低濃度で溶解することができる。そのため、酸や酸化剤が樹脂表面に残留することがなく、後述するように、粗化面形成後、塩化パラジウム等の触媒を付与する際に、触媒が付与されなたかったり、触媒が酸化されたりすることがない。 Moreover, as the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, epoxy-modified, urethane-modified, (meth) acrylonitrile-modified and other modified polybutadiene rubbers, carboxyl group-containing (meth) acrylonitrile / butadiene rubbers, and the like. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. That is, when soluble resin particles are dissolved using an acid, acids other than strong acids can be dissolved. When soluble resin particles are dissolved using an oxidizing agent, permanganese having a relatively low oxidizing power is used. Even acid salts can be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, no acid or oxidant remains on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after the roughened surface is formed, the catalyst is not applied or the catalyst is oxidized. There is nothing to do.
上記可溶性無機粒子としては、例えば、アルミニウム化合物、カルシウム化合物、カリウム化合物、マグネシウム化合物およびケイ素化合物からなる群より選択される少なくとも一種からなる粒子等が挙げられる。 Examples of the soluble inorganic particles include particles composed of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds, and silicon compounds.
上記アルミニウム化合物としては、例えば、アルミナ、水酸化アルミニウム等が挙げられ、上記カルシウム化合物としては、例えば、炭酸カルシウム、水酸化カルシウム等が挙げられ、上記カリウム化合物としては、炭酸カリウム等が挙げられ、上記マグネシウム化合物としては、マグネシア、ドロマイト、塩基性炭酸マグネシウム等が挙げられ、上記ケイ素化合物としては、シリカ、ゼオライト等が挙げられる。これらは単独で用いても良いし、2種以上併用してもよい。 Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and calcium hydroxide. Examples of the potassium compound include potassium carbonate. Examples of the magnesium compound include magnesia, dolomite, basic magnesium carbonate and the like, and examples of the silicon compound include silica and zeolite. These may be used alone or in combination of two or more.
上記可溶性金属粒子としては、例えば、銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、マグネシウム、カルシウムおよびケイ素からなる群より選択される少なくとも一種からなる粒子等が挙げられる。また、これらの可溶性金属粒子は、絶縁性を確保するために、表層が樹脂等により被覆されていてもよい。 Examples of the soluble metal particles include particles composed of at least one selected from the group consisting of copper, nickel, iron, zinc, lead, gold, silver, aluminum, magnesium, calcium, and silicon. Further, the surface layer of these soluble metal particles may be coated with a resin or the like in order to ensure insulation.
上記可溶性粒子を、2種以上混合して用いる場合、混合する2種の可溶性粒子の組み合わせとしては、樹脂粒子と無機粒子との組み合わせが望ましい。両者とも導電性が低くいため樹脂シートの絶縁性を確保することができるとともに、難溶性樹脂との間で熱膨張の調整が図りやすく、樹脂シートからなる層間樹脂絶縁層にクラックが発生せず、層間樹脂絶縁層と導体回路との間で剥離が発生しないからである。 When two or more kinds of the soluble particles are used in combination, the combination of the two kinds of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both of them have low electrical conductivity, so that the insulation of the resin sheet can be ensured, and the thermal expansion can be easily adjusted with the hardly soluble resin, and no crack is generated in the interlayer resin insulation layer made of the resin sheet. This is because no peeling occurs between the interlayer resin insulation layer and the conductor circuit.
上記難溶性樹脂としては、層間樹脂絶縁層に酸または酸化剤を用いて粗化面を形成する際に、粗化面の形状を保持できるものであれば特に限定されず、例えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等が挙げられる。また、これらの樹脂に感光性を付与した感光性樹脂であってもよい。感光性樹脂を用いることにより、層間樹脂絶縁層に露光、現像処理を用いてバイアホール用開口を形成することできる。
これらのなかでは、熱硬化性樹脂を含有しているものが望ましい。それにより、めっき液あるいは種々の加熱処理によっても粗化面の形状を保持することができるからである。
The poorly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed using an acid or an oxidizing agent in the interlayer resin insulation layer. For example, thermosetting Examples thereof include resins, thermoplastic resins, and composites thereof. Moreover, the photosensitive resin which provided photosensitivity to these resin may be sufficient. By using a photosensitive resin, a via hole opening can be formed in the interlayer resin insulating layer by exposure and development.
Among these, those containing a thermosetting resin are desirable. This is because the shape of the roughened surface can be maintained by the plating solution or various heat treatments.
上記難溶性樹脂の具体例としては、例えば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独で用いてもよいし、2種以上を併用してもよい。
さらには、1分子中に、2個以上のエポキシ基を有するエポキシ樹脂がより望ましい。前述の粗化面を形成することができるばかりでなく、耐熱性等にも優れてるため、ヒートサイクル条件下においても、金属層に応力の集中が発生せず、金属層の剥離などが起きにくいからである。
Specific examples of the hardly soluble resin include, for example, epoxy resins, phenol resins, phenoxy resins, polyimide resins, polyphenylene resins, polyolefin resins, fluororesins and the like. These resins may be used alone or in combination of two or more.
Furthermore, an epoxy resin having two or more epoxy groups in one molecule is more desirable. Not only can the aforementioned roughened surface be formed, but also has excellent heat resistance, etc., so that stress concentration does not occur in the metal layer even under heat cycle conditions, and peeling of the metal layer is unlikely to occur. Because.
上記エポキシ樹脂としては、例えば、クレゾールノボラック型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、アルキルフェノールノボラック型エポキシ樹脂、ビフェノールF型エポキシ樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノール類とフェノール性水酸基を有する芳香族アルデヒドとの縮合物のエポキシ化物、トリグリシジルイソシアヌレート、脂環式エポキシ樹脂等が挙げられる。これらは、単独で用いてもよく、2種以上を併用してもよい。それにより、耐熱性等に優れるものとなる。 Examples of the epoxy resin include cresol novolac type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolac type epoxy resin, alkylphenol novolac type epoxy resin, biphenol F type epoxy resin, naphthalene type epoxy resin, Examples thereof include cyclopentadiene type epoxy resins, epoxidized products of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, triglycidyl isocyanurate, and alicyclic epoxy resins. These may be used alone or in combination of two or more. Thereby, it will be excellent in heat resistance.
第1実施形態で用いる樹脂シートにおいて、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散されていることが望ましい。均一な粗さの凹凸を有する粗化面を形成することができ、樹脂シートにバイアホールやスルーホールを形成しても、その上に形成する導体回路の金属層の密着性を確保することができるからである。また、粗化面を形成する表層部だけに可溶性粒子を含有する樹脂シートを用いてもよい。それによって、樹脂シートの表層部以外は酸または酸化剤にさらされることがないため、層間樹脂絶縁層を介した導体回路間の絶縁性が確実に保たれる。 In the resin sheet used in the first embodiment, it is desirable that the soluble particles are dispersed almost uniformly in the hardly soluble resin. A roughened surface having unevenness with a uniform roughness can be formed, and even if a via hole or a through hole is formed in a resin sheet, the adhesion of the metal layer of the conductor circuit formed thereon can be secured. Because it can. Moreover, you may use the resin sheet which contains a soluble particle only in the surface layer part which forms a roughening surface. Thereby, since the portions other than the surface layer portion of the resin sheet are not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits through the interlayer resin insulating layer is reliably maintained.
上記樹脂シートにおいて、難溶性樹脂中に分散している可溶性粒子の配合量は、樹脂シートに対して、3〜40重量%が望ましい。可溶性粒子の配合量が3重量%未満では、所望の凹凸を有する粗化面を形成することができない場合があり、40重量%を超えると、酸または酸化剤を用いて可溶性粒子を溶解した際に、樹脂シートの深部まで溶解してしまい、樹脂シートからなる層間樹脂絶縁層を介した導体回路間の絶縁性を維持できず、短絡の原因となる場合がある。 In the resin sheet, the blending amount of the soluble particles dispersed in the hardly soluble resin is preferably 3 to 40% by weight with respect to the resin sheet. When the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. When the blending amount exceeds 40% by weight, the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin sheet is melted to the deep part of the resin sheet, and the insulation between the conductor circuits through the interlayer resin insulating layer made of the resin sheet cannot be maintained, which may cause a short circuit.
上記樹脂シートは、上記可溶性粒子、上記難溶性樹脂以外に、硬化剤、その他の成分等を含有していることが望ましい。
上記硬化剤としては、例えば、イミダゾール系硬化剤、アミン系硬化剤、グアニジン系硬化剤、これらの硬化剤のエポキシアダクトやこれらの硬化剤をマイクロカプセル化したもの、トリフェニルホスフィン、テトラフェニルホスフォニウム・テトラフェニルボレート等の有機ホスフィン系化合物等が挙げられる。
The resin sheet preferably contains a curing agent, other components, etc. in addition to the soluble particles and the hardly soluble resin.
Examples of the curing agent include imidazole curing agents, amine curing agents, guanidine curing agents, epoxy adducts of these curing agents, microcapsules of these curing agents, triphenylphosphine, and tetraphenylphosphorus. And organic phosphine compounds such as nium tetraphenylborate.
上記硬化剤の含有量は、樹脂シートに対して0.05〜10重量%であることが望ましい。0.05重量%未満では、樹脂シートの硬化が不十分であるため、酸や酸化剤が樹脂シートに侵入する度合いが大きくなり、樹脂シートの絶縁性が損なわれることがある。一方、10重量%を超えると、過剰な硬化剤成分が樹脂の組成を変性させることがあり、信頼性の低下を招いたりしてしまうことがある。 The content of the curing agent is desirably 0.05 to 10% by weight with respect to the resin sheet. If it is less than 0.05% by weight, the resin sheet is not sufficiently cured, so that the degree of penetration of acid or oxidant into the resin sheet increases, and the insulation of the resin sheet may be impaired. On the other hand, if it exceeds 10% by weight, an excessive curing agent component may denature the composition of the resin, which may lead to a decrease in reliability.
上記その他の成分としては、例えば、粗化面の形成に影響しない無機化合物あるいは樹脂等のフィラーが挙げられる。上記無機化合物としては、例えば、シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂としては、例えば、ポリイミド樹脂、ポリアクリル樹脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラニン樹脂、オレフィン系樹脂等が挙げられる。これらのフィラーを含有させることによって、熱膨脹係数の整合や耐熱性、耐薬品性の向上などを図り多層プリント配線板の性能を向上させることができる。 Examples of the other components include fillers such as inorganic compounds or resins that do not affect the formation of the roughened surface. Examples of the inorganic compound include silica, alumina, and dolomite. Examples of the resin include polyimide resin, polyacrylic resin, polyamideimide resin, polyphenylene resin, melanin resin, and olefin resin. By including these fillers, it is possible to improve the performance of the multilayer printed wiring board by matching the thermal expansion coefficient, improving heat resistance, and chemical resistance.
また、上記樹脂シートは、溶剤を含有していてもよい。上記溶剤としては、例えば、アセトン、メチルエチルケトン、シクロヘキサノン等のケトン類、酢酸エチル、酢酸ブチル、セロソルブアセテートやトルエン、キシレン等の芳香族炭化水素等が挙げられる。これらは単独で用いてもよいし、2種類以上併用してもよい。ただし、これらの層間樹脂絶縁層は、350℃以上の温度を加えると溶解、炭化をしてしまう。 Moreover, the said resin sheet may contain the solvent. Examples of the solvent include ketones such as acetone, methyl ethyl ketone, and cyclohexanone, and aromatic hydrocarbons such as ethyl acetate, butyl acetate, cellosolve acetate, toluene, and xylene. These may be used alone or in combination of two or more. However, these interlayer resin insulation layers melt and carbonize when a temperature of 350 ° C. or higher is applied.
引き続き、第1実施形態の第1改変例に係る多層プリント配線板について、図8を参照して説明する。上述した第1実施形態では、BGAを配設した場合で説明した。第1改変例では、第1実施形態とほぼ同様であるが、図8に示すように導電性接続ピン96を介して接続を取るPGA方式に構成されている。 Next, a multilayer printed wiring board according to a first modification of the first embodiment will be described with reference to FIG. In 1st Embodiment mentioned above, the case where BGA was arrange | positioned demonstrated. The first modified example is substantially the same as that of the first embodiment, but is configured in a PGA system in which connection is established via conductive connection pins 96 as shown in FIG.
次に、第1実施形態の第2改変例に係る多層プリント配線板について、図9を参照して説明する。
上述した第1実施形態では、コア基板30にザグリで設けた凹部32にICチップを収容した。これに対して、第2改変例では、コア基板30に形成した通孔32にICチップ20を収容してある。この第2改変例では、ICチップ20の裏面側にヒートシンクを直接取り付けることができるため、ICチップ20を効率的に冷却できる利点がある。
Next, a multilayer printed wiring board according to a second modification of the first embodiment will be described with reference to FIG.
In the first embodiment described above, the IC chip is accommodated in the
引き続き、第1実施形態の第3改変例に係る多層プリント配線板について、図10を参照して説明する。
上述した第1実施形態では、ICチップ20のパッド22上にトランジション層38を形成し、該トランジション層38に層間樹脂絶縁層50のバイアホール60を接続した。これに対して、第3改変例では、トランジション層を設けることなくバイアホール60をパッド22へ直接接続してある。この第3改変例は、第1実施形態と比較して工程を削減できるため、廉価に構成できる利点がある。
Next, a multilayer printed wiring board according to a third modification of the first embodiment will be described with reference to FIG.
In the first embodiment described above, the
次に、第1実施形態の第4改変例に係る多層プリント配線板について、図11を参照して説明する。
上述した第1実施形態では、多層プリント配線板内にICチップを収容した。これに対して、第4改変例では、多層プリント配線板内にICチップ20を収容すると共に、表面にICチップ120を載置してある。内蔵のICチップ20としては、発熱量の比較的小さいキャシュメモリが用いられ、表面のICチップ120としては、演算用のCPUが載置されている。
Next, a multilayer printed wiring board according to a fourth modification of the first embodiment will be described with reference to FIG.
In the first embodiment described above, the IC chip is accommodated in the multilayer printed wiring board. On the other hand, in the fourth modified example, the
ICチップ20のパッド22と、ICチップ120のパッド124とは、トランジション層38−バイアホール60−導体回路58−バイアホール160−導体回路158−半田バンプ76Uを介して接続されている。一方、ICチップ120のパッド124と、ドータボード90のパッド92とは、半田バンプ76U−導体回路158−バイアホール160−導体回路58−バイアホール60−スルーホール136−バイアホール60−導体回路58−バイアホール160−導体回路158−半田バンプ76Uを介して接続されている。
The
第4改変例では、歩留まりの低いキャシュメモリ20をCPU用のICチップ120と別に製造しながら、ICチップ120とキャシュメモリ20とを近接して配置することが可能になり、ICチップの高速動作が可能となる。この第4改変例では、ICチップを内蔵すると共に表面に載置することで、それぞれの機能が異なるICチップなどの電子部品を実装させることができ、より高機能な多層プリント配線板を得ることができる。
In the fourth modified example, it is possible to arrange the
[第2実施形態]
本発明の第2実施形態に係る多層プリント配線板について図を参照して説明する。上述した第1実施形態では、コア基板にICチップを搭載してからトランジション層を設けた。これに対して、第2実施形態では、ICチップにトランジション層を設けてからコア基板に搭載する。
[Second Embodiment]
A multilayer printed wiring board according to a second embodiment of the present invention will be described with reference to the drawings. In the first embodiment described above, the transition layer is provided after the IC chip is mounted on the core substrate. On the other hand, in the second embodiment, a transition layer is provided on the IC chip and then mounted on the core substrate.
図20に示すように第2実施形態の多層プリント配線板10は、ICチップ20を収容するコア基板30と、層間樹脂絶縁層50、層間樹脂絶縁層150とからなる。層間樹脂絶縁層50には、バイアホール60および導体回路58が形成され、層間樹脂絶縁層150には、バイアホール160および導体回路158が形成されている。
As shown in FIG. 20, the multilayer printed
層間樹脂絶縁層150の上には、ソルダーレジスト層70が配設されている。ソルダーレジスト層70の開口部71下の導体回路158には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ76が設けられている。
A solder resist
第2実施形態に係る多層プリント配線板10に収容される半導体素子(ICチップ)の構成について、半導体素子20の断面を示す図14(A)、及び、平面図を示す図15(B)を参照して説明する。
FIG. 14A showing a cross section of the
図14(B)に示すように半導体素子20の上面には、ダイパッド22及び配線(図示せず)が配設されており、該ダイパッド22及び配線の上に、パッシベーション膜24が被覆され、該ダイパッド22には、パッシベーション膜24の開口が形成されている。ダイパッド22の上には、主として銅からなるトランジション層38が形成されている。トランジション層38は、薄膜層33と電解めっき膜37とからなる。
As shown in FIG. 14B, a
本実施形態の多層プリント配線板10では、コア基板30にICチップ20を内蔵させて、該ICチップ20のパッド22にはトランジション層38を配設させている。このため、リード部品や封止樹脂を用いず、ICチップと多層プリント配線板(パッケージ基板)との電気的接続を取ることができる。また、ICチップ部分にトランジション層38が形成されていることから、ICチップ部分には平坦化されるので、上層の層間絶縁層50も平坦化されて、膜厚みも均一になる。更に、トランジション層によって、上層のバイアホール60を形成する際も形状の安定性を保つことができる。
In the multilayer printed
更に、ダイパッド22上に銅製のトランジション層38を設けることで、パッド22上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド22の変色、溶解が発生しない。これにより、ICチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、40μm径パッド22上に60μm径以上のトランジション層38を介在させることで、60μm径のバイアホールを確実に接続させることができる。
Furthermore, by providing the
図15(B)に示すようにICチップ20の4辺の角部20aは、面取りされ半円状に形成されている。従って、多層プリント配線板10が寒冷のヒートサイクルが加えられた際にも、ICチップ20の角部20aにおいて応力が集中することがない。このため、角部20aの近傍で、コア基板30と層間樹脂絶縁層50、ICチップと層間樹脂絶縁層50との剥離、及び、層間樹脂絶縁層50でのクラックの発生を防ぎ、多層プリント配線板10の信頼性を向上させることができる。
As shown in FIG. 15B, the
引き続き、図20を参照して上述した多層プリント配線板の製造方法について、図12〜図19を参照して説明する。
先ず、図14(B)を参照して上述した半導体素子の製造方法について、図12〜図15を参照して説明する。
Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 20 will be described with reference to FIGS.
First, a method for manufacturing the semiconductor element described above with reference to FIG. 14B will be described with reference to FIGS.
(1)先ず、図12(A)に示すシリコンウエハー20Aに、定法により配線21及びダイパッド22を形成する(図12(B)及び図12(B)の平面図を示す図15(A)参照、なお、図12(B)は、図15(A)のB−B断面を表している)。
(2)次に、ダイパッド22及び配線21の上に、パッシベーション膜24を形成し、ダイパッド22上に開口24aを設ける(図12(C))。
(1) First, the
(2) Next, a
(3)シリコンウエハー20Aに蒸着、スパッタリングなどの物理的な蒸着を行い、全面に導電性の金属膜(薄膜層)33を形成させる(図13(A))。その厚みは、0.001〜2.0μmの範囲で形成させるのがよい。その範囲よりも下の場合は、全面に薄膜層を形成することができない。その範囲よりも上の場合は、形成される膜に厚みのバラツキが生じてしまう。最適な範囲は0.01〜1.0μmである。形成する金属としては、スズ、クロム、チタン、ニッケル、亜鉛、コバルト、金、銅の中から、選ばれるものを用いることがよい。それらの金属は、ダイパッドの保護膜となり、かつ、電気特性を劣化させることがない。第2実施形態では、薄膜層33は、クロムにより形成される。
(3) Physical vapor deposition such as vapor deposition or sputtering is performed on the
(4)その後、液状レジスト、感光性レジスト、ドライフィルムのいずれかのレジスト層を薄膜層33上に形成させる。トランジション層38を形成する部分が描画されたマスク(図示せず)を該レジスト層上に、載置して、露光、現像を経て、メッキレジスト35に非形成部35aを形成させる。電解メッキを施してレジスト層の非形成部35aに厚付け層(電解めっき膜)37を設ける(図13(B))。形成されるメッキの種類としては銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特性、経済性、また、後程で形成されるビルドアップである導体層は主に銅であることから、銅を用いるとよく、第2実施形態では、銅を用いる。その厚みは1〜20μmの範囲で行うのがよい。
(4) Thereafter, a resist layer of a liquid resist, a photosensitive resist, or a dry film is formed on the
(5)メッキレジスト35をアルカリ溶液等で除去した後、メッキレジスト35下の金属膜33を硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅錯体−有機酸塩等のエッチング液によって除去することで、ICチップのパッド22上にトランジション層38を形成する(図13(C))。
(5) After removing the plating resist 35 with an alkaline solution or the like, the
(6)次に、基板にエッチング液をスプレイで吹きつけ、トランジション層38の表面をエッチングすることにより粗化面38αを形成する(図14(A)参照)。無電解めっきや酸化還元処理を用いて粗化面を形成することもできる。
(6) Next, an etching solution is sprayed on the substrate to etch the surface of the
(7)最後に、トランジション層38が形成されたシリコンウエハー20Aを、ダイシングなどによって個片に分割すると共に、4辺の角部20aを半円状に面取りして半導体素子20を形成する(図14(B)及び図14(B)の平面図である図15(B)参照)。その後、必要に応じて、分割された半導体素子20の動作確認や電気検査を行なってもよい。半導体素子20は、ダイパッド22よりも大きなトランジション層38が形成されているので、プローブピンが当てやすく、検査の精度が高くなっている。
(7) Finally, the
なお、図14(B)を参照して上述した第2実施形態に係る半導体素子では、トランジション層38が、薄膜層33と電解めっき膜37とからなる2層構造であった。これに対して、トランジション層を、薄膜層(第1薄膜層)と無電解めっき膜(第2薄膜層)と電解めっき膜(厚付け層)とからなる3層構造として構成することもできる。3層構造の場合、第2薄膜層を、第1薄膜層33の上に、スパッタ、蒸着、無電解めっきによって積層する。その厚みは、0.01〜5μmが良く、特に0.1〜3.0μmが望ましい。その場合積層できる金属は、ニッケル、銅、金、銀の中から選ばれるものがよい。
In the semiconductor device according to the second embodiment described above with reference to FIG. 14B, the
また、上述した例では、セミアディテブ工程を用い、レジスト非形成部に厚付け層37を形成することでトランジション層38を形成した。これに対して、フルアディテブ工程を用い、厚付け層37を均一に形成した後、レジストを設け、レジスト非形成部をエッチングで除去することでトランジション層38を形成することも可能である。
In the above-described example, the
引き続き、上述したICチップ20を収容する多層プリント配線板の製造工程について説明する。
(1)ガラスクロス等の心材にBT(ビスマレイミドトリアジン)樹脂、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ0.5mmの絶縁樹脂基板30Aを出発材料とする。先ず、絶縁樹脂基板30AにICチップ収容用の通孔32を形成する(図16(A)参照)。ここでは、心材に樹脂を含浸させた樹脂基板30Aを用いているが、心材を備えない樹脂基板を用いることもできる。なお、通孔32の上端開口部には、テーパ32aを設けることが好適である。テーパ32aにより、後述する積層工程において、キャビティエッジ部に発生する充填樹脂の溝を無くすことができる。また、平坦性を確保することが可能になる。
Next, a manufacturing process of the multilayer printed wiring board that accommodates the above-described
(1) An insulating
(2)その後、絶縁樹脂基板30Aの通孔32に、図14(B)を参照して上述したICチップ20を収容する(図16(B)参照)。
(2) Thereafter, the
(3)そして、ICチップ20を収容する絶縁樹脂基板30Aと、同じく、ガラスクロス等の心材にまたはBT、エポキシ等の樹脂を含浸させたプリプレグを積層して硬化させた厚さ0.2mmの絶縁樹脂基板(コア基板)30Bとを、ガラスクロス等の心材にエポキシ等の樹脂を含浸させた未硬化のプリプレグ30C(厚さ0.1mm)を介在させて積層する(図16(C))。ここでは、心材に樹脂を含浸させた樹脂基板30Bを用いているが、心材を備えない樹脂基板を用いることもできる。また、プリプレグの代わりに、種々の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂とを心材に含浸させたシートを用いることができる。
(3) Then, the insulating
(4)ステンレス(SUS)プレス板100A、100Bで、上述した積層体を上下方向から加圧する。この際に、プリプレグ30Cからエポキシ樹脂30αがしみ出し、通孔32とICチップ20との間の空間を充填すると共に、ICチップ20の上面を覆う。これにより、ICチップ20と、絶縁樹脂基板30Aとの上面が完全に平坦になる。(図16(D))。このため、後述する工程でビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。加圧及び/又は仮硬化は、減圧下で行うことが好適である。減圧することで、ICチップ20、絶縁樹脂基板30A、プリプレグ30C、樹脂基板30Bの間、及び、プリプレグ30C中に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。
(4) The above-described laminate is pressed from above and below with stainless steel (SUS)
(5)この後、加熱して、未硬化のエポキシ樹脂30αを硬化させることでICチップ20を収容するコア基板30を形成する(図16(E))。この本硬化は、減圧下で行うことが好適である。減圧することで、プリプレグ30C中に気泡が残ることがなくなり、多層プリント配線板の信頼性を高めることができる。
(5) Thereafter, the
(6)上記工程を経た基板に、厚さ50μmの第1実施形態と同様の熱硬化型樹脂シートを温度50〜150℃まで昇温しながら圧力5kg/cm2で真空圧着ラミネートし層間樹脂絶縁層50を設ける(図17(A)参照)。真空圧着時の真空度は、10mmHgである。
(6) A thermosetting resin sheet similar to that of the first embodiment having a thickness of 50 μm is laminated on the substrate that has undergone the above-mentioned process by vacuum compression bonding at a pressure of 5 kg / cm 2 while raising the temperature to 50 to 150 ° C. A
(7)次に、波長10.4μmのCO2ガスレーザにて層間樹脂絶縁層50に直径60μmのバイアホール用開口48を設ける(図17(B)参照)。クロム酸を用いて、開口48内の樹脂残りを除去する。ダイパッド22上に銅製のトランジション層38を設けることで、パッド22上の樹脂残りを防ぐことができ、これにより、パッド22と後述するバイアホール60との接続性や信頼性を向上させる。更に、40μm径パッド22上に60μm以上の径のトランジション層38を介在させることで、60μm径のバイアホール用開口48を確実に接続させることができる。
(7) Next, a via
(8)次に、過マンガン酸で層間樹脂絶縁層50の表面を粗化し、粗化面50αを形成する(図17(C)参照)。
(8) Next, the surface of the interlayer
(9)次に、第1実施形態と同様に金属層52を層間樹脂絶縁層50の表面に形成する(図18(A)参照)。
(9) Next, as in the first embodiment, a
(10)上記処理を終えた基板30に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、100mJ/cm2で露光した後、0.8%炭酸ナトリウムで現像処理し、厚さ20μmのめっきレジスト54を設ける。次に、第1実施形態と同様の条件で電解めっきを施して、厚さ15μmの電解めっき膜56を形成する(図18(B)参照)。
(10) A commercially available photosensitive dry film is affixed to the
(11)めっきレジスト54を5%NaOHで剥離除去した後、そのめっきレジスト下の金属層52を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層52と電解めっき膜56からなる厚さ16μmの導体回路58及びバイアホール60を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面58α、60αを形成する(図18(C)参照)。本実施形態では、図16(E)を参照して上述したように、コア基板30の上面が完全に平滑に形成されているため、バイアホール60によりトランジション層38に適切に接続を取ることができる。このため、多層プリント配線板の信頼性を高めることが可能となる。
(11) After stripping and removing the plating resist 54 with 5% NaOH, the
(12)次いで、上記(6)〜(11)の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層150及び導体回路158(バイアホール160を含む)を形成する(図19(A)参照)。
(12) Next, by repeating the steps (6) to (11), an upper interlayer
(13)次に、第1実施形態と同様にソルダーレジスト組成物(有機樹脂絶縁材料)を得る。 (13) Next, a solder resist composition (organic resin insulating material) is obtained in the same manner as in the first embodiment.
(14)次に、基板30に、上記ソルダーレジスト組成物を20μmの厚さで塗布し、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて1000mJ/cm2の紫外線で露光し、DMTG溶液で現像処理し、200μmの直径の開口71を形成する(図19(B)参照)。
(14) Next, the solder resist composition is applied to the
(15)次に、ソルダーレジスト層(有機樹脂絶縁層)70を形成した基板の開口部71に厚さ5μmのニッケルめっき層72を形成する。さらに、ニッケルめっき層72上に厚さ0.03μmの金めっき層74を形成することで、導体回路158に半田パッド75を形成する(図19(C)参照)。
(15) Next, a
(16)この後、ソルダーレジスト層70の開口部71に、はんだペーストを印刷して、200℃でリフローすることにより、半田バンプ76を形成する。これにより、ICチップ20を内蔵し、半田バンプ76を有する多層プリント配線板10を得ることができる(図20参照)。
(16) Thereafter, a
[第3実施形態]
引き続き、第3実施形態に係る多層プリント配線板の構成について説明する。
図26に示すように第3実施形態の多層プリント配線板10は、図14(B)を参照して上述した第2実施形態のICチップ20を載置するヒートシンク30Dと、ICチップ20を収容するコア基板31と、ICチップ20上の層間樹脂絶縁層50、層間樹脂絶縁層150とからなる。層間樹脂絶縁層50には、バイアホール60および導体回路58が形成され、層間樹脂絶縁層150には、バイアホール160および導体回路158が形成されている。
[Third embodiment]
Subsequently, the configuration of the multilayer printed wiring board according to the third embodiment will be described.
As shown in FIG. 26, the multilayer printed
層間樹脂絶縁層150の上には、ソルダーレジスト層70が配設されている。ソルダーレジスト層70の開口部71下の導体回路158には、図示しないドータボード、マザーボード等の外部基板と接続するための半田バンプ76が設けられている。
A solder resist
ヒートシンク30Dは、窒化アルミニウム、アルミナ、ムライト等のセラミック、又は、アルミニウム合金、銅、隣青銅等の金属からなる。ここで、熱伝導率の高いアルミニウム合金、又は、両面に粗化処理を施した銅箔を用いることが好適である。本実施形態では、コア基板31に埋設させるICチップ20の裏面にヒートシンク30Dを取り付けることで、ICチップ20に発生する熱を逃がし、コア基板31及びコア基板上に形成される層間樹脂絶縁層50,150の反りを防止し、該層間樹脂絶縁層上のバイアホール60,160、導体回路58,158に断線が生じることを無くす。これにより、配線の信頼性を高める。
The
なお、ICチップ20は、ヒートシンク30Dに、導電性接着剤29により取り付けられている。導電性接着剤29は、銅、金、銀、アルミニウム等の金属粉を樹脂に含有させてなり、高い熱伝導性を有するため、ICチップ20に発生した熱を効率的にヒートシンク30D側へ逃がすことができる。ここでは、ICチップ20の取り付けに導電性接着剤を用いるが、熱伝導性が高い接着剤であれば、種々の物を用いることができる。
The
本実施形態の多層プリント配線板10では、コア基板31にICチップ20を内蔵させて、該ICチップ20のパッド22にはトランジション層38を配設させている。このため、リード部品や封止樹脂を用いず、ICチップと多層プリント配線板(パッケージ基板)との電気的接続を取ることができる。また、ICチップ部分にトランジション層38が形成されていることから、ICチップ部分には平坦化されるので、上層の層間絶縁層50も平坦化されて、膜厚みも均一になる。更に、トランジション層によって、上層のバイアホール60を形成する際も形状の安定性を保つことができる。
In the multilayer printed
更に、ダイパッド22上に銅製のトランジション層38を設けることで、パッド22上の樹脂残りを防ぐことができ、また、後工程の際に酸や酸化剤あるいはエッチング液に浸漬させたり、種々のアニール工程を経てもパッド22の変色、溶解が発生しない。これにより、ICチップのパッドとバイアホールとの接続性や信頼性を向上させる。更に、40μm径パッド22上に60μm径以上のトランジション層38を介在させることで、60μm径のバイアホールを確実に接続させることができる。
Furthermore, by providing the
また、第2実施形態と同様にICチップ20の4辺の角部20aは、面取りされ半円状に形成されている。従って、多層プリント配線板10がヒートサイクルが加えられた際にも、ICチップ20の角部20aにおいて応力が集中することがない。このため、角部20aの近傍で、コア基板30と層間樹脂絶縁層50、ICチップと層間樹脂絶縁層50との剥離、及び、層間樹脂絶縁層50でのクラックの発生を防ぎ、多層プリント配線板10の信頼性を向上させることができる。
Similarly to the second embodiment, the
引き続き、図26を参照して上述した多層プリント配線板の製造方法について、図21〜図25を参照して説明する。 Next, a method for manufacturing the multilayer printed wiring board described above with reference to FIG. 26 will be described with reference to FIGS.
(1)窒化アルミニウム、アルミナ、ムライト等のセラミック、又は、アルミニウム合金、隣青銅等から成る板状のヒートシンク30D(図21(A))に、導電性接着剤29を塗布する(図21(B))。導電性接着剤としては、平均粒子径2〜5μmの銅粒子を含有するペーストを用いて、厚さ10〜20μmにしたものを用いた。
(1) A
(2)上述した第2実施形態のICチップ20を載置する(図21(C))。
(2) The
(3)次に、ICチップ20を取り付けたヒートシンク30Dを、ステンレス(SUS)プレス板100Aに載置する。そして、ガラスクロス等の心材にBT(ビスマレイミドトリアジン)樹脂、エポキシ等の樹脂を含浸させた未硬化のプリプレグを積層して成る厚さ0.5mmのプリプレグ積層体31αをヒートシンク30Dに載置する(図22(A))。プリプレグ積層体31αには、予めICチップ20の位置に通孔32を設けておく。ここでは、心材に樹脂を含浸させたプリプレグを用いているが、心材を備えない樹脂基板を用いることもできる。また、プリプレグの代わりに、種々の熱硬化性樹脂、又は、熱硬化性樹脂と熱可塑性樹脂とを心材に含浸させたシートを用いることができる。
(3) Next, the
(4)ステンレス(SUS)プレス板100A、100Bで、上述した積層体を上下方向から加圧する。この際に、プリプレグ31αからエポキシ樹脂31βがしみ出し、通孔32とICチップ20との間の空間を充填すると共に、ICチップ20の上面を覆う。これにより、ICチップ20と、プリプレグ積層体31αとの上面が完全に平坦になる。(図22(B))。このため、後述する工程でビルドアップ層を形成する際に、バイアホール及び配線を適正に形成することができ、多層プリント配線板の配線の信頼性を高めることができる。なお、第2実施形態と同様に、減圧して加圧、及び/又は、仮硬化を行うことで、気泡の混入を防ぎ多層プリント配線板の信頼性を高めることができる。
(4) The above-described laminate is pressed from above and below with stainless steel (SUS)
(5)この後、加熱して、プリプレグのエポキシ樹脂を硬化させることで、ICチップ20を収容するコア基板31を形成する(図22(C))。なお、第2実施形態と同様に、減圧して硬化を行うことで、気泡の混入を防ぎ多層プリント配線板の信頼性を高めることができる。
(5) Thereafter, the
(6)上記工程を経た基板に、厚さ50μmの第1実施形態と同様の熱硬化型樹脂シートを温度50〜150℃まで昇温しながら圧力5kg/cm2で真空圧着ラミネートし、層間樹脂絶縁層50を設ける(図23(A)参照)。真空圧着時の真空度は、10mmHgである。
(6) A thermosetting resin sheet similar to that of the first embodiment having a thickness of 50 μm is vacuum-pressurized and laminated at a pressure of 5 kg / cm 2 while being heated to a temperature of 50 to 150 ° C. on the substrate that has undergone the above-described steps. An insulating
(7)次に、波長10.4μmのCO2ガスレーザにて層間樹脂絶縁層50に直径60μmのバイアホール用開口48を設ける(図23(B)参照)。クロム酸を用いて、開口48内の樹脂残りを除去する。ダイパッド22上に銅製のトランジション層38を設けることで、パッド22上の樹脂残りを防ぐことができ、これにより、パッド22と後述するバイアホール60との接続性や信頼性を向上させる。更に、40μm径パッド22上に60μm以上の径のトランジション層38を介在させることで、60μm径のバイアホール用開口48を確実に接続させることができる。
(7) Next, a via
(8)次に、過マンガン酸で層間樹脂絶縁層50の表面を粗化し、粗化面50αを形成する(図23(C)参照)。
(8) Next, the surface of the interlayer
(9)次に、第1実施形態と同様に金属層52を間樹脂絶縁層50の表面に形成する(図24(A)参照)。
(9) Next, as in the first embodiment, a
(10)上記処理を終えた基板30に、市販の感光性ドライフィルムを貼り付け、フォトマスクフィルムを載置して、100mJ/cm2で露光した後、0.8%炭酸ナトリウムで現像処理し、厚さ15μmのめっきレジスト54を設ける。次に、第1実施形態と同様の条件で電解めっきを施して、厚さ15μmの電解めっき膜56を形成する(図24(B)参照)。
(10) A commercially available photosensitive dry film is affixed to the
(11)めっきレジスト54を5%NaOHで剥離除去した後、そのめっきレジスト下の金属層52を硝酸および硫酸と過酸化水素の混合液を用いるエッチングにて溶解除去し、金属層52と電解めっき膜56からなる厚さ16μmの導体回路58及びバイアホール60を形成し、第二銅錯体と有機酸とを含有するエッチング液によって、粗化面58α、60αを形成する(図24(C)参照)。本実施形態では、図22(C)を参照して上述したように、コア基板31の上面が完全に平滑に形成されているため、バイアホール60によりトランジション層38に適切に接続を取ることができる。このため、多層プリント配線板の信頼性を高めることが可能となる。
(11) After stripping and removing the plating resist 54 with 5% NaOH, the
(12)次いで、上記(6)〜(11)の工程を、繰り返すことにより、さらに上層の層間樹脂絶縁層150及び導体回路158(バイアホール160を含む)を形成する(図25(A)参照)。
(12) Next, by repeating the steps (6) to (11), an upper interlayer
(13)次に、第1実施形態と同様なソルダーレジスト組成物(有機樹脂絶縁材料)を得る。 (13) Next, a solder resist composition (organic resin insulating material) similar to that of the first embodiment is obtained.
(14)次に、基板30に、上記ソルダーレジスト組成物を20μmの厚さで塗布し、70℃で20分間、70℃で30分間の条件で乾燥処理を行った後、ソルダーレジストレジスト開口部のパターンが描画された厚さ5mmのフォトマスクをソルダーレジスト層70に密着させて1000mJ/cm2の紫外線で露光し、DMTG溶液で現像処理し、200μmの直径の開口71を形成する(図25(B)参照)。
(14) Next, the solder resist composition is applied to the
(15)次に、ソルダーレジスト層(有機樹脂絶縁層)70を形成した基板の開口部71に厚さ5μmのニッケルめっき層72を形成する。さらに、ニッケルめっき層72上に金めっき層74を形成することで、導体回路158に半田パッド75を形成する(図25(C)参照)。
(15) Next, a
(16)この後、ソルダーレジスト層70の開口部71に、半田ペーストを印刷して、200℃でリフローすることにより、半田バンプ76を形成する。最後に、ヒートシンク30Dを、ダイシングなどによって個片に分割して多層プリント配線板10を得る(図26参照)。
(16) After that, solder bumps 76 are formed by printing solder paste in the
[第1比較例]
第1比較例として、第1実施形態と同様にして多層プリント配線板を形成した。但し、ICチップの角部の面取りは行わなかった。
[First comparative example]
As a first comparative example, a multilayer printed wiring board was formed in the same manner as in the first embodiment. However, the corners of the IC chip were not chamfered.
[第2比較例]
第2比較例として、第2実施形態と同様にして多層プリント配線板を形成した。但し、ICチップの角部の面取りは行わなかった。
[Second comparative example]
As a second comparative example, a multilayer printed wiring board was formed in the same manner as in the second embodiment. However, the corners of the IC chip were not chamfered.
[第3比較例]
第3比較例として、第3実施形態と同様にして多層プリント配線板を形成した。但し、ICチップの角部の面取りは行わなかった。
[Third comparative example]
As a third comparative example, a multilayer printed wiring board was formed in the same manner as in the third embodiment. However, the corners of the IC chip were not chamfered.
第1、第2、第3実施形態の多層プリント配線板と、第1、第2、第3比較例の多層プリント配線板とをヒートサイクルを行った後の、層間樹脂絶縁層の剥離、クラックの発生の有無を評価した結果を図27の図表に示す。第1、第2、第3実施形態では、層間樹脂絶縁層に剥離、クラックが発生しなかったが、第1、第2、第3比較例では、層間樹脂絶縁層に剥離、クラックが発生した。 Peeling and cracking of the interlayer resin insulation layer after heat cycle of the multilayer printed wiring board of the first, second and third embodiments and the multilayer printed wiring board of the first, second and third comparative examples The result of evaluating the presence or absence of occurrence is shown in the chart of FIG. In the first, second, and third embodiments, no peeling or cracking occurred in the interlayer resin insulating layer, but in the first, second, or third comparative example, peeling or cracking occurred in the interlayer resin insulating layer. .
20 ICチップ
20a 角部
22 パッド
24 パッシベーション膜
30 コア基板
30D ヒートシンク
32 凹部
36 樹脂層
38 トランジション層
50 層間樹脂絶縁層
58 導体回路
60 バイアホール
70 ソルダーレジスト層
76 半田バンプ
90 ドータボード
96 導電性接続ピン
97 導電性接着剤
150 層間樹脂絶縁層
158 導体回路
160 バイアホール
20
Claims (2)
前記基板には、パッドを有すると共に4辺の角部が円弧状に面取りされたICチップが内蔵され、
前記バイアホールと前記パッドは、前記パッド上に形成される仲介層を介して電気的接続され、
前記仲介層は、2層以上の金属層で形成されていることを特徴とする多層プリント配線板。 In the multilayer printed wiring board in which an interlayer insulating layer and a conductor layer are repeatedly formed on the substrate, and the via hole is formed in the interlayer insulating layer,
The substrate has a built-in IC chip having pads and corners of four sides chamfered in an arc shape ,
The via hole and the pad are electrically connected via a mediation layer formed on the pad,
The mediation layer is a multilayer printed wiring board characterized that you have been formed by two or more metal layers.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007157850A JP4549366B2 (en) | 2000-12-15 | 2007-06-14 | Multilayer printed wiring board |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000382809 | 2000-12-15 | ||
JP2007157850A JP4549366B2 (en) | 2000-12-15 | 2007-06-14 | Multilayer printed wiring board |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001117674A Division JP4033639B2 (en) | 2000-12-15 | 2001-04-17 | Multilayer printed wiring board |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007294984A JP2007294984A (en) | 2007-11-08 |
JP4549366B2 true JP4549366B2 (en) | 2010-09-22 |
Family
ID=38765202
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007157850A Expired - Lifetime JP4549366B2 (en) | 2000-12-15 | 2007-06-14 | Multilayer printed wiring board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4549366B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101047485B1 (en) * | 2009-10-29 | 2011-07-08 | 삼성전기주식회사 | Electronic printed circuit board |
US10529576B2 (en) * | 2017-08-17 | 2020-01-07 | Semiconductor Components Industries, Llc | Multi-faced molded semiconductor package and related methods |
JP7342445B2 (en) * | 2019-06-19 | 2023-09-12 | Tdk株式会社 | Electronic component built-in board and manufacturing method thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08293476A (en) * | 1995-04-21 | 1996-11-05 | Hitachi Ltd | Semiconductor wafer and photomask and manufacture of semiconductor integrated circuit device |
JPH10261642A (en) * | 1997-03-18 | 1998-09-29 | Toshiba Corp | Semiconductor device |
JPH11233687A (en) * | 1997-12-01 | 1999-08-27 | Motorola Inc | Semiconductor device having sub-chip scale package structure and manufacture thereof |
-
2007
- 2007-06-14 JP JP2007157850A patent/JP4549366B2/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
Publication number | Publication date |
---|---|
JP2007294984A (en) | 2007-11-08 |
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JP4651643B2 (en) | Multilayer printed wiring board |
Legal Events
Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20100427 |
|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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