JP4764356B2

JP4764356B2 - アナログデジタル変換装置及びアナログデジタル変換方法

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Publication number: JP4764356B2
Application number: JP2007015004A
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Inventors: 尚菅沼
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Description

本発明は、アナログデジタル変換装置及びアナログデジタル変換方法に関する。

従来から、アナログデジタル変換（以下、「ＡＤ（Analogue to Digital）変換」とも記す）装置が様々な分野で用いられている。例えば、近年のラジオ受信装置では、利用者が指定した放送局の電波をアンテナで受信し、チューナ部において所定の中間周波数を有する中間周波信号に変換した後、当該中間周波信号をＡＤ変換する機種が数多く登場している（特許文献１等参照）。

かかる中間周波信号のＡＤ変換を行うラジオ受信装置では、当該ＡＤ変換の結果として得られるデジタル信号を使用して、検波処理及び復調処理をデジタル信号処理として実行するようになっている。なお、こうしたデジタル信号処理に際しては、ＤＳＰ（Digital Signal Processor）を用いて行う方式が、多くのラジオ受信装置において行われている。

特開２００５−１１０３２２号公報

上述した従来のＡＤ変換装置では、装置の種類ごとに有効に入力可能な信号のアナログ値範囲が定まっているとともに、当該範囲内のアナログ値の信号が入力した場合には、装置の種類ごとに一律に定まっているビット幅のデジタル値に当該アナログ値を変換するようになっている。このため、例えば、車載のＡＭラジオ受信装置では、受信した放送波信号の最大振幅値が８０ｄＢ（μＶ）程度であり、最小振幅値が１０ｄＢ（μＶ）程度であると評価されるため、車載のＡＭラジオ受信装置に採用されるＡＤ変換装置には、７０ｄＢのダイナミックレンジが要求されることになる。かかるダイナミックレンジを満たすには、ＡＤ変換装置は、１３ビット幅でＡＤ変換を行うことが必要となる。

ところで、発明者が研究の結果から得た知見によれば、上記のＡＭラジオ受信装置では、受信した放送波信号の振幅が比較的大きく、検波処理に際して十分なＳ／Ｎが確保できる場合には、ＡＤ変換のビット幅は、１０ビット程度でよい。しかしながら、ＡＤ変換結果の精度は、上述した最小振幅値に対応したものとする必要があり、上記のようなダイナミックレンジを確保する際における１３ビット幅のＡＤ変換の精度が必要となる。

このため、上述のＡＭラジオ受信装置では、検波処理に際して十分なＳ／Ｎが確保できる場合においても、最小振幅値に対応するために必要なビット幅でＡＤ変換を行っていた。この結果、ＡＤ変換に必要な回路規模が、必要なＡＤ変換精度の達成のために最適化されているとはいえなかったため、ＡＤ変換装置の回路規模を最適化することができる技術が待望されている。かかる要請に応えることが、本発明が解決すべき課題の一つとして挙げられる。

本発明は、上記の事情を鑑みてなされたものであり、回路規模を低減しつつ、入力アナログ値に対応して適切な精度でデジタル変換することができるアナログデジタル変換装置及びアナログデジタル変換方法を提供することを目的とする。

請求項１に記載の発明は、所定のサンプリング周波数で入力アナログ信号をデジタル信号に変換するアナログデジタル変換装置であって、前記サンプリング周波数で前記入力アナログ信号をサンプリングし、前記サンプリングの結果を保持しつつ出力するサンプルホールド手段と；前記サンプルホールド手段からの出力信号を増幅する増幅手段と；前記サンプルホールド手段からの保持出力期間の前半期間においては、前記サンプルホールド手段の出力信号及び前記増幅手段の出力信号の一方を選択し、第１アナログ信号として出力するとともに、前記保持出力期間の後半期間においては、前記サンプルホールド手段の出力信号及び前記増幅手段の出力信号の他方を選択し、第２アナログ信号として出力するアナログ信号選択手段と；前記第１アナログ信号及び前記第２アナログ信号の振幅を、所定の振幅範囲内に制限する振幅制限手段と；前記第１アナログ信号及び前記第２アナログ信号に対応して前記振幅制限手段から出力された信号の振幅値のそれぞれを所定のビット幅のデジタルデータに変換するデジタル変換手段と；前記サンプルホールド手段からの出力信号に対応する前記デジタル変換手段による変換結果に、前記増幅手段における増幅率の推定値を乗じる乗算手段と；前記増幅手段からの出力信号に対応する前記デジタル変換手段による変換結果である第１変換結果の絶対値が所定値以下である場合には、前記増幅手段からの出力信号に対応する前記デジタル変換手段による変換結果を選択して出力するとともに、前記増幅手段からの出力信号に対応する前記デジタル変換手段による変換結果である第２変換結果の絶対値が前記所定値を超える場合には、前記乗算手段による乗算結果を選択して出力するデジタル信号選択手段と；を備えることを特徴とするアナログデジタル変換装置である。

請求項４に記載の発明は、所定のサンプリング周波数で入力アナログ信号をサンプリングし、前記サンプリングの結果を保持しつつ出力するサンプルホールド工程と；前記サンプルホールド工程において得られた信号を増幅する増幅工程と；前記サンプルホールド工程における保持出力期間の前半期間においては、前記サンプルホールド工程において得られた信号及び前記増幅工程において増幅された信号の一方を選択し、第１アナログ信号として出力するとともに、前記保持出力期間の後半期間においては、前記サンプルホールド工程においてサンプリングされた信号及び前記増幅工程において増幅された信号の他方を選択し、第２アナログ信号として出力するアナログ信号選択工程と；前記第１アナログ信号及び前記第２アナログ信号の振幅を、所定の振幅範囲内に制限する振幅制限工程と；前記第１アナログ信号及び前記第２アナログ信号に対応して前記振幅制限工程において得られた信号の振幅値のそれぞれを所定のビット幅のデジタルデータに変換するデジタル変換工程と；前記サンプルホールド工程において得られた信号に対応する前記デジタル変換工程における変換結果に、前記増幅工程における増幅率の推定値を乗じる乗算工程と；前記増幅工程において増幅された信号に対応する前記デジタル変換工程による変換結果の絶対値が所定値以下である場合には、前記増幅工程において増幅された信号に対応する前記デジタル変換工程による変換結果を選択して出力するとともに、前記増幅工程において増幅された信号に対応する前記デジタル変換工程による変換結果が前記所定値を超える場合には、前記乗算工程における乗算結果を選択して出力するデジタル信号選択工程と；を備えることを特徴とするアナログデジタル変換方法である。

以下、本発明の一実施形態を、図１〜図１３を参照して説明する。なお、以下の説明及び図面においては、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。

図１には、一実施形態に係るＡＤ変換装置１００の概略的な構成がブロック図にて示されている。この図１に示されるように、ＡＤ変換装置１００は、アナログ処理回路１１０と、ＡＤ変換回路１２０と、デジタル処理回路１３０と、クロック発生回路１４０を備えている。

アナログ処理回路１１０は、入力端子１９１からのアナログ入力信号ＡＩＳをデジタル変換するための前処理を行う。この前処理の結果は、前処理後アナログ信号ＰＡＳとしてＡＤ変換回路１２０へ向けて出力される。かかる機能を有するアナログ処理回路１１０は、図２に示されるように、サンプルホールド（以下、「Ｓ／Ｈ」とも記す）回路１１１と、増幅回路１１２と、信号切換回路１１３と、振幅制限回路１１４とを備えている。

Ｓ／Ｈ回路１１１は、サンプル期間とホールド期間とを交互に指定するクロック信号ＣＫ１に従って、アナログ入力信号ＡＩＳのサンプル動作とサンプル結果の保持出力動作を繰り返す。すなわち、Ｓ／Ｈ回路１１１は、サンプル期間においては、アナログ入力信号ＡＩＳのサンプル動作を行い、ホールド期間においては、直前のサンプル期間の終了時点におけるアナログ入力信号ＡＩＳのレベルの保持出力を行う。このＳ／Ｈ回路１１１からは、信号ＳＨＳが、増幅回路１１２及び信号切換回路１１３へ向けて出力される。なお、本実施形態では、クロック信号ＣＫ１は、サンプル期間においては「Ｈ」レベルとなり、ホールド期間においては「Ｌ」レベルとなるようになっている。

本実施形態では、Ｓ／Ｈ回路１１１は、図３に示されるように、スイッチ素子２１１と、容量素子２１２とを備えて構成される。ここで、スイッチ素子２１１は、ＦＥＴ（Field Effective Transistor）等から構成される。このスイッチ素子２１１の第１端子は入力端子１９１に接続され、スイッチ素子２１１の第２端子は容量素子２１２の第１端子に接続される。この接続点から、信号ＳＨＳが出力される。また、容量素子２１２は、小容量の容量素子であり、第２端子が接地される。

以上のように構成されたＳ／Ｈ回路１１１では、クロック信号ＣＫ１がサンプル期間を示す「Ｈ」レベルである場合には、両端子が導通状態となり、クロック信号ＣＫ１がホールド期間を示す「Ｌ」レベルである場合には、両端子が非導通状態となる。この結果、クロック信号ＣＫ１によりサンプル期間が指示されると、信号ＳＨＳは、迅速にアナログ入力信号ＡＩＳと同一のレベルとなる。その後のサンプル期間においては、信号ＳＨＳの波形は、アナログ入力信号ＡＩＳの波形と同一となる。そして、クロック信号ＣＫ１によりホールド期間が指示されると、サンプル期間の終了時点におけるアナログ入力信号ＡＩＳのレベルが保持された波形が信号ＳＨＳの波形となる。

図２に戻り、増幅回路１１２は、Ｓ／Ｈ回路１１１から受けた信号ＳＨＳを所定の倍率ｍ（例えば、ｍ≒８）で増幅する。この増幅結果は、増幅信号ＭＰＳとして、増幅回路１１２から信号切換回路１１３へ向けて出力される。

なお、倍率ｍは、増幅回路１１２における増幅率設定回路を構成する素子の定数等によって定まるものであるが、温度変化等に伴いわずかではあるが時間的に変化する。本実施形態では、後述するように、デジタル処理回路１３０において、かかる倍率ｍの変化に対する対応策を講じるようになっている。

信号切換回路１１３は、Ｓ／Ｈ回路１１１からの信号ＳＨＳと、増幅回路１１２からの増幅信号ＭＰＳを受ける。そして、信号切換回路１１３は、上記のホールド期間の前半と後半とを示すクロック発生回路１４０からのクロック信号ＣＫ２に従って、ホールド期間の前半においては信号ＳＨＳを選択するとともに、ホールド期間の後半においては増幅信号ＭＰＳを選択して、切換信号ＳＷＳとして出力する。なお、本実施形態では、クロック信号ＣＫ２は、ホールド期間の前半期間においては「Ｈ」レベルとなり、ホールド期間の後半及びホールド期間終了後のサンプル期間（以下、「ホールド期間の後半を含む期間」とも呼ぶ）においては「Ｌ」レベルとなるようになっている。

本実施形態では、信号切換回路１１３は、図４に示されるように、スイッチ素子２２１と、スイッチ素子２２２とを備えて構成される。ここで、スイッチ素子２２１は、ＦＥＴ等から構成され、第１端子がＳ／Ｈ回路１１１の出力端子と接続されている。そして、クロック信号ＣＫ２が「Ｈ」レベルである期間においては、スイッチ素子２２１の第１端子と第２端子とは導通状態となる。一方、クロック信号ＣＫ２が「Ｌ」レベルである期間においては、スイッチ素子２２１の第１端子と第２端子とは非導通状態となる。

また、スイッチ素子２２２は、ＦＥＴ（Field Effective Transistor）等から構成され、第１端子が増幅回路１１２の出力端子と接続されている。そして、クロック信号ＣＫ２が「Ｈ」レベルである期間においては、第１端子と第２端子とが非導通状態となる。一方、クロック信号ＣＫ２が「Ｌ」レベルである期間においては、第１端子と第２端子とが導通状態となる。

スイッチ素子２２１の第２端子とスイッチ素子の第２端子とは接続されている。この接続点が切換信号ＳＷＳの出力点となる。

以上のように構成された信号切換回路１１３は、クロック信号ＣＫ２がホールド期間の前半を指示する「Ｈ」レベルである場合には、スイッチ素子２２１の両端子が導通状態になるとともに、スイッチ素子２２２の両端子が非導通状態になる。一方、クロック信号ＣＫ２がホールド期間の後半を含む期間を指示する「Ｌ」レベルである場合には、スイッチ素子２２１の両端子が非導通状態になるとともに、スイッチ素子２２２の両端子が導通状態になる。この結果、信号切換回路１１３からは、ホールド期間の前半には信号ＳＨＳが選択され、ホールド期間の後半を含む期間には増幅信号ＭＰＳが選択されて、切換信号ＳＷＳとして出力される。

図２に戻り、振幅制限回路１１４は、信号切換回路１１３からの切換信号ＳＷＳを受ける。そして、振幅制限回路１１４は、切換信号ＳＷＳの振幅値をＡＤ変換回路１２０にとっての入力振幅値範囲に制限し、前処理後アナログ信号ＰＡＳとして、ＡＤ変換回路１２０へ向けて出力する。なお、本実施形態では、ＡＤ変換回路１２０にとっての入力振幅値範囲は、値（−ＶＬ）以上、値ＶＬ以下の範囲となっており、振幅制限回路１１４は、切換信号ＳＷＳの振幅値が値ＶＬよりも大きな場合には一律に値ＶＬに制限するとともに、切換信号ＳＷＳの振幅値が値（−ＶＬ）よりも小さな場合には一律に値（−ＶＬ）に設定するようになっている。

図１に戻り、ＡＤ変換回路１２０は、アナログ処理回路１１０からの前処理後アナログ信号ＰＡＳを入力する。そして、ＡＤ変換回路１２０は、前処理後アナログ信号ＰＡＳにおける上述したホールド期間の前半及び後半のそれぞれにおける振幅値を所定のＮビット幅（例えば、Ｎ＝１０）のデジタル値に変換し、変換データＣＶＤとして出力する。かかるＡＤ変換動作は、クロック発生回路１４０からのクロック信号ＣＫ３に同期して行われる。

なお、本実施形態では、前処理後アナログ信号ＰＡＳの値Ｖが、−ＶＬ＜Ｖ＜ＶＬの範囲である場合には、ＡＤ変換回路１２０は、通常のＡＤ変換結果を変換データＣＶＤとして出力するが、Ｖ≦−ＶＬ又はＶ≧ＶＬの場合には、ＡＤ変換対象の範囲外（オーバフロー）である旨を変換データＣＶＤとして出力するようになっている。

デジタル処理回路１３０は、ＡＤ変換回路１２０からの変換データＣＶＤから、ＡＤ変換装置１００としての出力であるデジタル出力データを生成する処理を行う。かかる機能を有するデジタル処理回路１３０は、図５に示されるように、分配回路１３１と、オーバフロー検出回路１３２と、乗数補正回路１３３と、乗算回路１３４と、信号選択回路１３５とを備えている。

分配回路１３１は、ＡＤ変換回路１２０からの変換データＣＶＤを入力する。そして、分配回路１３１は、クロック発生回路１４０からのクロック信号ＣＫ４に従って、変換データＣＶＤに含まれるホールド期間の前半における変換データ（以下、「前半変換データ」とも記す）と、ホールド期間の後半における変換データ（以下、「後半変換データ」とも記す）とを分離する。こうして分離された前半変換データは前半データＳＣＤとして出力されるとともに、分離された後半変換データは後半データＭＣＤとして出力される。

本実施形態では、分配回路１３１は、図６に示されるように、ラッチ回路２３１と、ラッチ回路２３２とを備えて構成される。ここで、ラッチ回路２３１はポジティブエッジトリガのラッチ回路であり、ラッチ回路２３２はネガティブエッジトリガのラッチ回路である。そして、クロック信号ＣＫ４は、変換データＣＶＤとして前半変換データが出力されている期間中に「Ｌ」レベルから「Ｈ」レベルに立ち上がるとともに、変換データＣＶＤとして後半変換データが出力されている期間中に「Ｈ」レベルから「Ｌ」レベルに立ち下がるようになっている。

以上のように構成された分配回路１３１では、ラッチ回路２３１が、クロック信号ＣＫ４の立ち上がり時点の変換データＣＶＤである前半変換データをラッチする。そして、ラッチ回路２３１は、ラッチされたデータの符号ビットを、ＭＳＢ（Most Significant Bit）側にｎ（例えば、３）ビット分付加し、前半データＳＣＤとして、乗数補正回路１３３及び乗算回路１３４へ向けて出力する。

また、分配回路１３１では、ラッチ回路２３２が、クロック信号ＣＫ４の立ち下がり時点の変換データＣＶＤである後半変換データをラッチする。そして、ラッチ回路２３２は、ラッチされたデータの符号ビットを、ＭＳＢ側にｎビット分付加し、後半データＭＣＤとして、オーバフロー検出回路１３２、乗数補正回路１３３及び信号選択回路１３５へ向けて出力する。

なお、上述した増幅回路１１２の増幅率ｍは、符号ビットが付加されるｎビットに対応して、ｍ≒２ⁿとなるように設定されるようになっている。

図５に戻り、オーバフロー検出回路１３２は、分配回路１３１からの後半データＭＣＤを受ける。そして、オーバフロー検出回路１３２は、後半データＭＣＤがオーバフローを示すものであるか否かを判定する。オーバフロー検出回路１３２は、この判定の結果を、オーバフロー検出信号ＯＶＦとして、乗数補正回路１３３及び信号選択回路１３５へ向けて出力する。

なお、本実施形態では、オーバフロー検出回路１３２は、オーバフロー判定の結果が肯定的であった場合には、オーバフローが検出されたとして、オーバフロー検出信号を「Ｈ」レベルとする。一方、オーバフロー検出回路１３２は、オーバフロー判定の結果が否定的であった場合には、オーバフローが検出されなかったとして、オーバフロー検出信号を「Ｌ」レベルとする。

乗数補正回路１３３は、増幅回路１１２の増幅率ｍを推定し、推定結果を乗数データＬＰＤとして、乗算回路１３４へ向けて出力する。この乗数補正回路１３３は、図７に示されるように、除算回路２３３と、小振幅検出回路２３４と、ホールド回路２３５と、短期変動除去回路２３６とを備えている。

除算回路２３３は、分配回路１３１から前半データＳＣＤと後半データＭＣＤとを受ける。そして、除算回路２３３は、後半データＭＣＤを前半データＳＣＤで除する除算を行う。この除算結果は、除算結果データＤＶＤとして、ホールド回路２３５へ向けて出力される。なお、増幅回路１１２の増幅率ｍの推定に際しては、除算回路２３３による除算結果の内で、同一サンプリング周期内における後半データＭＣＤを前半データＳＣＤで除した結果が利用される。

小振幅検出回路２３４は、分配回路１３１から前半データＳＣＤを受ける。そして、小振幅検出回路２３４は、前半データＳＣＤの絶対値が所定値以下であるか否かを判定する。小振幅検出回路２３４は、この判定の結果を、小振幅検出信号ＤＳＭとして、ホールド回路２３５へ向けて出力する。

なお、本実施形態では、小振幅検出回路２３４は、小振幅判定の結果が肯定的であった場合には、小振幅信号が検出されたとして、小振幅検出信号を「Ｈ」レベルとする。一方、小振幅検出回路２３４は、小振幅判定の結果が否定的であった場合には、小振幅信号が検出されなかったとして、小振幅検出信号を「Ｌ」レベルとする。

ホールド回路２３５は、除算回路２３３からの除算結果データＤＶＤを受ける。そして、ホールド回路２３５は、クロック発生回路１４０からのクロック信号ＣＫ５の立ち上がり時点において、オーバフロー検出信号ＯＶＦが「Ｌ」レベルであり、かつ、小振幅検出信号ＤＳＭが「Ｌ」レベルである場合に、その時点における除算結果データＤＶＤをラッチし、増幅率推定データＨＤＤとして保持出力する。なお、クロック信号ＣＫ５は、同一サンプリング周期内における後半データＭＣＤを前半データＳＣＤで除した結果が除算結果データＤＶＤとして除算回路２３３から出力されている期間中に、「Ｌ」レベルから「Ｈ」レベルに立ち上がるようになっている。

ここで、オーバフロー検出信号ＯＶＦが「Ｈ」レベルである場合における除算結果データＤＶＤをラッチしないのは、除算結果データＤＶＤが増幅回路１１２の増幅率ｍを反映していないためである。また、小振幅検出信号ＤＳＭが「Ｈ」レベルである場合における除算結果データＤＶＤをラッチしないのは、除算結果データＤＶＤの有効数字の桁数を確保できないためである。

短期変動除去回路２３６は、ホールド回路２３５からの増幅率推定データＨＤＤを受ける。そして、短期変動除去回路２３６は、サンプリング周期よりも十分に長い期間における増幅率推定データＨＤＤの平均値を算出することにより、増幅率推定データＨＤＤの短期変動を除去する。すなわち、短期変動除去回路２３６は、増幅率推定データＨＤＤに関するローパスフィルタとして機能するようになっている。

短期変動除去回路２３６は、ホールド回路２３５から出力されている増幅率推定データＨＤＤの値と、その時点で短期変動除去回路２３６から出力されている乗数データＬＰＤの値との重み付け平均を算出する。そして、短期変動除去回路２３６は、クロック信号ＣＫ５の立ち下がり時点における算出結果を新たにラッチし、新たな乗数データＬＰＤを乗算回路１３４へ向けて出力する。

図５に戻り、乗算回路１３４は、分配回路１３１からの前半データＳＣＤと、乗数補正回路１３３からの乗数データＬＰＤとを受ける。そして、乗算回路１３４は、前半データＳＣＤと乗数データＬＰＤとの積を算出し、乗算結果データＭＰＤとして、信号選択回路１３５へ向けて出力する。

信号選択回路１３５は、分配回路１３１からの後半データＭＣＤと、乗算回路１３４からの乗算結果データＭＰＤとを受ける。そして、信号選択回路１３５は、オーバフロー検出信号ＯＶＦのレベルに対応して、後半データＭＣＤ及び乗算結果データＭＰＤのいずれかを選択し、出力データ信号ＤＯＤとして出力端子１９２へ出力する。

本実施形態では、信号選択回路１３５は、後半データＭＣＤに関するオーバフロー検出信号ＯＶＦが「Ｌ」レベルであった場合には、後半データＭＣＤを選択して保持出力する。一方、後半データＭＣＤに関するオーバフロー検出信号ＯＶＦが「Ｈ」レベルであった場合には、乗算結果データＭＰＤを選択して保持出力する。

本実施形態では、信号選択回路１３５は、図８に示されるように、選択回路２３７と、ラッチ回路２３８とを備えて構成されている。ここで、選択回路２３７は、オーバフロー検出信号ＯＶＦが「Ｌ」レベルであった場合には、後半データＭＣＤを選択し、選択データＳＬＤとして出力するとともに、オーバフロー検出信号ＯＶＦが「Ｈ」レベルであった場合には、乗算結果データＭＰＤを選択し、選択データＳＬＤとして出力する。また、ラッチ回路２３８は、ポジティブエッジトリガのラッチ回路であり、クロック発生回路１４０からのクロック信号ＣＫ６が「Ｌ」レベルから「Ｈ」レベルに立ち上がった時点における選択データＳＬＤをラッチし、出力データ信号ＤＯＤとして出力する。

なお、クロック信号ＣＫ６は、後半データＭＣＤ、及び、前半データＳＣＤに対応する乗算結果データＭＰＤの双方が出力されている期間に立ち上がるようになっている。

図１に戻り、クロック発生回路１４０は、基本周波数の基本クロック信号を発生する発振回路と、基本クロック信号を分周する分周回路等を備えて構成されている。そして、いずれもサンプリング周期を有する上述したクロック信号ＣＫ１〜ＣＫ６を発生する。

［動作］
次に、上記のように構成されたＡＤ変換装置１００によるＡＤ変換動作について説明する。なお、前提として、ＡＤ変換装置１００の入力端子１９１から入力するアナログ入力信号ＡＩＳは、図９に示されるように、振幅値Ｖ（ｔ）が、−ＶＬ＜Ｖ（ｔ）＜ＶＬの範囲内に収まっているものとする。また、振幅値Ｖ（ｔ）が、−ＶＳ≦Ｖ（ｔ）≦ＶＳの範囲内にある場合には、上述した小振幅検出回路２３４により、小振幅信号であることが検出されるものとする。

なお、以下の説明において参照される図１０及び図１１においては、図面の見易さのため、上述の増幅回路１１２における増幅率ｍが２である場合の振幅比にて、アナログ入力信号ＡＩＳ又は信号ＳＨＳの振幅と、増幅信号ＭＰＳの振幅との関係を図示するものとする。

クロック発生回路１４０からは、アナログ処理回路１１０内のＳ／Ｈ回路１１１に対して、図１０に示されるような周期（サンプリング周期）ＴＰのクロック信号ＣＫ１が供給されている。ここで、上述したように、クロック信号ＣＫ１の「Ｈ」レベル期間によりサンプル期間が指示され、クロック信号ＣＫ１の「Ｌ」レベル期間によりホールド期間が指示される。

こうしたクロック信号ＣＫ１が供給されている状態で、入力端子１９１を介してアナログ入力信号ＡＩＳを受けると、Ｓ／Ｈ回路１１１は、サンプル期間においてアナログ入力信号ＡＩＳをサンプルする。そして、Ｓ／Ｈ回路１１１は、ホールド期間において、直前のサンプル期間の終了時点におけるアナログ入力信号ＡＩＳのレベルを保持出力する。

この結果、Ｓ／Ｈ回路１１１から出力される信号ＳＨＳの波形は、サンプル期間が開始すると迅速にアナログ入力信号ＡＩＳと同一のレベルとなり、その後のサンプル期間においては、アナログ入力信号ＡＩＳの波形と同一となる。そして、ホールド期間においては、信号ＳＨＳの波形は、直前サンプル期間の終了時点におけるアナログ入力信号ＡＩＳのレベルが保持された波形となる（図１０参照）。こうした波形を有する信号ＳＨＳが、Ｓ／Ｈ回路１１１からアナログ処理回路１１０内の増幅回路１１２及び信号切換回路１１３へ送られる。

増幅回路１１２では、信号ＳＨＳを受けると、信号ＳＨＳのレベルをｍ倍に増幅する。増幅回路１１２による増幅結果は、増幅信号ＭＰＳとして、増幅回路１１２から信号切換回路１１３へ送られる（図１０参照）。

Ｓ／Ｈ回路１１１からの信号ＳＨＳ及び増幅回路１１２からの増幅信号ＭＰＳを受けた信号切換回路１１３は、クロック発生回路からの周期ＴＰを有するクロック信号ＣＫ２のレベルに対応して、信号ＳＨＳ及び増幅信号ＭＰＳのいずれかを選択して出力する。上述したように、クロック信号ＣＫ２がホールド期間の前半を指示する「Ｈ」レベルである場合には、信号ＳＨＳが選択され、切換信号ＳＷＳとして出力される（図１０参照）。一方、上述したように、クロック信号ＣＫ２がホールド期間の後半を含む期間を指示する「Ｌ」レベルである場合には、増幅信号ＭＰＳが選択され、切換信号ＳＷＳとして出力される（図１０参照）。こうして得られた切換信号ＳＷＳは、信号切換回路１１３からアナログ処理回路１１０内の振幅制限回路１１４へ送られる。

なお、図１０には、周期期間Ｐ２のホールド期間における増幅信号ＭＰＳのレベルの絶対値が値ＶＬを超えた例が示されている。また、図１０には明示的に示されていないが、周期期間Ｐ３のホールド期間における信号ＳＨＳのレベルの絶対値が値ＶＳ未満であるものとする。

切換信号ＳＷＳを受けた振幅制限回路１１４は、切換信号ＳＷＳの振幅値が値ＶＬよりも大きな場合には一律に値ＶＬに制限するとともに、切換信号ＳＷＳの振幅値が値（−ＶＬ）よりも小さな場合には一律に値（−ＶＬ）に制限して、前処理後アナログ信号ＰＡＳを生成する。こうして生成された前処理後アナログ信号ＰＡＳは、振幅制限回路１１４からＡＤ変換回路１２０へ送られる。

前処理後アナログ信号ＰＡＳを受けたＡＤ変換回路１２０は、図１１に示されるように、各ホールド期間の前半及び後半における前処理後アナログ信号ＰＡＳのレベル値をデジタルデータに変換する。ＡＤ変換回路１２０によるＡＤ変換結果は、変換データＣＶＤとして、デジタル処理回路１３０へ送られる（図１１参照）。

なお、図１１、並びに、後に参照する図１２及び図１３においては、周期期間Ｐj（ｊ＝０，１，…）におけるホールド期間の前半におけるＡＤ変換結果を「Ｄｊ１」と記するとともに、周期期間Ｐjにおけるホールド期間の後半におけるＡＤ変換結果を「Ｄｊ２」と記している。また、ＡＤ変換結果がオーバフローを示している場合には、ＡＤ変換結果を「ＯＦＤ」と記している。

デジタル処理回路１３０では、分配回路１３１が変換データＣＶＤを受ける。変換データＣＶＤを受けた分配回路１３１では、クロック発生回路１４０からの周期ＴＰを有するクロック信号ＣＫ４に従って、変換データＣＶＤを、データＤｊ１のデータ列である前半データＳＣＤと、データＤｊ２又はＯＦＤのデータ列である後半データＭＣＤとに分離する（図１１参照）。

より具体的には、変換データＣＶＤにおけるデータＤｊ１の期間におけるクロック信号ＣＫ４の立ち上がり時点における変換データＣＶＤをラッチ後に、上述したように、ラッチされたデータの符号ビットを、ＭＳＢ側にｎビット分付加したものを保持出力して前半データＳＣＤとする。一方、変換データＣＶＤにおけるデータＤｊ２の期間におけるクロック信号ＣＫ４の立ち下がり時点における変換データＣＶＤをラッチ後に、ラッチされたデータの符号ビットを、ＭＳＢ側にｎビット分付加したものを保持出力して保持出力して後半データＭＣＤとする。

前半データＳＣＤは、デジタル処理回路１３０内の分配回路１３１から乗数補正回路１３３及び乗算回路１３４へ送られる。一方、後半データＭＣＤは、分配回路１３１からデジタル処理回路１３０内のオーバフロー検出回路１３２、乗数補正回路１３３及び信号選択回路１３５へ送られる。

後半データＭＣＤを受けたオーバフロー検出回路１３２は、後半データＭＣＤがオーバフローデータＯＦＤであるか否かを判定する。オーバフロー判定の結果が肯定的であった場合には、図１２に示されるように、オーバフローが検出されたとして、オーバフロー検出信号ＯＶＦを「Ｈ」レベルとする。一方、オーバフロー判定の結果が否定的であった場合には、オーバフローが検出されなかったとして、オーバフロー検出信号ＯＶＦを「Ｌ」レベルとする（図１２参照）。こうして生成されたオーバフロー検出信号ＯＶＦは、オーバフロー検出回路１３２から乗数補正回路１３３及び信号選択回路１３５へ送られる。

乗数補正回路１３３では、除算回路２３３が、分配回路１３１から前半データＳＣＤと後半データＭＣＤとを受けるとともに、小振幅検出回路２３４は、分配回路１３１から前半データＳＣＤを受ける。

前半データＳＣＤ及び後半データＭＣＤを受けた除算回路２３３は、後半データＭＣＤを前半データＳＣＤで除する除算を行う。この除算結果は、除算結果データＤＶＤとして、除算回路２３３からホールド回路２３５へ送られる（図１２参照）。なお、図１２においては、サンプリング周期Ｐｊに対応するデータＤｊ２又はＯＦＤを、データＤｊ１で除した結果をＤＶｊと記している。除算結果データＤＶＤは、除算回路２３３から乗数補正回路１３３内のホールド回路２３５へ送られる。

前半データＳＣＤを受けた小振幅検出回路２３４は、前半データＳＣＤの絶対値が所定値以下であるか否かを判定する。かかる小振幅判定の結果が肯定的であった場合には、小振幅検出回路２３４は、小振幅信号が検出されたとして、小振幅検出信号ＤＳＭを「Ｈ」レベルとする。一方、小振幅判定の結果が否定的であった場合には、小振幅信号が検出されなかったとして、小振幅検出信号ＤＳＭを「Ｌ」レベルとする（図１２参照）。小振幅検出信号ＤＳＭは、小振幅検出回路２３４からホールド回路２３５へ送られる。

除算結果データＤＶＤを受けたホールド回路２３５は、上述したように、除算結果データＤＶＤにおけるデータＤＶｊの期間で立ち上がるクロック信号ＣＫ５に従って、オーバフロー検出信号ＯＶＦが「Ｌ」レベルであり、かつ、小振幅検出信号ＤＳＭが「Ｌ」レベルである場合に、クロック信号ＣＫ５の立ち上がり時点におけるデータＤＶｊをラッチし、増幅率推定データＨＤＤとして保持出力する（図１２参照）。こうして生成された増幅率推定データＨＤＤは、ホールド回路２３５から乗数補正回路１３３内の短期変動除去回路２３６へ送られる。

増幅率推定データＨＤＤを受けた短期変動除去回路２３６は、ホールド回路２３５から出力されている増幅率推定データＨＤＤの値と、その時点で短期変動除去回路２３６から出力されている乗数データＬＰＤの値との重み付け平均を算出する。そして、短期変動除去回路２３６は、クロック信号ＣＫ５の立ち下がり時点における算出結果を新たな乗数データＬＰＤとしてラッチする。こうして得られた乗数データＬＰＤは、短期変動除去回路２３６から乗算回路１３４へ送られる。

分配回路１３１からの前半データＳＣＤと、乗数補正回路１３３からの乗数データＬＰＤとを受けた乗算回路１３４は、前半データＳＣＤと乗数データＬＰＤとの積を算出する。この算出結果は、乗算結果データＭＰＤとして、乗算回路１３４から信号選択回路１３５へ送られる（図１３参照）。なお、図１３においては、データＤｊ１と乗数データＬＰｊとの積が、データＭＰｊと記されている。

信号選択回路１３５では、選択回路２３７が、分配回路１３１からの後半データＭＣＤと、乗算回路１３４からの乗算結果データＭＰＤとを受ける。後半データＭＣＤ及び乗算結果データＭＰＤを受けた選択回路２３７は、オーバフロー検出回路１３２からのオーバフロー検出信号ＯＶＦのレベルに対応して、後半データＭＣＤ及び乗算結果データＭＰＤのいずれかを選択し、選択データＳＬＤとして出力する（図１３参照）。

より具体的には、オーバフロー検出信号ＯＶＦが「Ｌ」レベルであった場合には、後半データＭＣＤを選択する。一方、オーバフロー検出信号ＯＶＦが「Ｈ」レベルであった場合には、乗算結果データＭＰＤを選択する。こうして得られた選択データＳＬＤは、選択回路２３７から信号選択回路１３５内のラッチ回路２３８へ送られる。

選択信号ＳＬＤを受けたラッチ回路２３８は、上述したクロック信号ＣＫ６の立ち上がり時点における選択データＳＬＤをラッチする。こうしてラッチ回路２３８によりラッチされたデータは、ラッチ回路２３８から出力端子１９２に送られる。

以上説明したように、本実施形態では、アナログ入力信号ＡＩＳのレベルが、ｍ（≒２ⁿ）倍してもＡＤ変換回路１２０によるＮビット幅のＡＤ変換が可能なレベルの範囲内である程度に小さな第１の場合には、アナログ入力信号ＡＩＳのレベルをｍ倍したものをＡＤ変換回路１２０によりＡＤ変換した結果が、出力データ信号ＤＯＤとして出力される。このため、当該第１の場合には、（Ｎ＋ｎ）ビット幅のＡＤ変換を行うＡＤ変換回路を用いた場合と同等の精度で出力データ信号ＤＯＤを得ることができる。

一方、アナログ入力信号ＡＩＳのレベルが、ｍ倍するとＡＤ変換回路１２０によるＮビット幅のＡＤ変換が可能な範囲から外れてしまう程度に大きな第２の場合には、アナログ入力信号ＡＩＳのレベルのＡＤ変換回路１２０によるＡＤ変換結果に、「ｍ」の推定値を乗じたものが出力データ信号ＤＯＤとして出力される。このため、第２の場合には、上位Ｎビット分の有効性が保証された出力データ信号ＤＯＤを得ることができる。

したがって、本実施形態によれば、応用する分野に対応して数Ｎ及び数ｎを定めることにより、（Ｎ＋ｎ）ビット幅のＡＤ変換装置を採用する場合よりも回路規模を低減しつつ、入力アナログ値に対応して適切な精度でデジタル変換することができる。

また、本実施形態では、乗数補正回路１３３が、アナログ入力信号ＡＩＳのレベルのＡＤ変換結果、及び、アナログ入力信号ＡＩＳのレベルを増幅回路１１２によりｍ倍したもののＡＤ変換結果に基づいて、増幅回路１１２の増幅率ｍを推定する。このため、増幅率ｍが時間的に変動したり、周囲温度の変化により変動したりしても、各時点における増幅率ｍを精度良く推定でき、ひいては、精度の良い出力データ信号ＤＯＤを得ることができる。

［実施形態の変形］
本発明は、上記の実施形態に限定されるものではなく、様々な変形が可能である。

例えば、上記の実施形態では、数Ｎ，ｎについて、Ｎ＝１０、ｎ＝３を例示したが、数Ｎ，ｎは任意の値とすることができ、本発明を応用する分野に対応して合理的な値を採用すればよい。

また、上記の実施形態では、Ｓ／Ｈ回路１１１を図３に示される構成としたが、同等な機能を果たすことができれば、他の回路構成とすることができる。

また、上記の実施形態では、信号切換回路１１３を図４に示される構成としたが、同等な機能を果たすことができれば、他の回路構成とすることができる。

また、上記の実施形態では、分配回路１３１を図６に示される構成としたが、同等な機能を果たすことができれば、他の回路構成とすることができる。

また、上記の実施形態では、信号選択回路１３５を図８に示される構成としたが、同等な機能を果たすことができれば、他の回路構成とすることができる。

また、上記の実施形態では、信号選択回路１３５からは、図１３に示される出力データ信号が出力されるようにしたが、信号選択回路１３５からは、選択データＳＬＤ及びクロック信号ＣＫ６を出力するようにしてもよい。この場合には、信号選択信号回路１３５において、ラッチ回路２３８を省略することができる。

本発明の一実施形態に係るＡＤ変換装置の構成を概略的に示すブロック図である。図１におけるアナログ処理回路の構成を示すブロック図である。図２におけるＳ／Ｈ処理回路の構成例を示す図である。図２における信号切換回路の構成例を示す図である。図１におけるデジタル処理回路の構成を示すブロック図である。図５における分配回路の構成例を示す図である。図５における乗数補正回路の構成を示すブロック図である。図５における信号選択回路の構成例を示す図である。アナログ入力信号の波形の例を示す図である。図１の装置の動作を説明するためのタイミングチャート（その１）である。図１の装置の動作を説明するためのタイミングチャート（その２）である。図１の装置の動作を説明するためのタイミングチャート（その３）である。図１の装置の動作を説明するためのタイミングチャート（その４）である。

符号の説明

１００ … ＡＤ変換装置（アナログデジタル変換装置）
１１１ … Ｓ／Ｈ回路（サンプルホールド手段）
１１２ … 増幅回路（増幅手段）
１１３ … 信号切換回路（アナログ信号選択手段）
１１４ … 振幅制限回路（振幅制限手段）
１２０ … ＡＤ変換回路（デジタル変換手段）
１３２ … オーバフロー検出回路（第１判定手段）
１３３ … 乗数補正回路（推定手段の一部）
１３４ … 乗算回路（乗算手段）
１３５ … 信号選択回路（デジタル信号選択手段）
２３３ … 除算回路（除算手段）
２３４ … 小振幅検出回路（第２判定手段）
２３５ … ホールド回路（収集手段）
２３６ … 短期変動除去回路（算出手段）

Claims

所定のサンプリング周波数で入力アナログ信号をデジタル信号に変換するアナログデジタル変換装置であって、
前記サンプリング周波数で前記入力アナログ信号をサンプリングし、前記サンプリングの結果を保持しつつ出力するサンプルホールド手段と；
前記サンプルホールド手段からの出力信号を増幅する増幅手段と；
前記サンプルホールド手段からの保持出力期間の前半期間においては、前記サンプルホールド手段の出力信号及び前記増幅手段の出力信号の一方を選択し、第１アナログ信号として出力するとともに、前記保持出力期間の後半期間においては、前記サンプルホールド手段の出力信号及び前記増幅手段の出力信号の他方を選択し、第２アナログ信号として出力するアナログ信号選択手段と；
前記第１アナログ信号及び前記第２アナログ信号の振幅を、所定の振幅範囲内に制限する振幅制限手段と；
前記第１アナログ信号及び前記第２アナログ信号に対応して前記振幅制限手段から出力された信号の振幅値のそれぞれを所定のビット幅のデジタルデータに変換するデジタル変換手段と；
前記サンプルホールド手段からの出力信号に対応する前記デジタル変換手段による変換結果に、前記増幅手段における増幅率の推定値を乗じる乗算手段と；
前記増幅手段からの出力信号に対応する前記デジタル変換手段による変換結果である第１変換結果の絶対値が所定値以下である場合には、前記増幅手段からの出力信号に対応する前記デジタル変換手段による変換結果を選択して出力するとともに、前記増幅手段からの出力信号に対応する前記デジタル変換手段による変換結果である第２変換結果の絶対値が前記所定値を超える場合には、前記乗算手段による乗算結果を選択して出力するデジタル信号選択手段と；
を備えることを特徴とするアナログデジタル変換装置。
前記第１変換結果及び前記第２変換結果に基づいて、前記増幅手段における増幅率の推定を行い、前記推定の結果を前記乗算手段に供給する推定手段を更に備える、ことを特徴とする請求項１に記載のアナログデジタル変換装置。
前記推定手段は、
前記第１変換結果を前記第２変換結果で除算する除算手段と；
前記第１変換結果の絶対値が前記所定値以下であるか否かを判定する第１判定手段と；
前記第２変換結果の絶対値が、所定の除算許容値以上であるか否かを判定する第２判定手段と；
前記第１判定手段による判定の結果が肯定的であり、かつ、前記第１判定手段による判定の結果が肯定的であるときの前記除算手段による除算結果を収集する収集手段と；
前記収集手段による収集結果における短時間変動成分を除去することにより、前記増幅手段における増幅率の推定値を算出する算出手段と；
を備えることを特徴とする請求項２に記載のアナログデジタル変換装置。
所定のサンプリング周波数で入力アナログ信号をサンプリングし、前記サンプリングの結果を保持しつつ出力するサンプルホールド工程と；
前記サンプルホールド工程において得られた信号を増幅する増幅工程と；
前記サンプルホールド工程における保持出力期間の前半期間においては、前記サンプルホールド工程において得られた信号及び前記増幅工程において増幅された信号の一方を選択し、第１アナログ信号として出力するとともに、前記保持出力期間の後半期間においては、前記サンプルホールド工程においてサンプリングされた信号及び前記増幅工程において増幅された信号の他方を選択し、第２アナログ信号として出力するアナログ信号選択工程と；
前記第１アナログ信号及び前記第２アナログ信号の振幅を、所定の振幅範囲内に制限する振幅制限工程と；
前記第１アナログ信号及び前記第２アナログ信号に対応して前記振幅制限工程において得られた信号の振幅値のそれぞれを所定のビット幅のデジタルデータに変換するデジタル変換工程と；
前記サンプルホールド工程において得られた信号に対応する前記デジタル変換工程における変換結果に、前記増幅工程における増幅率の推定値を乗じる乗算工程と；
前記増幅工程において増幅された信号に対応する前記デジタル変換工程による変換結果の絶対値が所定値以下である場合には、前記増幅工程において増幅された信号に対応する前記デジタル変換工程による変換結果を選択して出力するとともに、前記増幅工程において増幅された信号に対応する前記デジタル変換工程による変換結果が前記所定値を超える場合には、前記乗算工程における乗算結果を選択して出力するデジタル信号選択工程と；
を備えることを特徴とするアナログデジタル変換方法。