JP4757530B2 - 高周波増幅器 - Google Patents
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Description
高周波増幅器の出力負荷インピーダンスの変動に対処する方法としては、例えば、高周波増幅器の出力側にアイソレータを挿入する方法が一般的に知られている。
アイソレータがアンテナインピーダンスの変動を吸収し、高周波増幅器の出力負荷インピーダンスの変動を抑えることによって、高周波増幅器の変動や劣化を抑制する(例えば、特許文献1参照)。
また、第1及び第2の増幅素子が多段接続され、第1の増幅素子の段間に接続される第1の段間整合回路が1段ハイパスフィルタ形整合回路を用いて構成され、第2の増幅素子の段間に接続される第2の段間整合回路が1段ローパスフィルタ形整合回路を用いて構成されているものである。
また、第1及び第2の増幅素子が多段接続され、第1の増幅素子の段間に接続される第1の段間整合回路が1段ハイパスフィルタ形整合回路を用いて構成され、第2の増幅素子の段間に接続される第2の段間整合回路が1段ローパスフィルタ形整合回路を用いて構成されているので、第1及び第2の増幅素子を多段接続して、高い利得を得る場合でも、第1及び第2の増幅素子により増幅された入力信号を合成する際の損失の発生を防止することができる効果がある。
図1はこの発明の実施の形態1による高周波増幅器を示す構成図であり、図において、入力端子1は例えば送信機が送信する信号を入力する。
入力整合回路2は入力端子1から入力された信号(以下、入力信号という)のインピーダンス整合を図る。
分配回路3は入力整合回路2の出力側の線路を分岐する分岐線路から構成され、入力整合回路2による整合後の入力信号を2分配して、一方の入力信号を増幅素子4に出力し、他方の入力信号を増幅素子6に出力する。
第2の増幅素子である増幅素子6は増幅素子4と同一サイズの増幅素子であり、分配回路3により2分配された他方の入力信号を増幅する。なお、増幅素子6のベースが分配回路3に接続され、増幅素子4のコレクタが出力整合回路11に接続され、増幅素子6のエミッタがグランド7に接地されている。
第2の出力整合回路である出力整合回路11は整合回路12と1段ハイパスフィルタ形整合回路13から構成されており、増幅素子6により増幅された入力信号のインピーダンス整合を図る。
なお、整合回路9と整合回路12の種類は問わないが、整合回路9と整合回路12の構成は同一である。
出力端子15は合成回路14により合成された入力信号を出力する。
入力整合回路2は、入力端子1から入力信号を受けると、その入力信号のインピーダンス整合を図り、整合後の入力信号を分配回路3に出力する。
分配回路3は、入力整合回路2から整合後の入力信号を受けると、その入力信号を2分配して、一方の入力信号を増幅素子4に出力し、他方の入力信号を増幅素子6に出力する。
増幅素子6は、分配回路3により2分配された他方の入力信号を受けると、その入力信号を増幅し、増幅後の入力信号を出力整合回路11に出力する。
出力整合回路11は、増幅素子6から増幅後の入力信号を受けると、整合回路12と1段ハイパスフィルタ形整合回路13を用いて、増幅後の入力信号のインピーダンス整合を図り、整合後の入力信号を合成回路14に出力する。
合成回路14は、出力整合回路8による整合後の入力信号と出力整合回路11による整合後の入力信号を合成し、その合成信号を出力端子15に出力する。
例えば、出力整合回路8が、図2(a)に示すように、直列インダクタ10aと並列キャパシタ10bからなる1段ローパスフィルタ形整合回路10のみで構成されているとき、出力負荷インピーダンスZLを適宜変化させながら、入力電力に対する出力電力、効率、隣接チャネル漏洩電力ACPRを計算すると、その計算結果は図3(a)のように表される。
図3(a)は出力負荷インピーダンスZLに対する同一出力電力時の効率と隣接チャネル漏洩電力ACPRの等高線を出力負荷インピーダンスZLのスミスチャート上に模式的に示している。
一方、○の点はひずみである隣接チャネル漏洩電力ACPRが最小となる出力負荷インピーダンスであり、そのインピーダンスよりも、出力負荷インピーダンスZLが離れるに従って隣接チャネル漏洩電力ACPRが増加する。
このように、高周波増幅器の特性は、出力負荷インピーダンスZLに大きく影響を受けることがわかる。
送信機において、隣接チャネル漏洩電力ACPRや、相互変調ひずみIMなどのひずみ特性は、出力負荷インピーダンスZLが変動しても、仕様値以下に抑える必要がある。そのため、一般的には、高周波増幅器の出力側にアイソレータを挿入することによって、出力負荷インピーダンスの変動自体を抑圧している。
図3(b)は出力負荷インピーダンスZLに対する同一出力電力時の効率と隣接チャネル漏洩電力ACPRの等高線を出力負荷インピーダンスZLのスミスチャート上に模式的に示している。
一方、○の点はひずみである隣接チャネル漏洩電力ACPRが最小となる出力負荷インピーダンスであり、そのインピーダンスよりも、出力負荷インピーダンスZLが離れるに従って隣接チャネル漏洩電力ACPRが増加する。
即ち、図2(a)の増幅器における1段ローパスフィルタ形整合回路と、図2(b)の増幅器における1段ハイパスフィルタ形整合回路では、基本波周波数において、設計のターゲットインピーダンスである出力負荷インピーダンスZLを、同一サイズの増幅素子4,6の出力負荷インピーダンスZLtrにインピーダンス変換している。しかし、設計のターゲットインピーダンス以外のインピーダンスは、発生する通過位相の変化量が異なるため、設計のインピーダンスとの反射係数の振幅は同一であるが、反射係数の位相は、整合回路の通過位相差の2倍だけ異なるインピーダンスに変換される。そのため、高周波増幅器の出力負荷インピーダンスZLが同じインピーダンスであっても、増幅素子4,6から見た出力負荷インピーダンスZLtrは異なるインピーダンスに変換される。
この結果、増幅素子4,6の特性が相互に補間し合うようになり、出力負荷インピーダンスZLの変動に対する高周波増幅器の特性の変動や劣化を抑えることが可能になる。
特に、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相の差が90度の場合には、インピーダンスの回転量が180度となり、出力負荷インピーダンスZLの変動に対して、高周波増幅器の諸特性が逆の動きをするため、最も、出力負荷インピーダンスZLの変動に対して影響を受けなくすることができる。
そのため、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相に差があることによって、2つの増幅素子4,6の特性を相互に補間し合うようになる。
また、出力整合回路8が1段ローパスフィルタ形整合回路10のみから構成され、出力整合回路11が1段ハイパスフィルタ形整合回路13のみから構成されていてもよい。
図5はこの発明の実施の形態2による高周波増幅器を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
第1の入力整合回路である入力整合回路18は1段ハイパスフィルタ形整合回路19と整合回路20から構成されており、分配回路3により2分配された一方の入力信号のインピーダンス整合を図る。
第2の入力整合回路である入力整合回路21は1段ローパスフィルタ形整合回路22と整合回路23から構成されており、分配回路3により2分配された他方の入力信号のインピーダンス整合を図る。
なお、整合回路20と整合回路23の種類は問わないが、整合回路20と整合回路23の構成は同一である。
しかし、図5の高周波増幅器では、1段ローパスフィルタ形整合回路10を含む出力整合回路8の入力段に設けられている入力整合回路18に1段ハイパスフィルタ形整合回路19を実装し、1段ハイパスフィルタ形整合回路13を含む出力整合回路11の入力段に設けられている入力整合回路21に1段ローパスフィルタ形整合回路22を実装しているので、出力整合回路8と出力整合回路11の間で発生する位相差と逆の位相差が、入力整合回路18と入力整合回路21の間で発生するようになる。
これにより、増幅素子4により増幅された入力信号の位相と、増幅素子6により増幅された入力信号の位相とを合わせることができるようになる。
図6はこの発明の実施の形態3による高周波増幅器を示す構成図であり、図において、図1と同一符号は同一または相当部分を示すので説明を省略する。
増幅素子24はFET、HEMT、HBT、BJTなどの増幅素子であり、入力整合回路2による整合後の入力信号を増幅する。なお、増幅素子24のベースが入力整合回路2に接続され、増幅素子24のコレクタが分配回路3に接続され、増幅素子24のエミッタがグランド25に接地されている。
第2の段間整合回路である段間整合回路29は1段ローパスフィルタ形整合回路30と整合回路31から構成されており、分配回路3により2分配された他方の入力信号のインピーダンス整合を図る。
なお、整合回路28と整合回路31の種類は問わないが、整合回路28と整合回路31の構成は同一である。
増幅素子4,6の前段に増幅素子24を挿入する場合、分配回路3と増幅素子4,6の間に段間整合回路26,29を挿入する。
なお、図6の高周波増幅器では、1段ローパスフィルタ形整合回路10を含む出力整合回路8の前段に設けられている段間整合回路26に1段ハイパスフィルタ形整合回路27を実装し、1段ハイパスフィルタ形整合回路13を含む出力整合回路11の前段に設けられている段間整合回路29に1段ローパスフィルタ形整合回路30を実装しているので、出力整合回路8と出力整合回路11の間で発生する位相差と逆の位相差が、段間整合回路26と段間整合回路29の間で発生するようになる。
これにより、増幅素子4により増幅された入力信号の位相と、増幅素子6により増幅された入力信号の位相とを合わせることができるようになる。
図7はこの発明の実施の形態4による高周波増幅器を示す構成図であり、図において、図4と同一符号は同一または相当部分を示すので説明を省略する。
第1の段間整合回路である段間整合回路32は多段接続されている2つの増幅素子4の間に接続され、入力信号のインピーダンス整合を図る。
第2の段間整合回路である段間整合回路33は多段接続されている2つの増幅素子6の間に接続され、入力信号のインピーダンス整合を図る。
なお、段間整合回路32と段間整合回路33の種類は問わないが、段間整合回路32と段間整合回路33の構成は同一である。
増幅素子4,6を多段接続する場合、2つの増幅素子4の間に段間整合回路32を挿入し、2つの増幅素子6の間に段間整合回路33を挿入する。
上記実施の形態4では、増幅素子4,6を多段接続して、高い利得が得られるようにするものについて示したが、上記実施の形態4における図7の高周波増幅器では、上述したように、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相に差があることによって、2つの増幅素子4,6の特性が相互に補間し合うようになるが、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相に差があるため、増幅素子4,6により増幅された入力信号を合成する際、損失が発生する可能性がある。
これにより、出力整合回路8と出力整合回路11の間で発生する位相差と逆の位相差が、入力整合回路18と入力整合回路21の間で発生するようになる。
このため、増幅素子4により増幅された入力信号の位相と、増幅素子6により増幅された入力信号の位相とを合わせることができるようになる。
よって、この実施の形態5によれば、増幅素子4,6を多段接続して、高い利得を得る場合でも、増幅素子4,6により増幅された入力信号を合成する際の損失の発生を防止することができる効果を奏する。
上記実施の形態4では、増幅素子4,6を多段接続して、高い利得が得られるようにするものについて示したが、上記実施の形態4における図7の高周波増幅器では、上述したように、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相に差があることによって、2つの増幅素子4,6の特性が相互に補間し合うようになるが、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相に差があるため、増幅素子4,6により増幅された入力信号を合成する際、損失が発生する可能性がある。
これにより、出力整合回路8と出力整合回路11の間で発生する位相差と逆の位相差が、段間整合回路26と段間整合回路29の間で発生するようになる。
このため、増幅素子4により増幅された入力信号の位相と、増幅素子6により増幅された入力信号の位相とを合わせることができるようになる。
よって、この実施の形態6によれば、増幅素子4,6を多段接続して、高い利得を得る場合でも、増幅素子4,6により増幅された入力信号を合成する際の損失の発生を防止することができる効果を奏する。
図10はこの発明の実施の形態7による高周波増幅器を示す構成図であり、図において、図7と同一符号は同一または相当部分を示すので説明を省略する。
90度ハイブリッド34は入力端子1と終端器35に接続され、入力端子1から入力された入力信号を2分配する分配回路を構成している。
このため、増幅素子4により増幅された入力信号の位相と、増幅素子6により増幅された入力信号の位相とを合わせることができるようになる。
よって、この実施の形態7によれば、増幅素子4,6により増幅された入力信号を合成する際の損失の発生を防止することができる効果を奏する。
図11はこの発明の実施の形態8による高周波増幅器を示す構成図であり、図において、図5と同一符号は同一または相当部分を示すので説明を省略する。
ウィルキンソン合成分配器36は1/4波長線路37,38とアイソレーション抵抗39から構成され、入力端子1から入力された入力信号を2分配する分配回路を構成している。
図12はこの発明の実施の形態9による高周波増幅器を示す構成図であり、図において、図11と同一符号は同一または相当部分を示すので説明を省略する。
ウィルキンソン合成分配器40は1/4波長線路41,42とアイソレーション抵抗43から構成され、出力整合回路8による整合後の入力信号と出力整合回路11による整合後の入力信号を合成する合成回路を構成している。
上記実施の形態9では、合成回路としてウィルキンソン合成分配器40を用いるものについて示したが、ウィルキンソン合成分配器40が、出力整合回路8,11から出力される入力信号のインピーダンスを、増幅素子4,6から出力される入力信号のインピーダンスの2倍に設定するようにしてもよい。
図13から明らかなように、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13のインピーダンス変成比Zout/Zinが2であるとき、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相差が90度になる。
また、1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13の通過位相差が90度になると、出力負荷インピーダンスZLが丁度180度になり、出力負荷インピーダンスZLの変動による影響を小さくすることができる。
この場合、特に1段ローパスフィルタ形整合回路10と1段ハイパスフィルタ形整合回路13を実装することなく、出力整合回路8と出力整合回路11の位相差が丁度90度になるので、出力整合回路8と出力整合回路11の構成を簡略化することができる効果を奏する。
図16に示すように、この集中定数回路であるウィルキンソン合成分配器40と、出力整合回路8,11における1段ローパスフィルタ形整合回路10及び1段ハイパスフィルタ形整合回路13とを組み合せると、この組み合せ回路は、図17のように表すことができる。
このとき、1段ハイパスフィルタ形整合回路13内の並列インダクタLpと、1段ローパスフィルタ形整合回路10内の並列キャパシタCpと、ウィルキンソン合成分配器40内の並列キャパシタC2とは共通化が可能である。
・1/ωLp > ωC1である場合
1/jωLpara=1/jωLp+ωC1
・1/ωLp < ωC1である場合
jωCpara=1/jωLp+ωC1
また、1段ローパスフィルタ形整合回路10内の並列キャパシタCpは、共通化が行われると、図18に示すように、C=Cp+C1で表される。
さらに、ウィルキンソン合成分配器40内の並列キャパシタC2は、共通化が行われると、図18に示すように、2C2で表される。
図18から明らかなように、回路構成の簡略化を図ることができる。
この場合、特に1段ハイパスフィルタ形整合回路19と1段ローパスフィルタ形整合回路22を実装することなく、入力整合回路18と入力整合回路21の位相差が丁度90度になるので、入力整合回路18と入力整合回路21の構成を簡略化することができる効果を奏する。
また、入力整合回路18,21における1段ハイパスフィルタ形整合回路19と1段ローパスフィルタ形整合回路22として、インピーダンス変成比が2である1段ハイパスフィルタ形整合回路と1段ローパスフィルタ形整合回路を採用するようにしてもよい。
また、段間整合回路26,29における1段ハイパスフィルタ形整合回路27と1段ローパスフィルタ形整合回路30として、インピーダンス変成比が2である1段ハイパスフィルタ形整合回路と1段ローパスフィルタ形整合回路を採用するようにしてもよい。
これらの場合も、位相差が丁度90度になるので、出力負荷インピーダンスZLの変動による影響を小さくすることができる。
図19はこの発明の実施の形態11による高周波増幅器を示す構成図であり、図において、図12と同一符号は同一または相当部分を示すので説明を省略する。
インピーダンス設定回路44は増幅素子4と出力整合回路8の間に挿入され、2倍波のインピーダンスを設定する。
なお、インピーダンス設定回路44は、一端が増幅素子4のコレクタに接続されている略1/4波長の長さの線路45と、一端が線路45の他端に接続され、他端がグランド47に接続されているDCカットキャパシタ46とから構成されている。
インピーダンス設定回路48は増幅素子6と出力整合回路11の間に挿入され、2倍波のインピーダンスを設定する。
なお、インピーダンス設定回路48は、一端が増幅素子6のコレクタに接続されている略1/4波長の長さの線路49と、一端が線路49の他端に接続され、他端がグランド51に接続されているDCカットキャパシタ50とから構成されている。
図12の高周波増幅器では、出力整合回路8が1段ローパスフィルタ形整合回路10を内蔵し、出力整合回路11が1段ハイパスフィルタ形整合回路13を内蔵しているので、基本波に対する増幅素子4,6から見た出力負荷インピーダンスZLtrを一致させることができるが、高調波に対する増幅素子4,6から見た出力負荷インピーダンスZLtrは一般的には異なる。高調波インピーダンスが異なる場合、2つの増幅素子4,6の間で特性が異なり、合成する際に損失が発生する可能性がある。
これにより、2つの増幅素子4,6の間で特性を合わせることができるため、入力信号を合成する際に発生する損失を低減して、高周波増幅器の高出力化や高効率化を図ることができる効果を奏する。
上記実施の形態11における図19の高周波増幅器では、増幅素子4,6の出力側に2倍波のインピーダンスを設定するインピーダンス設定回路44,48を設けているものについて示したが、図20に示すように、1段ハイパスフィルタ形整合回路19を実装している入力整合回路18と増幅素子4の間にインピーダンス設定回路44を挿入するとともに、1段ローパスフィルタ形整合回路22を実装している入力整合回路21と増幅素子6の間にインピーダンス設定回路48を挿入するようにしてもよい。
これにより、2つの増幅素子4,6の間で特性を合わせることができるため、入力信号を合成する際に発生する損失を低減して、高周波増幅器の高出力化や高効率化を図ることができる効果を奏する。
図21はこの発明の実施の形態13による高周波増幅器を示す構成図であり、図において、図20と同一符号は同一または相当部分を示すので説明を省略する。
位相調整線路52は入力整合回路18の内部に挿入された位相調整用の線路である。
この実施の形態13における図21の高周波増幅器では、上記実施の形態12における図20の高周波増幅器と比較して、位相調整線路52が入力整合回路18の内部に挿入されている点で相違している。その他の構成は同一である。
このため、入力信号を合成する際に発生する損失を低減して、高周波増幅器の高出力化や高効率化を図ることができる効果を奏する。
また、この実施の形態13では、2つの増幅パスのうち、通過位相量が小さい側の増幅パスの入力整合回路18の内部に位相調整線路52が挿入されているものについて示したが、2つの増幅パスのうち、通過位相量が小さい側の増幅パスの段間整合回路26,32や出力整合回路8などの内部に位相調整線路52が挿入されていてもよく、同様の効果を奏することができる。
ただし、インピーダンスが実数となる位置に挿入し、位相調整線路52の特性インピーダンスをそのインピーダンスに合わせた場合には、整合条件を変化させることなく位相調整線路52を挿入することができるので望ましい。
なお、位相調整線路52の長さは1/4線路長以下であり、特に、入力整合回路18や段間整合回路26が1段ハイパスフィルタ形整合回路19,27等を実装している場合や、入力信号の分配回路として90度ハイブリッド34を用いている場合には、更に短い線路長となり、小型化が可能である。
図22はこの発明の実施の形態14による高周波増幅器に用いられる1段ローパスフィルタ形整合回路を示す構成図である。
即ち、入力整合回路21、段間整合回路29又は出力整合回路8に実装される1段ローパスフィルタ形整合回路22,30,10の内部を示す構成図である。
図において、1段ローパスフィルタ形整合回路の直列インダクタ61は線路に直列に接続されており、並列キャパシタ62は一端が線路に接続され、他端がグランド63に接続されている。
図22の例では、並列キャパシタ62の一端が直列インダクタ61の出力側に接続されているが、並列キャパシタ62の一端が直列インダクタ61の入力側に接続されていてもよい。
さらに、図24に示すように、直列抵抗65が線路に直列に接続されていてもよい。
図23及び図24においても、並列キャパシタ62の一端が直列線路64又は直列抵抗65の入力側に接続されていてもよい。
図25はこの発明の実施の形態15による高周波増幅器に用いられる1段ハイパスフィルタ形整合回路を示す構成図である。
即ち、入力整合回路18、段間整合回路26又は出力整合回路11に実装される1段ハイパスフィルタ形整合回路19,27,13の内部を示す構成図である。
図において、1段ハイパスフィルタ形整合回路の直列キャパシタ71は線路に直列に接続されており、並列インダクタ72は一端が線路に接続され、他端がグランド73に接続されている。
図25の例では、並列インダクタ72の一端が直列キャパシタ71の出力側に接続されているが、並列インダクタ72の一端が直列キャパシタ71の入力側に接続されていてもよい。
図26においても、ショートスタブ74の一端が直列キャパシタ71の入力側に接続されていてもよい。
Claims (12)
- 入力信号のインピーダンス整合を図る入力整合回路と、上記入力整合回路による整合後の入力信号を2分配する分配回路と、上記分配回路により2分配された一方の入力信号を増幅する第1の増幅素子と、上記分配回路により2分配された他方の入力信号を増幅する第2の増幅素子と、上記第1の増幅素子により増幅された入力信号のインピーダンス整合を図る1段ローパスフィルタ形整合回路を含む第1の出力整合回路と、上記第2の増幅素子により増幅された入力信号のインピーダンス整合を図る1段ハイパスフィルタ形整合回路を含む第2の出力整合回路と、上記第1の出力整合回路による整合後の入力信号と上記第2の出力整合回路による整合後の入力信号を合成する合成回路とを備えた高周波増幅器において、
上記第1及び第2の増幅素子が多段接続され、上記第1の増幅素子の段間に接続される第1の段間整合回路が1段ハイパスフィルタ形整合回路を用いて構成され、上記第2の増幅素子の段間に接続される第2の段間整合回路が1段ローパスフィルタ形整合回路を用いて構成されていることを特徴とする高周波増幅器。 - 分配回路がウィルキンソン合成分配器で構成されていることを特徴とする請求項1記載の高周波増幅器。
- 合成回路がウィルキンソン合成分配器で構成されていることを特徴とする請求項1または請求項2記載の高周波増幅器。
- 第1及び第2の増幅素子と第1及び第2の出力整合回路の間に、2倍波のインピーダンスを設定するインピーダンス設定回路がそれぞれ挿入されていることを特徴とする請求項1から請求項3のうちのいずれか1項記載の高周波増幅器。
- 第1及び第2の入力整合回路と第1及び第2の増幅素子の間、あるいは、第1及び第2の段間整合回路と第1及び第2の増幅素子の間に、2倍波のインピーダンスを設定するインピーダンス設定回路がそれぞれ挿入されていることを特徴とする請求項1から請求項3のうちのいずれか1項記載の高周波増幅器。
- 入力整合回路、段間整合回路又は出力整合回路に位相調整用の線路が挿入されていることを特徴とする請求項1から請求項3のうちのいずれか1項記載の高周波増幅器。
- 第1及び第2の入力整合回路、第1及び第2の段間整合回路又は第1及び第2の出力整合回路に含まれている1段ハイパスフィルタ形整合回路及び1段ローパスフィルタ形整合回路における入力信号のインピーダンスZinと出力信号のインピーダンスZoutとの比であるインピーダンス変成比Zout/Zinが2であることを特徴とする請求項1から請求項6のうちのいずれか1項記載の高周波増幅器。
- 1段ローパスフィルタ形整合回路が線路に直列に接続されているインダクタと、線路に並列に接続されているキャパシタから構成されていることを特徴とする請求項1から請求項7のうちのいずれか1項記載の高周波増幅器。
- 1段ローパスフィルタ形整合回路が線路に直列に接続されている直列線路と、線路に並列に接続されているキャパシタから構成されていることを特徴とする請求項1から請求項7のうちのいずれか1項記載の高周波増幅器。
- 1段ローパスフィルタ形整合回路が線路に直列に接続されている抵抗と、線路に並列に接続されているキャパシタから構成されていることを特徴とする請求項1から請求項7のうちのいずれか1項記載の高周波増幅器。
- 1段ハイパスフィルタ形整合回路が線路に直列に接続されているキャパシタと、線路に並列に接続されているインダクタから構成されていることを特徴とする請求項1から請求項10のうちのいずれか1項記載の高周波増幅器。
- 1段ハイパスフィルタ形整合回路が線路に直列に接続されているキャパシタと、線路に並列に接続されているショートスタブから構成されていることを特徴とする請求項1から請求項10のうちのいずれか1項記載の高周波増幅器。
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