JP4739680B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP4739680B2
JP4739680B2 JP2004028365A JP2004028365A JP4739680B2 JP 4739680 B2 JP4739680 B2 JP 4739680B2 JP 2004028365 A JP2004028365 A JP 2004028365A JP 2004028365 A JP2004028365 A JP 2004028365A JP 4739680 B2 JP4739680 B2 JP 4739680B2
Authority
JP
Japan
Prior art keywords
thiol
bare chip
circuit conductor
gold layer
treated film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004028365A
Other languages
English (en)
Other versions
JP2005223088A (ja
Inventor
正之 金近
孝彦 野崎
弘三 田中
真一 関
茂和 加藤
寛幸 佐野
貴裕 松本
和久 宇井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Stanley Electric Co Ltd
Original Assignee
Stanley Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stanley Electric Co Ltd filed Critical Stanley Electric Co Ltd
Priority to JP2004028365A priority Critical patent/JP4739680B2/ja
Publication of JP2005223088A publication Critical patent/JP2005223088A/ja
Application granted granted Critical
Publication of JP4739680B2 publication Critical patent/JP4739680B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Die Bonding (AREA)

Description

本発明は、半導体ベアチップを搭載した半導体装置の製造方法及び半導体装置に関する。
従来、半導体ベアチップを搭載し、半導体ベアチップに設けられた電極と外部からこの半導体ベアチップに電力を供給したり外部との信号の授受を行うために外部に導出された電極とをボンディングワイヤを介して接続して電気的導通を図るようにするための回路基板には、一例としてガラスエポキシプリント回路基板がある。
ガラスエポキシプリント回路基板は、ガラスエポキシを基材とする基板の全面に銅箔を形成したガラスエポキシプリント基板の銅箔の不用な部分をエッチングで取り除いて回路パターンを残し、残った回路パターンの銅箔の上にニッケル層、更にニッケル層の上に置換型メッキ法、無電解還元型メッキ法および電解メッキ法などの手法で金層を形成した多層構造の回路導体を形成したものである。
上記構成のガラスエポキシプリント回路基板に半導体ベアチップを搭載して半導体装置を完成するまでのプロセスは、まずガラスエポキシプリント回路基板に接着剤を塗布し、その上に半導体ベアチップを搭載(ダイボンディング)して仮固定した後に加熱炉で接着剤を加熱硬化させて本固定する。そして半導体ベアチップに設けられた電極と回路導体とをボンディングワイヤで接続(ワイヤボンディング)して電気的導通を図る。更に半導体ベアチップを水分、塵埃およびガス等の外部環境から保護し、且つワイヤを振動、衝撃等の機械的応力から保護するために樹脂で封止して完了する。
ところで、このような半導体装置の製造プロセスにおいて、半導体ベアチップをガラスエポキシプリント回路基板に固定する接着剤の加熱硬化の工程で以下に述べるような問題が生じることが明らかになっている。それは、ガラスエポキシプリント回路基板の回路導体を形成する多層構造に起因するもので、接着剤の加熱硬化時に加えられる熱によってニッケル層の表層部からニッケルが離脱してその上層の金層内に拡散し、ニッケル化合物(主として水酸化ニッケル)の形態となって金層の表面(大気に露出した部分)に析出されるものである。
このような状態の金層の表面にワイヤボンディングを施すと、ボンディングワイヤと金層との間にニッケル化合物が介在して両者の接合を阻害し、接合強度の弱いものとなってしまう。
そこで、解決策として金層の厚みを厚くすることによって金層内に拡散したニッケル化合物が金層の表面まで到達するのを阻止することが考えられるが、この手法には金が高価であるために金層を厚くすることによって製品コストが上昇するという欠点がある。
そのため、金層の厚みを厚くすることなくワイヤボンディングによる十分な接合強度を確保する方法として、金層の表層部を薄く除去して水酸化ニッケル成分を取り除く方法が提案されている。具体的には、接着剤の加熱硬化の工程とワイヤボンディング工程との間にアルゴンプラズマによるエッチング工程を設け、金層の表面に析出した水酸化ニッケル成分をエッチングで取り除いて純度の高い金層の表面が露出したガラスエポキシプリント回路基板を後工程のワイヤボンディング工程に送るようにしたものである(例えば、特許文献1参照。)。
特許第2783133号公報
上述したように、金層の表面に析出した水酸化ニッケル成分を除去するためのスパッタリング工程は半導体ベアチップのダイボンディング工程の後工程であるため、ガラスエポキシプリント回路基板は半導体ベアチップが搭載された状態で投入される。そこで、ガラスエポキシ回路基板の回路導体を構成する金層の表面に析出した水酸化ニッケル成分を取り除くために行われるアルゴンプラズマによるエッチング洗浄処理によって、ガラスエポキシプリント回路基板に搭載されたGaAs等の静電気に弱い、或いは機械的に半導体ベアチップがストレス或いは損傷を受ける場合が多々ある。
そこで、本発明は上記問題に鑑みて創案なされたもので、プリント回路基板に搭載された半導体ベアチップにストレス或いは損傷を与えない方法によってプリント回路基板の回路導体に対するボンディングワイヤの十分な接合力を確保すると共に、半導体ベアチップとボンディングワイヤとを外部環境から保護するための樹脂封止においてプリント回路基板の回路導体と封止樹脂との間の十分な密着力を確保することができるような半導体装置の製造方法を実現するものである。
上記課題を解決するために、本発明の請求項1に記載された発明は、最下層の導体上に中間層のニッケル層が形成され、更に該ニッケル層の上に最上層の金層が形成された多層メッキの回路導体を有するプリント基板の前記金層の表面にチオール処理膜を形成するチオール処理工程と、前記チオール処理膜が形成された回路導体上に接着剤を介して半導体ベアチップを搭載するダイボンディング工程と、前記チオール処理膜が形成された回路導体上に、前記半導体ベアチップに設けられた電極と接続するボンディングワイヤをワイヤボンディングにより、前記チオール処理膜の一部を破壊して前記ボンディングワイヤと前記金層との直接接合を形成するワイヤボンディング工程と、を有することを特徴とするものである。
また、本発明の請求項2に記載された発明は、請求項1において、前記チオール処理工程でチオール処理膜が形成された回路導体に接着剤を介して搭載された半導体ベアチップに設けられた電極と前記半導体ベアチップが搭載された回路導体とは独立した回路導体とをボンディングワイヤによって接続するワイヤボンディング工程に先立って、前記チオール処理膜上に堆積した有機物を除去する有機物洗浄工程を設けたことを特徴とするものである。
また、本発明の請求項3に記載された発明は、請求項1または2のいずれかにおいて前記ダイボンディング工程において、加熱処理が施されることを特徴とするものである。
また、本発明の請求項4に記載された発明は、プリント基板上に形成され、ニッケル層および最上層となる金層を含む多層メッキから構成される回路導体と、前記金層上にニッケル化合物を介さずに形成されたチオール処理膜と、前記チオール処理膜上に接着剤を介して搭載された半導体ベアチップと、前記半導体ベアチップの上面に形成された電極と前記回路導体を接続するボンディングワイヤとを有し、前記ボンディングワイヤは、前記チオール処理膜を貫通し、その端部が前記金層と直接接合していることを特徴とするものである。
多層メッキの回路導体を形成したプリント回路基板の回路導体の表面にチオール処理膜を形成することによって、ボンディングワイヤと回路導体との接合強度が高まり、且つ、回路導体と封止樹脂との密着強度が向上した。
以下、この発明の好適な実施形態を図1〜図3を参照しながら、詳細に説明する(同一部分については同じ符号を付す)。尚、以下に述べる実施形態は、本発明の好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの実施形態に限られるものではない。
図1は本発明の実施形態を示すフローチャートであり、図1に基づいて本発明の実施形態の概略を説明する。まず、プリント回路基板を半導体装置製造プロセスに投入し、投入されたプリント回路基板はチオール処理工程でプリント回路基板の回路導体の表面にチオール処理膜が形成される。次にダイボンディング工程で導電性接着剤で半導体ベアチップを回路導体に仮固定し、加熱工程で導電性接着剤を加熱硬化させて半導体ベアチップを本固定する。更に、洗浄工程では加熱工程で回路導体のチオール処理面の表面に付着した有機物を洗浄除去し、ワイヤボンディング工程で半導体ベアチップの電極と回路導体をボンディングワイヤで接続し、封止工程で半導体ベアチップ及びボンディングワイヤを樹脂封止して、一連のプロセスが終了する。
次に、上記プロセスを図2〜図3を参照しながら詳細に説明する。図2は同じく本発明の実施形態を示す工程説明図である。まず、(a)半導体ベアチップを搭載するプリント回路基板1は、ガラスエポキシ、ベーク、紙フェノール等の絶縁基材2に10〜35μmの厚みの銅層3、その上に5μm程度の厚みのニッケル層4、更にその上に0.03〜0.05μmの厚みの金層5を形成した多層メッキの回路導体6a,6bを形成している。
このような構成の回路導体6a,6bを有するプリント回路基板1を(b)20〜80℃の1mmol/l程度のチオール化合物溶液中に15〜30分間浸漬し、溶液中から引き上げた後水洗浄して乾燥させる。すると、多層メッキの回路導体6a,6bの最上層に位置する金層5の表面(大気に露出した部分)に膜厚1〜10nmの硫黄の単分子膜(チオール処理膜7)が形成される。
この硫黄の単分子膜(チオール処理膜7)は導電性を阻害しないため、(c)金層の表面に形成されたチオール処理膜7に導電性接着剤8を塗布し、(d)その上に半導体ベアチップ9を搭載して仮固定して導電性接着剤8を180℃で加熱硬化させると、半導体ベアチップ9がプリント回路基板1の回路導体6aに本固定され且つ電気的導通が図られる。
従来の半導体装置の製造方法では、上記の導電性接着剤の加熱硬化の工程において、回路導体を構成するニッケル層からニッケルが離脱し、その上に位置する金層内を拡散されて金層の表面に水酸化ニッケル(ニッケル化合物)として析出される。そこで後工程のワイヤボンディング工程において金層の表面とボンディングワイヤとの間にニッケル化合物が介在すると両者の接合を阻害することになり、十分な接合力を確保することが困難な状況となる。そのため、ワイヤボンディング工程に先立って金層の表面に析出したニッケル化化合物を除去する工程を設けることにより、所望する接合力を確保するようにしている。
ニッケル化合物を除去するための具体的な方法としてはプラズマによるエッチング洗浄処理が行われているが、半導体ベアチップもプラズマ処理の影響によってストレス及び損傷をうけ、半導体ベアチップの信頼性を損なう可能性が考えられる。また、製造プロセスにニッケル化合物を除去する工程を設けることにより、工数の増加によるコストの上昇が避けられないこととなる。
一方、本発明の半導体装置の製造工程では、ダイボンディング工程に先立ってチオール処理工程を設け、金層5の表面にチオール処理膜7を形成してニッケル化合物が析出しないような対策を講じている。従って、以降のプロセスにニッケル化合物の除去の工程を設ける必要はない。
さて、半導体ベアチップ9が導電性接着剤8及びチオール処理膜7を介して金層5に固定された後は、(f)有機物の洗浄工程に移る。この工程は、(e)導電性接着剤8の加熱硬化時に導電性接着剤8から発生するガスによってチオール処理膜6の上に堆積した有機物10が次のワイヤボンディング工程でボンディングワイヤと回路導体との接合の阻害とならないように有機物10を除去する工程である。具体的には、紫外線照射によって有機物を除去する方法或いはシンナー、エチルアルコール、トリクレン、キシレン等を使用した有機洗浄によって除去する方法の中から適宜選択して実施される。
次は(g)ワイヤボンディング工程であり、半導体ベアチップ9に設けられた電極11と半導体ベアチップ9が搭載された回路導体6aとは独立した回路導体6bとをボンディングワイヤ12によって接続し、電気的導通を図るものである。この場合、ボンディングワイヤ12を接続する回路導体6bの金層5の表面にはチオール処理で形成されたチオール処理膜7が形成されているが、図3に示すようにこのチオール処理膜7はワイヤボンディング時に加えられるパワーによって破壊され、ボンディングワイヤ12と金層5の表面が直接接合されることになり、十分な接合強度を確保することができる。
次の工程は(h)半導体ベアチップ9を水分、塵埃およびガス等の外部環境から保護し、且つボンディングワイヤ12を振動、衝撃等の機械的応力から保護するために樹脂13で封止する工程である。ここまでに至る製造プロセスにおいて、チオール処理で形成されたチオール処理膜7はそのまま金層5の表面に保持されているので、プリント回路基板1に搭載された半導体ベアチップ9及びボンディングワイヤ12を樹脂封止しても、チオール処理膜7によって十分な密着力を確保することができる。
なぜならば、チオール処理膜は金属の表面に設けることによって金属表面と樹脂との密着力を向上させる性質を有しているからである。その理由は、チオールは金属表面に錯体を形成することによってチオール基を金属の方向に向け、樹脂成分との親和性が高い有機基を外側に向けているためと考えられている。
そして、以上のような製造プロセスを経て図2(h)に示すような半導体装置が組上げられることになる。
ここで、本発明の効果について述べる。まず、最下層に銅層、その上の中間層にニッケル層、更にその上の最上層に金層を形成した多層メッキの回路導体を形成したプリント回路基板において、最上層の金層の表面にチオール処理によってチオール処理膜を形成した。その結果、導電性接着剤の加熱硬化時にニッケル層から離脱してその上の金層内を拡散されるニッケルが金層の表面に析出するようなことはない。従って、従来プラズマによるエッチング洗浄でニッケル化合物を除去する場合に半導体ベアチップにストレス或いは損傷を与えていたのを回避することができ、信頼性のある製品に仕上げることができる。
また、従来の半導体製造プロセスにおいて、金層の表面に析出したニッケル化合物を除去するために行っていたプラズマによるエッチング洗浄は、真空チャンバー内の排気などの前処理を含めた一連の作業に時間が掛かり、また一度に処理できる量も比較的少量に限られることから生産効率の悪いものとなり、製造コストの上昇に繋がるものとなっていた。一方、本発明の半導体装置の製造プロセスにはプラズマ工程はなく、従って、生産効率がよく、工程数も少なくなることから製造コストの低減化に寄与するものである。
更に、プリント回路基板の回路導体の金層と封止樹脂との間にチオール処理膜を設けることにより、金層(回路導体)と封止樹脂との間の密着強度を高めた。その結果、半導体ベアチップ及びボンディングワイヤを外部環境から確実に保護することができ、製品の信頼性を向上させることができる。
本発明の半導体装置の製造方法に係わる実施形態を示すフローチャートである。 同じく本発明の半導体装置の製造方法に係わる実施形態を示す工程説明図である。 同じく本発明の半導体装置の製造方法に係わる実施形態において、ボンディングワイヤがチオール処理膜を破壊して金膜と直接接合している状態を模式的に示した図である。
符号の説明
1 プリント回路基板
2 絶縁基材
3 銅層
4 ニッケル層
5 金層
6a,6b 回路導体
7 チオール処理膜
8 導電性接着剤
9 半導体ベアチップ
10 有機物
11 電極
12 ボンディングワイヤ
13 樹脂

Claims (4)

  1. 最下層の導体上に中間層のニッケル層が形成され、更に該ニッケル層の上に最上層の金層が形成された多層メッキの回路導体を有するプリント基板の前記金層の表面にチオール処理膜を形成するチオール処理工程と、
    前記チオール処理膜が形成された回路導体上に接着剤を介して半導体ベアチップを搭載するダイボンディング工程と、
    前記チオール処理膜が形成された回路導体上に、前記半導体ベアチップに設けられた電極と接続するボンディングワイヤをワイヤボンディングにより、前記チオール処理膜の一部を破壊して前記ボンディングワイヤと前記金層との直接接合を形成するワイヤボンディング工程と、を有する半導体装置の製造方法。
  2. 前記チオール処理工程でチオール処理膜が形成された回路導体に接着剤を介して搭載された半導体ベアチップに設けられた電極と前記半導体ベアチップが搭載された回路導体とは独立した回路導体とをボンディングワイヤによって接続するワイヤボンディング工程に先立って、前記チオール処理膜上に堆積した有機物を除去する有機物洗浄工程を設けたことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記ダイボンディング工程において、加熱処理が施されることを特徴とする請求項1または2のいずれかに記載の半導体装置の製造方法。
  4. プリント基板上に形成され、ニッケル層および最上層となる金層を含む多層メッキから構成される回路導体と、
    前記金層上にニッケル化合物を介さずに形成されたチオール処理膜と、
    前記チオール処理膜上に接着剤を介して搭載された半導体ベアチップと、
    前記半導体ベアチップの上面に形成された電極と前記回路導体を接続するボンディングワイヤとを有し、
    前記ボンディングワイヤは、前記チオール処理膜を貫通し、その端部が前記金層と直接接合していることを特徴とする半導体装置
JP2004028365A 2004-02-04 2004-02-04 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP4739680B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004028365A JP4739680B2 (ja) 2004-02-04 2004-02-04 半導体装置の製造方法及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004028365A JP4739680B2 (ja) 2004-02-04 2004-02-04 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2005223088A JP2005223088A (ja) 2005-08-18
JP4739680B2 true JP4739680B2 (ja) 2011-08-03

Family

ID=34998491

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004028365A Expired - Fee Related JP4739680B2 (ja) 2004-02-04 2004-02-04 半導体装置の製造方法及び半導体装置

Country Status (1)

Country Link
JP (1) JP4739680B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008042824B4 (de) 2008-10-14 2022-01-27 Robert Bosch Gmbh Elektrischer Leiter und Verfahren zur Herstellung eines elektrischen Leiters
JP5328473B2 (ja) * 2009-05-14 2013-10-30 株式会社アルバック 治具およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01150493A (ja) * 1987-12-08 1989-06-13 Asahi Chem Res Lab Ltd はんだ付け用一時接着剤
JPH02299287A (ja) * 1989-05-15 1990-12-11 Shin Etsu Chem Co Ltd プリント回路基板の洗浄方法
JPH06291453A (ja) * 1993-04-06 1994-10-18 Hitachi Ltd 洗浄装置
JP2783133B2 (ja) * 1993-09-29 1998-08-06 松下電器産業株式会社 ワイヤボンディング前処理方法
JP3702656B2 (ja) * 1998-07-01 2005-10-05 セイコーエプソン株式会社 圧電素子およびその製造方法
JP2003133717A (ja) * 2001-10-29 2003-05-09 Matsushita Electric Ind Co Ltd 電子部品実装方法および実装システム

Also Published As

Publication number Publication date
JP2005223088A (ja) 2005-08-18

Similar Documents

Publication Publication Date Title
JP3010525B2 (ja) ヒートシンクが内装された半導体パッケージ及びヒートシンクの表面処理方法
JP5141076B2 (ja) 半導体装置
US7816777B2 (en) Semiconductor-element mounting substrate, semiconductor device, and electronic equipment
JP2009514242A (ja) 半導体ダイの実装方法および半導体パッケージ
JP2009032906A (ja) 半導体装置パッケージ
JPH08167678A (ja) 半導体装置
JP5151158B2 (ja) パッケージ、およびそのパッケージを用いた半導体装置
JP4070470B2 (ja) 半導体装置用多層回路基板及びその製造方法並びに半導体装置
JP5003812B2 (ja) プリント配線板及びプリント配線板の製造方法
JP2005294443A (ja) 半導体装置及びその製造方法
US20050093121A1 (en) Chip package and substrate
JP4739680B2 (ja) 半導体装置の製造方法及び半導体装置
US10356911B2 (en) Electronic device module and method of manufacturing the same
JP2010080931A (ja) 電子部品モジュールおよびその製造方法
JP4728606B2 (ja) 電子装置
JP4642061B2 (ja) 回路装置の製造方法
JP2006286679A (ja) 半導体装置およびその製造方法
US20120225521A1 (en) Board on chip package substrate and manufacturing method thereof
JP5757979B2 (ja) 半導体装置パッケージ
JP4529041B2 (ja) 回路基板モジュール化方法
JP3818591B2 (ja) スルーホール電極付き電子部品およびその製造方法
JP2622104B2 (ja) 電子装置パッケージの製造方法
JPH10116929A (ja) 半導体装置の製造方法
JP2008251868A (ja) 半導体素子収納用パッケージ
WO2018008214A1 (ja) 配線基板、配線基板の製造方法、電子部品、および電子部品の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070122

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091124

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100316

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100324

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110329

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110428

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4739680

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees