JP4697272B2 - Ｉｉｉ−ｖ族化合物半導体基板の製造方法およびエピタキシャルウエハの製造方法 - Google Patents

Description

本発明は、ＩＩＩ−Ｖ族化合物半導体基板の製造方法、エピタキシャルウエハの製造方法、ＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハに関し、より特定的にはＦＥＴ（Field effect transistor：電界効果トランジスタ）、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）などのデバイスに好適なＩＩＩ−Ｖ族化合物半導体基板の製造方法、エピタキシャルウエハの製造方法、ＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハに関する。

ＩＩＩ−Ｖ族化合物半導体は携帯電話の分野で高性能な増幅機能やスイッチ機能を有するためＦＥＴ、ＨＥＭＴ、ＨＢＴ(Heterojunction Bipolar Transistor：ヘテロ接合バイポーラトランジスタ）などの無線通信用デバイスの基礎材として用いられる。現在、携帯電話等に用いられるＨＥＭＴデバイスを製造する際、たとえばＧａＡｓ（ガリウム砒素）基板上にＧａＡｓ層、ＡｌＧａＡｓ（アルミニウムガリウム砒素）層またはＩｎＧａＡｓ（インジウムガリウム砒素）層等の薄膜のエピタキシャル層をＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy：有機金属化学気相堆積）法やＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法等により形成されている。この場合、ＧａＡｓ基板等の表面に不純物等が付着していると良質なエピタキシャル層が得られず、かつその後のデバイス特性を劣化させることになる。たとえば、エピタキシャル層とＧａＡｓ基板との界面に自由電子を放出するような不純物が存在するとデバイスのピンチオフ特性やドレイン耐圧に影響を与えることが知られている。このような不具合を回避するために、従来、エピタキシャル成長前にＧａＡｓ基板表面のウエットエッチングを行ない、表面の不純物を除去したり、エピタキシャル成長装置内にＧａＡｓ基板を配置した後に導入ガスや熱等によるＧａＡｓ基板表面のクリーニングを行って不純物を除去していた。

しかしながら、上述した前処理やクリーニングを行なっても、クリーンルーム雰囲気や装置内からのごく微量の汚染、たとえば、クラーク数の高いＳｉ（シリコン）などは管理された環境といえども比較的容易に付着しやすく、ＧａＡｓ基板とエピタキシャル層との界面に蓄積され自由電子を放出する状態となり、上述したデバイス特性を劣化させる原因となることがある。

これら不具合の解決手段として、特開平９−３２０９６７号公報（特許文献１）には、紫外線オゾンを照射して、ＩＩＩ−Ｖ族化合物半導体基板上に、２〜３０ｎｍの厚さを有する酸化膜を形成している化合物半導体ウエハの製造方法が開示されている。この特許文献１では、酸化膜を形成することによって、ＩＩＩ−Ｖ族化合物半導体基板とエピタキシャル層との界面付近に残留するＳｉを電気的に不活性にすることが開示されている。

また特開平１１−１２６７６６号公報（特許文献２）には、オゾン溶存超純水に浸漬することにより酸化膜を形成した後、アルカリ溶液またはアルカリと酸との混合溶液で洗浄することにより、酸化膜を除去する半導体結晶ウエハの洗浄方法が開示されている。この特許文献２では、ＩＩＩ−Ｖ族化合物半導体基板の表面に残留している不純物を除去していることが開示されている。

また特開２００３−２０６１９９号公報（特許文献３）には、ＩＩＩ−Ｖ族化合物半導体基板とエピタキシャル層との界面に蓄積する酸素（Ｏ）とＳｉとの比が２以上である化合物半導体結晶が開示されている。この特許文献３では、ＳｉとＯとを化合してＳｉＯ₂（二酸化ケイ素）に生成することにより、Ｓｉ単体として界面に存在することを防止していることが開示されている。

また特開２００６−１２８６５１号公報（特許文献４）には、Ｓｉ酸化膜を有し、このＳｉ酸化膜表面のヘイズが１０ｐｐｍ以下の半導体装置が開示されている。この特許文献４では、Ｓｉ酸化膜によりＩＩＩ−Ｖ族化合物半導体基板の表面に存在するＳｉおよびＳｉ化合物が不活性化されているので、Ｓｉがドナーとして作用することによるキャリアの蓄積がなく、かつ表面モフォロジーが悪化しないことが開示されている。
特開平９−３２０９６７号公報 特開平１１−１２６７６６号公報 特開２００３−２０６１９９号公報 特開２００６−１２８６５１号公報

しかしながら、上記特許文献１では、紫外線（ＵＶ）オゾン発生装置を用いて紫外線オゾンを照射している。すなわち、ＩＩＩ−Ｖ族化合物半導体基板上に存在する酸素を紫外線によりオゾン化させて発生させるので、ＩＩＩ−Ｖ族化合物半導体基板上に残存する不純物であるＳｉを不活性化に最適な酸化膜を得るために必要な酸素量の制御が難しく、所望の酸化膜を形成するために要する制御性が得られにくい。また気体中のオゾン密度が小さくなるため、ＩＩＩ−Ｖ族化合物半導体基板の表面に接触するオゾン濃度にバラツキが生じる。したがって、酸化膜の厚みにバラツキが生じるという問題がある。

上記特許文献１〜４では、ＩＩＩ−Ｖ族化合物半導体基板の表面に比較的多くの酸素が含まれている。表面の酸化の程度が進むにつれて、ＩＩＩ−Ｖ族化合物半導体基板の表面が酸化膜に覆われる。このため、ＩＩＩ−Ｖ族化合物半導体基板表面とエピタキシャル層との格子整合が悪くなったり、ステップ成長が困難になったりして、エピタキシャル層の原子レベルでの表面荒れが生じるという問題がある。

さらに、特許文献２では、オゾン水を用いて表面に酸化膜を形成している。オゾン水は中性液である。一般的に、ＩＩＩ−Ｖ族化合物半導体基板を純水(中性)もしくはアルカリ性の溶液で処理すると、Ｖ族酸化物が除去されやすく、酸性液で処理すると、ＩＩＩ族酸化物が除去されやすい。したがって、特許文献２のように中性のオゾン水で処理すると、ＩＩＩ−Ｖ族化合物半導体の基板表面はストイキオメトリ（化学量論的組成）としてはＩＩＩ族リッチな表面になりやすい。エピタキシャル成長の昇温過程では相対的にＶ族元素の解離がＩＩＩ族元素の解離より起こりやすい。このため、エピタキシャル層を成長すると、ＩＩＩ族酸化物は残存しやすく、基板状態でのストイキオメトリを引き継いでＩＩＩ族リッチになりやすい。このストイキオメトリのアンバランスがエピタキシャル層の表面荒れの原因の１つになる。

この発明は、上記のような課題を解決するためになされたものであり、本発明の目的は、酸化膜の厚みを精度よく制御でき、かつエピタキシャル層を形成したときに表面荒れを抑制するＩＩＩ−Ｖ族化合物半導体基板の製造方法、エピタキシャルウエハの製造方法、ＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハを提供することである。

本発明のＩＩＩ−Ｖ族化合物半導体基板の製造方法は、以下の工程が実施される。まず、ＩＩＩ−Ｖ族化合物半導体からなる基板が準備される。そして、この基板が酸性溶液で洗浄される。そして、洗浄する工程後に、湿式法により基板上に酸化膜が形成される。

本発明のＩＩＩ−Ｖ族化合物半導体基板の製造方法によれば、酸化膜を形成する前に、酸性溶液で基板を洗浄している。本発明者は鋭意研究の結果、酸性溶液で基板を洗浄すると、基板の表面において、Ｖ族原子が相対的に多く存在し、ＩＩＩ族原子が相対的に少なく存在することを見出した。このＩＩＩ−Ｖ族化合物半導体基板を用いてエピタキシャル層を形成する際には、成長の昇温過程でＶ族元素の解離圧が高いため、Ｖ族原子が解離しやすい。しかし、本発明のＩＩＩ−Ｖ族化合物半導体基板の表面にはＶ族原子が多く存在するので、エピタキシャル層を形成すると表面においてＶ族原子が少なくなることを抑制することができる。このため、エピタキシャル層の表面のＶ族原子とＩＩＩ族原子とのストイキオメトリバランスを拮抗させることができる。このＩＩＩ族元素とＶ族元素との均衡により、エピタキシャル層の表面を平滑にし、エピタキシャル層の表面荒れを抑制することができる。

また湿式法により酸化膜を形成している。湿式法では、溶液中の酸化剤濃度と基板処理時間とを制御することで、容易に酸化膜の厚みを制御できる。このため、酸化膜の厚みを精度よく制御することができる。

なお、基板表面に酸化膜を形成することにより、その酸素がエピタキシャル成長過程でＩＩＩ−Ｖ族化合物半導体中に深い不純物準位を形成し、Ｓｉの自由電子を捕獲する働きをする。基板表面に存在するＳｉキャリアを補償するために最適な量の酸化膜を付与することで、自由電子を不活性化することができる。このため、酸化膜を形成することにより、ピンチオフ特性やドレイン耐圧といったデバイス特性に有利に寄与する。

以上のように、酸化膜の厚みを制御することにより基板とエピタキシャル層との界面のキャリアを無害化し、かつ酸性溶液による洗浄によりエピタキシャル層の表面荒れを抑制したＩＩＩ−Ｖ族化合物半導体基板を製造することができる。

上記ＩＩＩ−Ｖ族化合物半導体基板の製造方法において好ましくは、上記酸化膜を形成する工程では、１５Å以上３０Å以下の厚みを有する酸化膜を形成する。

酸化膜の厚みが１５Å以上の場合、酸化膜中のＯによりＳｉを効果的に不活性化することができる。このため、Ｓｉがキャリアとして振舞うことによる影響を低減することができる。一方、酸化膜の厚みが３０Å以下の場合、ＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層を形成したときに、酸化膜によるエピタキシャル層の表面荒れの影響を低減できるので、効果的に表面荒れを抑制することができる。

上記ＩＩＩ−Ｖ族化合物半導体基板の製造方法において好ましくは、洗浄する工程では、ｐＨが６未満の酸性溶液を用いる。

これにより、基板の表面をＶ族リッチにし、エピタキシャル層成長後の表面のストイキオメトリの均衡を保つことができる。このため、エピタキシャル層の表面荒れをより抑制することができる。

上記ＩＩＩ−Ｖ族化合物半導体基板の製造方法において好ましくは、酸化膜を形成する工程では、過酸化水素水を用いて酸化膜を形成する。

過酸化水素水は、その分解反応速度が極めて小さく、溶液中の酸素濃度の時間安定性が高いため、酸化膜の厚みの制御性が良い。このため、酸化膜を再現性よく形成することができる。

上記ＩＩＩ−Ｖ族化合物半導体基板の製造方法において好ましくは、準備する工程では、ＧａＡｓ（ガリウム砒素）、ＩｎＰ（インジウムリン）またはＧａＮ(窒化ガリウム）よりなる基板を準備する。

これにより、半導体素子として有用なＩＩＩ−Ｖ族化合物半導体基板を製造することができる。

本発明のエピタキシャルウエハの製造方法は、以下の工程が実施される。まず、上記いずれかに記載のＩＩＩ−Ｖ族化合物半導体基板の製造方法によりＩＩＩ−Ｖ族化合物半導体基板が製造される。そして、ＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層が形成される。

本発明のエピタキシャルウエハの製造方法によれば、まず酸性溶液でＩＩＩ−Ｖ族化合物半導体基板表面をＶ族元素リッチに制御し、その後酸化膜の厚みを再現性よく制御したＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層を形成している。酸性溶液で処理することによりＩＩＩ−Ｖ族化合物半導体基板の表面のＶ族元素が相対的に多くなるため、この上に形成したエピタキシャル層表面のＶ族元素の脱落が抑制されているので、そのＩＩＩ族元素とＶ族元素との均衡によりエピタキシャル層の表面荒れを抑制することができる。また酸化膜の厚みの制御性がよいので、Ｓｉキャリアを精度よく（再現性よく）補償して無害化することができる。このため、ピンチオフ特性やドレイン耐圧などのデバイス特性に有利に寄与するエピタキシャルウエハを製造することができる。

本発明のＩＩＩ−Ｖ族化合物半導体基板は、上記いずれかに記載のＩＩＩ−Ｖ族化合物半導体基板の製造方法により製造されている。

本発明のＩＩＩ−Ｖ族化合物半導体基板によれば、Ｖ族原子が相対的に多く存在し、ＩＩＩ族原子が相対的に少なく存在する表面を有する基板を備えている。一方、エピタキシャル層を形成する際には、成長の昇温過程でＶ族元素の解離圧が高いため、Ｖ族元素が解離しやすい。つまり、エピタキシャル層の表面のＶ族原子とＩＩＩ族原子とのストイキオメトリバランスがエピタキシャル成長後には拮抗するように作用する。このため、このＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層を形成する際に、エピタキシャル層の表面荒れを抑制することができる。

また厚みを精度よく制御した酸化膜を備えている。このため、Ｓｉキャリアを不活性化することができるので、このＩＩＩ−Ｖ族化合物半導体基板を用いて半導体素子を形成すると、半導体素子の特性を向上することができる。

上記ＩＩＩ−Ｖ族化合物半導体基板において好ましくは、酸化膜は、１５Å以上３０Å以下の厚みを有している。

酸化膜の厚みが１５Å以上の場合、Ｓｉキャリアが充分に不活性化されているので、このＩＩＩ−Ｖ族化合物半導体基板を用いて半導体素子を形成すると、半導体素子の特性を向上することができる。酸化膜の厚みが３０Å以下の場合、ＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層を形成したときに、酸化膜によるエピタキシャル層の表面荒れの影響が低減されているので、効果的に表面荒れを抑制することができる。

本発明のエピタキシャルウエハは、上記いずれかに記載のＩＩＩ−Ｖ族化合物半導体基板と、このＩＩＩ−Ｖ族化合物半導体基板上に形成されたエピタキシャル層とを備えている。

本発明のエピタキシャルウエハによれば、表面をＶ族元素リッチに制御し、かつ酸化膜の厚みを再現性よく制御したＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層が形成されている。Ｖ族原子の脱落が抑制されているので、エピタキシャル層の表面荒れが抑制されている。また酸化膜の厚みのバラツキが抑制されているので、不活性化するＳｉ量が制御されている。このため、このエピタキシャルウエハを用いて半導体素子を形成すると、半導体素子の特性を向上することができる。

なお、明細書において、「ＩＩＩ−Ｖ族化合物半導体基板」とは、ＩＩＩ族原子とＶ族原子とを含む化合物半導体基板を意味する。「ＩＩＩ族」とは、旧ＩＵＰＡＣ（The International Union of Pure and Applied Chemistry）方式のＩＩＩＢ族を意味し、「Ｖ族」とは旧ＩＵＰＡＣ方式のＶＢ族を意味する。

本発明のＩＩＩ−Ｖ族化合物半導体基板の製造方法、エピタキシャルウエハの製造方法、ＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハによれば、酸性溶液で洗浄し、かつ湿式法で酸化膜を形成することにより、酸化膜の厚みを精度よく制御でき、かつエピタキシャル層を形成したときに表面荒れを抑制することができる。

以下、図面に基づいて本発明の実施の形態および実施例を説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付してその説明は繰り返さない。

（実施の形態１）
図１は、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板を概略的に示す断面図である。図１を参照して、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板を説明する。

図１に示すように、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板１０は、基板１１と、酸化膜１２とを備えている。酸化膜１２は、基板１１上に形成されている。

基板１１は、たとえばＧａＡｓ、ＩｎＰ、ＧａＮ、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）などのＩＩＩ−Ｖ族化合物半導体からなり、ＧａＡｓ、ＩｎＰまたはＧａＮよりなることが好ましい。

酸化膜１２は、基板１１側に位置する面と反対側の表面１２ａを有している。酸化膜１２は、１５Å以上３０Å以下の厚みＨを有していることが好ましく、１７Å以上１９Å以下であることがより好ましい。酸化膜１２の厚みＨが１５Å以上の場合、Ｓｉが十分に不活性化されているので、このＩＩＩ−Ｖ族化合物半導体基板１０を用いて半導体素子を形成すると、半導体素子の特性を向上することができる。酸化膜１２の厚みＨが１７Å以上の場合、半導体素子の特性をより向上することができる。一方、酸化膜１２の厚みＨが３０Å以下の場合、ＩＩＩ−Ｖ族化合物半導体基板１０上にエピタキシャル層を形成したときに、酸化膜１２によるエピタキシャル層の表面荒れの影響が低減されるので、効果的に表面荒れを抑制することができる。酸化膜１２の厚みＨが１９Å以下の場合、より効果的に表面荒れを抑制することができる。

なお、上記「酸化膜１２の厚み」とは、たとえばエリプソメータを用いてＩＩＩ−Ｖ族化合物半導体基板１０の略中央部に位置する酸化膜１２の厚みを測定した値である。

また酸化膜１２は、ＩＩＩ族原子、Ｖ族原子、Ｏ原子およびＳｉ原子を含んでいることが好ましい。

また酸化膜１２の酸化指数は、０．５以上が好ましく、０．７以上がより好ましい。酸化指数が０．５以上の場合、酸化膜１２の実質的な厚みＨを判断することができる。酸化指数が０．７以上の場合、酸化膜１２の実質的な厚みＨを十分に判断することができる。

なお、上記「酸化膜１２の酸化指数」とは、たとえばＸＰＳ法により、ＩＩＩ族原子とＯ原子との結合数（ＩＩＩ族−Ｏ）、Ｖ族原子とＯ原子との結合数（Ｖ族−Ｏ）、Ｇａ原子とＡｓ原子との結合数（ＩＩＩ族−Ｖ族）とを測定し、｛（（ＩＩＩ族−Ｏ）＋（Ｖ族−Ｏ）｝／｛（ＩＩＩ族−Ｖ族）＋（ＩＩＩ族−Ｏ）＋（Ｖ族−Ｏ）｝の式より算出される値を意味する。

図２は、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板の製造方法のフローチャートを示す図である。図２を参照して、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板の製造方法について説明する。

まず、図２に示すように、ＩＩＩ−Ｖ族化合物半導体からなる基板１１を準備する準備工程（Ｓ１１）を実施する。準備工程（Ｓ１１）では、ＧａＡｓ、ＩｎＰまたはＧａＮよりなる基板１１を準備することが好ましい。

次に、基板１１を酸性溶液で洗浄する洗浄工程（Ｓ１２）を実施する。この洗浄工程（Ｓ１２）を実施することにより、基板１１の表面はＶ族原子が脱落することを抑制できる。このため、洗浄工程（Ｓ１２）後の基板１１は、Ｖ族リッチの表面を有する。

洗浄工程（Ｓ１２）では、用いる酸性溶液のｐＨは６未満が好ましく、２．０以上５．５以下がより好ましい。ｐＨが６未満の場合、基板１１の表面からＶ族原子が脱落することをより抑制することができるので、基板１１の表面をよりＶ族リッチにすることができる。ｐＨが５．５以下の場合、基板１１の表面をより一層Ｖ族リッチにすることができる。一方、ｐＨが２．０以上の場合には、基板１１の表面をＶ族リッチにすることができるとともに、酸性溶液による表面荒れを抑制することができる。

洗浄工程（Ｓ１２）で用いる酸性溶液は特に限定されないが、たとえば希塩酸、希硫酸、希硝酸、有機酸などを用いることができる。有機酸としては、たとえば蟻酸、酢酸、蓚酸、乳酸、りんご酸、クエン酸などを用いることができる。

洗浄工程（Ｓ１２）で用いられる酸性溶液の温度は特に限定されないが、室温とすることが好ましい。室温とすることによって、ＩＩＩ−Ｖ族化合物半導体基板１０の製造装置を簡略化できる。

また、洗浄時間は特に限定されないが、たとえば１０秒以上３００秒以下が好ましい。この範囲内で洗浄工程（Ｓ１２）を実施すると、酸性溶液の費用を削減でき、生産性の向上を図ることができる。

洗浄工程（Ｓ１２）では、濃度が数％以下の薄い酸性溶液を使い、たとえば図３に示すような超音波装置を用いて酸性溶液に振動または揺動を加える様式がある。なお、図３は、本実施の形態における洗浄工程において使用される処理装置を模式的に示す断面図の一例であって、この様式には限定されず、枚葉スピン洗浄装置などの様式であってもよい。超音波を印加する場合は、９００〜２０００ｋＨｚのメガヘルツ帯の周波数の超音波を用いることが望ましい。

図３に示すように、処理装置は酸性溶液７を保持するための洗浄浴槽１と、洗浄浴槽１の底面に設置された超音波発生部材３と、超音波発生部材３に接続され、超音波発生部材３を制御するための制御部５とを備えている。洗浄浴槽１の内部には酸性溶液７が保持されている。また、酸性溶液７には複数の基板１１を保持するためのホルダ９が浸漬された状態になっている。ホルダ９には、洗浄対象である複数の基板１１が保持されている。洗浄浴槽１の底面には超音波発生部材３が配置されている。

洗浄工程（Ｓ１２）において基板１１の洗浄を行なうときには、図３に示すように洗浄浴槽１の内部に所定の酸性溶液７を配置し、ホルダ９に保持された基板１１をホルダ９ごと酸性溶液７に浸漬する。このようにして、基板１１の表面を酸性溶液７により洗浄できる。

また、このとき、超音波発生部材３を制御部５により制御することで超音波を発生させてもよい。この結果、酸性溶液７に超音波が印加される。このため、酸性溶液７が振動するので基板１１から不純物、微粒子などを除去する効果を高めることができる。また、洗浄浴槽１をＸＹステージなど揺動可能な部材上に配置して当該部材を揺動させることにより、洗浄浴槽１を揺動させて内部の酸性溶液７を攪拌（揺動）してもよい。あるいは、基板１１をホルダ９ごと手作業などにより揺らすことで、酸性溶液７を攪拌（揺動）してもよい。この場合も、超音波の印加と同様に基板１１から不純物や微粒子を除去する効果を高めることができる。

なお、これらの洗浄工程（Ｓ１２）後には、酸性溶液を除去するため、純水リンス工程が実施される。さらに、純水リンス工程後には、遠心乾燥等で基板１１の水分が除去される。純水リンス工程では、たとえば９００〜２０００ｋＨｚの超音波を印加することで、微粒子の付着を防止できる。また、純水リンス工程では、基板１１の表面の酸化防止のために、たとえば酸素濃度が１００ｐｐｂ以下に脱気された純水が用いられる。

次に、湿式法により基板１１上に酸化膜１２を形成する形成工程（Ｓ１３）を実施する。湿式法とは、酸素を含む溶液を用いて酸化膜１２を形成する方法を意味する。たとえばオゾン水、過酸化水素水を用いて酸化膜１２を形成することができ、過酸化水素水を用いることが好ましい。過酸化水素水は、室温においてその分解速度が非常に遅いため、Ｏ濃度の経時的変化が小さく安定している。したがって酸化膜１２の厚みを精度を向上して再現性よく形成することができる。

形成工程（Ｓ１３）では、基板１１の表面に酸素を接触させることにより、基板１１の表面上に酸化膜１２を形成する。このときＳｉ原子を取り込んで酸化膜を形成することが好ましい。これにより、ＩＩＩ族原子、Ｖ族原子、Ｏ原子およびＳｉ原子を含む酸化膜１２を形成することが好ましい。

形成工程（Ｓ１３）では、上述した理由と同様に、好ましくは１５Å以上３０Å以下、より好ましくは１７Å以上１９Å以下の厚みＨを有する酸化膜１２を形成する。

以上の工程（Ｓ１１〜Ｓ１３）を実施することによって、図１に示すＩＩＩ−Ｖ族化合物半導体基板１０を製造することができる。

なお、本実施の形態では、ＩＩＩ−Ｖ族化合物半導体基板１０は、ＩＩＩ−Ｖ族化合物半導体よりなる基板１１を備えているが、ＩＩＩ−Ｖ族化合物半導体基板は、基板１１において酸化膜１２が形成されている面と反対側の面に形成された別の基板をさらに備えていてもよい。別の基板は、ＩＩＩ−Ｖ族化合物半導体基板であってもよく、別の材料であってもよい。ＩＩＩ−Ｖ族化合物半導体基板が別の基板を備えている場合には、たとえば、準備工程（Ｓ１１）で、別の基板と基板１１とが積層された状態の基板を準備する。

以上説明したように、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板１０の製造方法は、基板１１を酸性溶液で洗浄する洗浄工程（Ｓ１２）と、洗浄工程（Ｓ１２）後に、湿式法により基板１１上に酸化膜１２を形成する形成工程（Ｓ１３）とを備えている。

本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板１０の製造方法によれば、洗浄工程（Ｓ１２）により、基板１１の表面において、Ｖ族原子が相対的に多く、ＩＩＩ族原子が相対的に少なくなる。一方、ＩＩＩ−Ｖ族化合物半導体基板１０を用いてエピタキシャル層を形成する際には、Ｖ族原子が脱落しやすい。しかし、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板１０の表面にはＶ族原子が多く存在するので、エピタキシャル層を形成したときのエピタキシャル層の表面においてＶ族原子が少なくなることを抑制することができる。このため、エピタキシャル層の表面のＶ族原子とＩＩＩ族原子とのストイキオメトリの悪化を抑制することができる。したがって、エピタキシャル層の表面荒れを抑制することができる。

また形成工程（Ｓ１３）では、湿式法により酸化膜を形成している。湿式法では、溶存させる酸素濃度を制御しやすく、かつ酸素濃度を高くすることができる。このため、発生させる酸素量の制御が容易で、かつ、基板１１の表面に接触する酸素濃度のバラツキを抑制することができる。したがって、酸化膜１２の厚みのバラツキを抑制することができる。

このＩＩＩ−Ｖ族化合物半導体基板１０を製造する際には、製造工程で使用する治具やクリーンルーム内の雰囲気からＳｉが導入されることが知られている。ＩＩＩ−Ｖ族化合物半導体基板１０上にエピタキシャル層を形成するために昇温すると、この酸化膜１２中のＯ原子は、取り込まれたＳｉ原子とともに電気的に活性化し、深い準位を形成する。このため、浅い準位を形成したＳｉ原子はキャリアを放出するが、深い準位を形成したＯ原子がこのキャリアを捕獲して電気的に中性にする。このため、Ｓｉがｎ型キャリアとして働くことを抑制することができる。このように、ＩＩＩ−Ｖ族化合物半導体基板１０を用いて半導体素子を製造すると、ＩＩＩ−Ｖ族化合物半導体基板１０とエピタキシャル層との間に残存するＳｉキャリアに起因する半導体素子のリーク電流を抑制することができるので、半導体素子の特性の劣化を抑制することができる。

さらに、酸化膜１２を形成することにより、ＩＩＩ−Ｖ族化合物半導体基板１０の経時的変化を抑制することができる。このため、ＩＩＩ−Ｖ族化合物半導体基板１０の保管の利便性を向上することができる。

（実施の形態２）
図４は、本実施の形態におけるエピタキシャルウエハを概略的に示す断面図である。図４を参照して、本実施の形態におけるエピタキシャルウエハ２０について説明する。

図４に示すように、本実施の形態におけるエピタキシャルウエハ２０は、実施の形態１のＩＩＩ−Ｖ族化合物半導体基板１０と、ＩＩＩ−Ｖ族化合物半導体基板１０上に形成されたエピタキシャル層２１とを備えている。つまり、エピタキシャルウエハ２０は、基板１１と、基板１１上に形成された酸化膜１２と、酸化膜１２上に形成されたエピタキシャル層２１とを備えている。

ＩＩＩ−Ｖ族化合物半導体基板１０と、エピタキシャル層２１との界面１０ａのキャリア濃度は、５×１０¹⁴ａｔｏｍｓ／ｃｃ未満であることが好ましく、５×１０¹³ａｔｏｍｓ／ｃｃ以下であることが好ましい。エピタキシャルウエハ２０は酸化膜１２を備えているので、Ｓｉが活性化することによるキャリアを低減できる。このため、上記のような低いキャリア濃度を実現できる。５×１０¹⁴ａｔｏｍｓ／ｃｃ未満の場合、Ｓｉが活性化することによるキャリアを低減できるので、このエピタキシャルウエハ２０を用いて半導体素子を形成すると、半導体素子の特性を向上することができる。５×１０¹³ａｔｏｍｓ／ｃｃ以下の場合、半導体素子の特性をより向上することができる。

エピタキシャル層２１は、特に限定されないが、たとえばＩＩＩ−Ｖ族化合物半導体であり、基板１１を構成する元素の少なくとも１つを含んでいることが好ましい。

エピタキシャル層２１は、複数の層を含んでいてもよい。図５は、本実施の形態において、エピタキシャル層２１が複数の層を含んでいる状態を概略的に示す断面図である。図５に示すように、エピタキシャル層２１は、第１の層２３と、第１の層２３上に形成された第２の層２４とを含んでいてもよい。エピタキシャルウエハ２２がＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）に用いられる場合、第１の層２３はたとえば高純度の電子走行層で、第２の層２４は電子供給層である。

図６は、本実施の形態におけるエピタキシャルウエハの製造方法を示すフローチャートである。続いて、図６を参照して、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板の製造方法について説明する。

まず、図６に示すように、実施の形態１のＩＩＩ−Ｖ族化合物半導体基板１０を製造する（Ｓ１１〜Ｓ１３）。

次に、ＩＩＩ−Ｖ族化合物半導体基板１０上にエピタキシャル層２１を形成する後処置工程（Ｓ２１）を実施する。後処理工程（Ｓ２１）では、ＩＩＩ−Ｖ族化合物半導体基板１０の表面上に、たとえばエピタキシャル成長させてエピタキシャル層２１を形成する成膜処理などが実施される。このとき、基板１１を構成する元素の少なくとも１つを含むＩＩＩ−Ｖ族化合物半導体結晶を成長させることが好ましい。そして、複数の素子を形成することが好ましい。その場合、所定の構造をＩＩＩ−Ｖ族化合物半導体基板１０上に形成した後にＩＩＩ−Ｖ族化合物半導体基板１０を個々の半導体素子に分割するために、たとえばダイシングなどを行なう分割工程が実施される。このようにして、ＩＩＩ−Ｖ族化合物半導体基板１０を用いた半導体素子を得ることができる。そのような半導体素子は、たとえばリードフレームなどに搭載される。そして、ワイヤボンディング工程などを実施することにより、上記素子を用いた半導体装置を得ることができる。

なお、エピタキシャル成長させる方法は特に限定されず、たとえば、ＨＶＰＥ（Hydride Vapor Phase Epitaxy：ハイドライド気相成長）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition：有機金属化学気相堆積）法、昇華法などの気相成長法、フラックス法、高窒素圧溶液法などの液相法などを採用することができる。

以上の工程（Ｓ１１〜Ｓ１３、Ｓ２１）を実施することにより、図４または図５に示すエピタキシャルウエハ２０、２２を製造することができる。

以上説明したように、本実施の形態におけるエピタキシャルウエハ２０、２２の製造方法は、実施の形態１におけるＩＩＩ−Ｖ族化合物半導体基板１０上にエピタキシャル層２１を形成する後処理工程（Ｓ２１）を備えている。

本実施の形態におけるエピタキシャルウエハ２０、２２の製造方法によれば、ＩＩＩ−Ｖ族化合物半導体基板１０の酸化膜１２の表面１２ａはＶ族原子が相対的に多く、ＩＩＩ族原子が相対的に少ない。ＩＩＩ−Ｖ族化合物半導体基板１０を用いてエピタキシャル層２１を形成する際には、Ｖ族原子が脱落しやすい。しかし、本実施の形態におけるＩＩＩ−Ｖ族化合物半導体基板１０の表面にはＶ族原子が多く存在するので、エピタキシャル層２１の表面においてＶ族原子が脱落することを抑制することができる。このため、エピタキシャル層２１の表面のＶ族原子とＩＩＩ族原子とのストイキオメトリの悪化を抑制することができる。したがって、エピタキシャル層２１の表面荒れを抑制したエピタキシャルウエハ２０、２２を製造することができる。

また酸化膜１２の厚みのバラツキが抑制されたＩＩＩ−Ｖ族化合物半導体基板１０を用いている。このため、後処理工程（Ｓ２１）においてＩＩＩ−Ｖ族化合物半導体基板１０上にエピタキシャル層２１を形成するために昇温すると、この酸化膜１２中のＯ原子は、取り込まれたＳｉ原子とともに電気的に活性化し、深い準位を形成する。浅い準位を形成したＳｉ原子はキャリアを放出するが、深い準位を形成したＯ原子がこのキャリアを捕獲して電気的に中性にする。このため、エピタキシャル層２１を形成する際に、取り込まれたＳｉがｎ型キャリアとして働くことを抑制することができる。したがって、ＩＩＩ−Ｖ族化合物半導体基板１０を用いて半導体素子を製造したときの半導体素子の特性の劣化を抑制することができる。

このように、Ｓｉがキャリアとして働くことが抑制されるため、本実施の形態におけるエピタキシャルウエハ２０、２２の製造方法により製造されたエピタキシャルウエハ２０、２２において、ＩＩＩ−Ｖ族化合物半導体基板１０とエピタキシャル層２１との界面１０ａのキャリア濃度を５×１０¹⁴ａｔｏｍｓ／ｃｃ未満まで低減することができる。

本実施例では、基板を酸性溶液で洗浄する洗浄工程（Ｓ１２）と、湿式法により基板上に酸化膜を形成する形成工程（Ｓ１３）とを備えることによる効果について調べた。

（本発明例１〜８）
本発明例１〜８は、基本的には実施の形態１にしたがってＩＩＩ−Ｖ族化合物半導体基板を製造した後、実施の形態２にしたがってエピタキシャルウエハを製造した。

具体的には、まず、準備工程（Ｓ１１）として、ＧａＡｓからなるＧａＡｓ単結晶インゴットを準備し、このＧａＡｓ単結晶インゴットをスライスして基板を準備した。その後、この基板の外周を面取り加工した。

次に、基板を遊離砥粒によるラッピング加工または固定砥粒による研削加工をして、基板の表面の平坦度を向上し、かつ厚さを調整した。次いで、コロイダルシリカと塩素系研磨液との混合液により基板の研磨を行ない、さらに、塩素系研磨液により基板の研磨を行なった。次に、コリン（アミン）により基板の表面を洗浄し、スピン乾燥を行なった。

次に、洗浄工程（Ｓ１２）として、下記の表１に記載の酸性溶液を用いて、基板の枚葉スピン洗浄を行なった。その後、酸化剤として過酸化水素水による洗浄をし、さらにスピン乾燥を行なった。

次に、形成工程（Ｓ１３）として、下記の表１に記載の溶液を用いて、基板上に酸化膜を形成した。

以上の工程（Ｓ１１〜Ｓ１３）により、本発明例１〜８のＩＩＩ−Ｖ族化合物半導体基板を製造した。

次に、後処理工程（Ｓ２１）として、ＩＩＩ−Ｖ族化合物半導体基板をＭＯＣＶＤ法により、１μｍの厚みを有するＧａＡｓ層（エピタキシャル層）をエピタキシャル成長させた。これにより、本発明例１〜８のエピタキシャルウエハを製造した。

（比較例１）
比較例１のＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハは、基本的には本発明例１〜８と同様に製造したが、洗浄工程（Ｓ１２）および形成工程（Ｓ１３）を実施しなかった点において異なっていた。

（比較例２）
比較例２および３のＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハは、基本的には本発明例１〜８と同様に製造したが、洗浄工程（Ｓ１２）を実施しなかった点において異なっていた。

比較例４および５のＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハは、基本的には本発明例１〜８と同様に製造したが、洗浄工程（Ｓ１２）で下記の表１に記載のアルカリ性溶液を用いて洗浄した点において異なっていた。

（測定方法）
本発明例１〜８および比較例１〜５のＩＩＩ−Ｖ族化合物半導体基板について、酸化膜の厚み、および再現性を以下の方法で測定した。

酸化膜の厚みは、エリプソメータを用いて、基板の表面の中央に形成された酸化膜の厚みを測定した。

再現性は、同じＩＩＩ−Ｖ族化合物半導体基板を５枚製造し、そのときの酸化膜の平均値をｘとし、標準偏差をσとしたときのσ／ｘとした。

また本発明例１〜８および比較例１〜５のエピタキシャルウエハについて、表面荒れ、ヘイズ、および欠陥数を以下の方法で測定した。

ヘイズおよび欠陥数は、表面異物検査装置としてＴｅｎｃｏｒ社製のサーフスキャン６２２０を用いて、エピタキシャル層の表面を測定した。表面荒れについては、３０万ルクスの集光灯下でエピタキシャル層の表面全面にわたって微小な荒れの有無を目視検査し、全面均一なものを良好、一部でも荒れが生じたものを不良と判断した。

またＩＩＩ−Ｖ族化合物半導体基板とエピタキシャル層との界面の抵抗およびキャリア濃度を以下の方法で測定した。

抵抗は、渦電流式シート抵抗測定装置であるＲｅｈｅｉｇｈｔｅｎを用いて、ＩＩＩ−Ｖ族化合物半導体基板およびその上に成長したエピタキシャル層のシート抵抗を測定した。

キャリア濃度は、以下のようにして測定した。すなわち、ＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層を積層したエピタキシャルウエハの中央近傍から縦が３ｍｍで横が２５ｍｍのチップを取り出して、金を蒸着したサンプルを作製した。このサンプルを蝕針して電圧を印加して、Ｃ（キャパシタンス）−Ｖ（電圧）測定を行なった。計測されたＣとＶとから、ＩＩＩ−Ｖ族化合物半導体基板とエピタキシャル層との界面近傍におけるキャリア濃度を算出した。

これらの結果を下記の表１に示す。

（測定結果）
表１に示すように、基板を酸性溶液で洗浄する洗浄工程（Ｓ１２）と、湿式法により基板上に酸化膜を形成する形成工程（Ｓ１３）とが実施された本発明例１〜８のＩＩＩ−Ｖ族化合物半導体基板では、酸化膜の再現性（σ／ｘ）が５．８％以下と向上し、かつエピタキシャルウエハの表面荒れが抑制されており、かつＩＩＩ−Ｖ族化合物半導体基板とエピタキシャルウエハの界面の抵抗が４．７×１０⁴（Ω／□）以上と高かった。このことから、酸化膜の厚みを精度よく制御でき、かつエピタキシャル層を形成したときに表面荒れを抑制することができ、かつＳｉがｎ型ドーパントとして働くことを抑制できることがわかった。

また、本発明例１〜８のエピタキシャルウエハの表面のヘイズは、すべて２．８ｐｐｍ以下と低かった。さらに、本発明例１〜８のエピタキシャルウエハの表面の欠陥数は、４５０ｐｃｓ以下と低かった。

特に、酸化膜の厚みが１５Å以上３０Å以下の本発明例１〜５、７および８では、ＩＩＩ−Ｖ族化合物半導体基板とエピタキシャル層との界面は、３．３×１０⁵（Ω／□）以上の抵抗を有し、３．９×１０¹⁴ａｔｏｍｓ／ｃｃ以下のキャリア濃度を有していた。このことから、酸化膜の厚みが１５Å以上３０Å以下とすることにより、Ｓｉがｎ型ドーパントとして働くことを効果的に抑制することができたことがわかった。

また、過酸化水素水を用いて酸化膜を形成した本発明例２〜８は、酸化膜の再現性が３．３％以下となり、酸化膜の厚みを非常に精度よく制御できた。

一方、洗浄工程（Ｓ１２）および形成工程（Ｓ１３）を実施しなかった比較例１は、自然に酸化膜が形成されていたものの、ＩＩＩ−Ｖ族化合物半導体基板とエピタキシャル層との界面においてＳｉの活性化を抑制することができなかった。

また、洗浄工程（Ｓ１２）を実施せずに、形成工程（Ｓ１３）を実施した比較例２および３は形成工程で中性の溶液を用いたので、エピタキシャル層の表面荒れが抑制できなかった。また酸性溶液を用いずに、アルカリ性溶液を用いて洗浄した比較例４および５は表面荒れを抑制できなかった。その理由は、以下のように考えられる。すなわち、ＧａＡｓ基板の表面にはＧａ₂Ｏ₃などのＧａの酸化物と、Ａｓ₂Ｏ₃などのＡｓ酸化物とを含む自然酸化膜が形成される。この自然酸化膜は、酸性溶液には溶解されやすいが、アルカリ性から中性の領域ではＡｓ酸化物の溶解がＧａ酸化物の溶解よりも非常に大きくなる。このため、アルカリ性から中性の溶液が基板に接触すると、ＩＩＩ−Ｖ族化合物半導体基板の表面がＩＩＩ族原子であるＧａが多く存在するＧａリッチの面になるとともに、表面に凹凸が生じる。この状態で後処理工程（Ｓ２１）でエピタキシャル層を形成すると、Ｖ族原子であるＡｓがさらに脱落してしまい、Ｇａ原子とＡｓ原子とのストイキオメトリが悪化したための考えられる。

以上より、本実施例によれば、基板を酸性溶液で洗浄する洗浄工程（Ｓ１２）と、湿式法により基板上に酸化膜を形成する形成工程（Ｓ１３）とを備えることにより、酸化膜の厚みを精度よく制御でき、かつエピタキシャル層を形成したときに表面荒れを抑制するＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハを製造することができることが確認できた。

本実施例では、酸化膜を形成することによる効果について調べた。
具体的には、上述した本発明例２および比較例１のＩＩＩ−Ｖ族化合物半導体基板と同様の条件で、１０枚のＩＩＩ−Ｖ族化合物半導体基板をそれぞれ製造した。

次に、本発明例２および比較例２と同様に製造した５枚のＩＩＩ−Ｖ族化合物半導体基板を水素ガスおよびアルシンガスを供給しながら５５０℃で１５分間保持（サーマルクリーニング）した。引き続いて、後処理工程（Ｓ２１）として、それぞれのＩＩＩ−Ｖ族化合物半導体基板上に、本発明例２および比較例１と同様の条件で、５８０℃でエピタキシャル層を形成した。

また、残りの５枚のＩＩＩ−Ｖ族化合物半導体基板を同じガスを供給しながら７３０℃で１５分間保持（サーマルクリーニング）した。引き続いて、後処理工程（Ｓ２１）として、それぞれのＩＩＩ−Ｖ族化合物半導体基板上に、本発明例２および比較例１と同様の条件で、５８０℃でエピタキシャル層を形成した。

（測定方法）
それぞれのエピタキシャルウエハについて、実施例１と同様に抵抗（シート抵抗）を測定した。その結果を図７に示す。なお、図７は、本実施例においてサーマルクリーニングの温度と、ＩＩＩ−Ｖ族化合物半導体基板とエピタキシャルウエハとの界面の抵抗との関係を示す図である。図７中、縦軸は抵抗（単位：Ω／□）を示し、横軸はサーマルクリーニングの温度（単位：℃）を示す。

（測定結果）
図７に示すように、酸化膜を形成した本発明例２と同様のＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハは、サーマルクリーニングの温度に依存せずに、高い抵抗を有していた。一方、酸化膜を形成しなかった比較例１のＩＩＩ−Ｖ族化合物半導体基板およびエピタキシャルウエハは、サーマルクリーニングの温度を上昇することで、抵抗が高くなった。

以上より、本実施例によれば、酸化膜を形成することで、ＩＩＩ−Ｖ族化合物半導体基板のサーマルクリーニングの条件などの製造条件に依存せずに所望の特性のエピタキシャルウエハを製造できることがわかった。また、酸化膜を形成する本発明によれば、エピタキシャル層を形成する直前にサーマルクリーニングを必要がないため、エピタキシャルウエハを製造するために要するコストを低減できることがわかった。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実の形態１におけるＩＩＩ−Ｖ族化合物半導体基板を概略的に示す断面図である。 本発明の実施の形態１におけるＩＩＩ−Ｖ族化合物半導体基板の製造方法のフローチャートを示す図である。 本発明の実施の形態１における洗浄工程において使用される処理装置を模式的に示す断面図である。 本発明の実施の形態２におけるエピタキシャルウエハを概略的に示す断面図である。 本発明の実施の形態２において、エピタキシャル層が複数の層を含んでいる状態を概略的に示す断面図である。 本発明の実施の形態２におけるエピタキシャルウエハの製造方法を示すフローチャートである。 実施例２においてサーマルクリーニングの温度と、ＩＩＩ−Ｖ族化合物半導体基板とエピタキシャルウエハとの界面の抵抗との関係を示す図である。

符号の説明

１ 洗浄浴槽、３ 超音波発生部材、５ 制御部、７ 酸性溶液、９ ホルダ、１０ ＩＩＩ−Ｖ族化合物半導体基板、１０ａ 界面、１１ 基板、１２ 酸化膜、１２ａ 表面、２０，２２ エピタキシャルウエハ、２１ エピタキシャル層、２３ 第１の層、２４ 第２の層。

Claims (5)

1. ＩＩＩ−Ｖ族化合物半導体からなる基板を準備する工程と、
   前記基板を酸性溶液で洗浄する工程と、
   前記洗浄する工程後に、酸素を含む溶液を用いて酸化膜を形成する湿式法により前記基板上に酸化膜を形成する工程と、
   前記形成する工程後に実施される純水リンス工程とを備え、
   前記酸化膜を形成する工程では、１５Å以上３０Å以下の厚みを有する前記酸化膜を形成する、ＩＩＩ−Ｖ族化合物半導体基板の製造方法。
2. 前記洗浄する工程では、ｐＨが６未満の前記酸性溶液を用いる、請求項１に記載のＩＩＩ−Ｖ族化合物半導体基板の製造方法。
3. 前記酸化膜を形成する工程では、過酸化水素水を用いて前記酸化膜を形成する、請求項１または２に記載のＩＩＩ−Ｖ族化合物半導体基板の製造方法。
4. 前記準備する工程では、ＧａＡｓ、ＩｎＰまたはＧａＮよりなる前記基板を準備する、請求項１〜３のいずれかに記載のＩＩＩ−Ｖ族化合物半導体基板の製造方法。
5. 請求項１〜４のいずれかに記載のＩＩＩ−Ｖ族化合物半導体基板の製造方法によりＩＩＩ−Ｖ族化合物半導体基板を製造する工程と、
   前記ＩＩＩ−Ｖ族化合物半導体基板上にエピタキシャル層を形成する工程とを備えた、エピタキシャルウエハの製造方法。

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