CN101630641A - Ⅲ-ⅴ族化合物半导体衬底、外延晶片及它们的制造方法 - Google Patents

Ⅲ-ⅴ族化合物半导体衬底、外延晶片及它们的制造方法 Download PDF

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Abstract

本发明提供III－V族化合物半导体衬底、外延晶片及它们的制造方法，其中以高精度控制在衬底上或晶片中形成的氧化膜的厚度，并阻止所述外延晶片的表面变粗糙。本发明的制造III－V族化合物半导体衬底的方法包括如下步骤：首先，提供由III－V族化合物半导体构成的衬底；其后，用酸性溶液清洁所得到的衬底；随后，在所述清洁之后通过湿法在所述衬底上形成氧化膜。进一步地，通过在上述III－V族化合物半导体衬底上形成外延层可得到外延晶片。

Description

Ⅲ－Ⅴ族化合物半导体衬底、外延晶片及它们的制造方法
技术领域
[0001]本发明涉及制造III-V族化合物半导体衬底的方法、制造外延晶片的方法、III-V族化合物半导体衬底和外延晶片。特别地，本发明涉及制造III-V族化合物半导体衬底的方法、制造外延晶片的方法、III-V族化合物半导体衬底和外延晶片，所述半导体衬底和外延晶片适用于诸如场效应晶体管(FET)和高电子迁移率晶体管(HEMT)的装置。
背景技术
[0002]III-V族化合物半导体衬底在便携式电话领域中具有高性能的放大功能和转换功能，因而将所述III-V族化合物半导体衬底用作无线通讯装置如FET、HEMT和异质结双极晶体管(HBT)的基础材料。目前，在用于便携式电话等的HEMT装置的制造过程中，通过金属有机气相外延(MOVPE)法、分子束外延(MBE)法等在例如GaAs衬底上形成薄膜外延层如砷化镓(GaAs)层、砷化铝镓(AlGaAs)层或砷化铟镓(InGaAs)层。在这种情况下，如果杂质等粘附在GaAs衬底等的表面上，则无法获得具有良好品质的外延层。另外，装置特性随后会发生劣化。例如，已知如果在外延层和GaAs衬底之间的界面处存在发射自由电子的杂质，则这种杂质会影响装置的夹断特性和漏极击穿电压。为了避免这种缺陷，时至今日，一直通过在外延生长之前对GaAs衬底表面进行湿法刻蚀来除去表面上的杂质。或者，在已经将GaAs衬底放置在外延生长设备中之后，利用导入气体、热等对所述GaAs衬底表面进行清洁，除去杂质。
[0003]然而，即使进行了上述预处理和清洁，也难以避免被清洁的室气氛或设备中的极少量的成分所污染。例如，具有高克拉克数等的硅(Si)即使在受控环境中也相对易于粘附到半导体衬底上，且在GaAs衬底和外延层之间界面处累积，从而进入发射自由电子的状态。结果，上述装置具有劣化的特性。
[0004]日本未审查专利申请公布9-320967号公开了一种制造化合物半导体晶片的方法，其中通过紫外线臭氧照射在III-V族化合物半导体衬底上形成厚度为2～30nm的氧化膜，作为解决上述缺点的手段。该文献公开了通过形成氧化膜使得残留在III-V族化合物半导体衬底和外延层之间界面附近的Si呈现电非活性。
[0005]此外，日本未审查专利申请公布11-126766号公开了一种清洁半导体晶体晶片的方法，其中通过浸入含臭氧的超纯水中来形成氧化膜，其后通过利用碱性溶液或碱和酸的混合溶液进行清洁来除去所述氧化膜。该文献公开了残留在III-V族化合物半导体衬底表面上的杂质被除去。
[0006]此外，日本未审查专利申请公布2003-206199号公开了一种化合物半导体晶体，其中在III-V族化合物半导体衬底和外延层之间界面处所存在的氧(O)和Si的比例为2以上。该文献公开了通过Si和O的化学结合生成二氧化硅(SiO2)来阻止Si单质在界面处存在。
[0007]另外，日本未审查专利申请公布2006-128651号公开了一种包含Si氧化膜的半导体装置，其中所述Si氧化膜表面的雾度为10ppm以下。该文献公开了存在于III-V族化合物半导体衬底表面上的Si和Si化合物因Si氧化膜而钝化，因此不存在因作为供体的Si的作用引起的载流子累积且表面形态不会劣化。
发明内容
[0008]然而，在日本未审查专利申请公布9-320967号中，通过使用紫外线(UV)臭氧发生器实现紫外线臭氧照射。也就是，由于存在于III-V族化合物半导体衬底上的氧被紫外射线臭氧化而产生臭氧，因此难以控制用于得到最适宜于钝化Si的氧化膜所需要的氧气量，所述Si为残留在所述III-V族化合物半导体衬底上的杂质。因此，在该文献中公开的发明中，用于形成期望的氧化膜所需要的可控性差。此外，由于气体中臭氧密度变小，因此与III-V族化合物半导体衬底表面接触的臭氧浓度发生变化。从而，氧化膜的厚度发生变化。
[0009]关于上述四项发明，在III-V族化合物半导体衬底表面上存在相对大量的氧。随着表面氧化程度的增大，III-V族化合物半导体衬底表面被氧化膜覆盖。从而存在如下问题，外延层表面在原子水平上变粗糙，因为III-V族化合物半导体衬底表面和外延层之间的晶格匹配变差或逐步生长(step growth)变得困难。
[0010]此外，在日本未审查专利申请公布11-126766号中，通过使用臭氧水在表面上形成氧化膜。所述臭氧水为中性液体。通常，在用纯水(中性)或碱性溶液对III-V族化合物半导体衬底进行处理的情况下，V族氧化物易于除去，而在用酸性溶液进行所述处理的情况下，III族氧化物易于除去。因此，如在该文献中一样在用中性臭氧水进行所述处理时，III-V族化合物半导体的衬底表面变成易于以化学计量为基础的富集III族的表面。在外延生长的升温步骤中，V族元素比III族元素更易于发生解离。因此，随着外延层生长，III族氧化物易于保留且表面倾向于按照衬底状态中的化学计量变得富集III族。这种化学计量失衡成为外延层表面变粗糙的一个原因。
[0011]为了解决上述问题而完成了本发明。因此，本发明的目的是提供一种制造III-V族化合物半导体衬底的方法、一种制造外延晶片的方法、III-V族化合物半导体衬底以及外延晶片，其中，在III-V族化合物半导体衬底和外延晶片中，能够以高精度控制在其中或其上的氧化膜厚度，且在外延层的形成过程中抑制表面变粗糙。
[0012]本发明制造III-V族化合物半导体衬底的方法包括如下步骤：准备由III-V族化合物半导体构成的衬底(下文中可以简称为准备步骤)、用酸性溶液清洁上述衬底(下文中可以简称为清洁步骤)、以及在上述清洁之后通过湿法在上述衬底上形成氧化膜(下文中可以简称为氧化膜形成步骤或形成步骤)。
[0013]根据本发明一个方面的制造III-V族化合物半导体衬底的方法，在形成氧化膜之前用酸性溶液清洁衬底。本发明的发明人已经进行了深入细致的研究，结果发现，在用酸性溶液清洁所述衬底的情况下，在衬底表面上存在相对大量的V族原子，而存在相对少量的III族原子。在通过使用III-V族化合物半导体衬底形成外延层的过程中，由于在生长的升温步骤中V族元素的解离压力高，所以V族原子易于解离。然而，大量V族原子存在于本发明一个方面的III-V族化合物半导体衬底表面上，且表面上V族原子的损耗因形成外延层而受到抑制。因此，能够使外延层表面上的V族原子和III族原子彼此相当处于化学计量平衡。因为本发明具有III族原子和V族原子之间的这种平衡，所以能够使得外延层的表面平滑且能够抑制所述外延层表面变粗糙。
[0014]此外，通过湿法形成氧化膜。在所述湿法中，通过控制溶液中氧化剂浓度和衬底处理时间能够容易地控制氧化膜的厚度。因此，能够以高精度控制氧化膜的厚度。
[0015]顺便提及，在衬底表面上形成氧化膜的情况下，氧化膜的氧在外延生长步骤中在III-V族化合物半导体中形成深的杂质水平(deep impurity level)并用于捕获Si的自由电子。通过提供最佳量的氧化膜以抵消衬底表面上存在的Si载流子，能够使得自由电子失活。因此，形成氧化膜有利地有助于装置特性如夹断特性和漏极击穿电压。
[0016]如上所述，能够制造III-V族化合物半导体衬底，其中通过控制氧化膜的厚度而使得衬底和外延层之间界面处的载流子无害，另外，通过用酸性溶液进行清洁而抑制了外延层表面变粗糙。
[0017]在上述制造III-V族化合物半导体衬底的方法中，优选在上述氧化膜形成步骤中形成厚度为
Figure A20091016454500081
的氧化膜。
[0018]在氧化膜的厚度为
Figure A20091016454500082
以上的情况下，通过氧化膜中的O能够有效钝化Si。因此，能够降低用作载流子的Si的影响。另一方面，在氧化膜的厚度为
Figure A20091016454500083
以下的情况下，当在III-V族化合物半导体衬底上形成外延层时，能够降低所述氧化膜对外延层表面粗糙度的影响，由此有效抑制表面变粗糙。
[0019]在上述制造III-V族化合物半导体衬底的方法中，优选在所述清洁步骤中，使用pH为6以下的酸性溶液。
[0020]根据上述，在衬底表面上存在大量V族原子(富集V族原子)，并且能够保持在外延层生长之后表面上的化学计量平衡。因此，能够进一步阻止外延层表面变粗糙。
[0021]在上述制造III-V族化合物半导体衬底的方法中，优选在所述氧化膜形成步骤中，通过使用过氧化氢水溶液形成所述氧化膜。
[0022]过氧化氢水溶液的分解速率非常低，且溶液中的氧浓度随时间变化显示了高稳定性。因此，可以成功控制氧化膜的厚度。从而，能够以良好的再现性形成氧化膜。
[0023]在上述制造III-V族化合物半导体衬底的方法中，优选在所述准备步骤中，准备由砷化镓(GaAs)、磷化铟(InP)或氮化镓(GaN)构成的衬底。
[0024]因此，能够制造用作半导体元件的III-V族化合物半导体衬底。
[0025]本发明一个方面的制造外延晶片的方法包括如下步骤：通过上述制造III-V族化合物半导体衬底方法中的任意一种方法制造III-V族化合物半导体衬底；和在所述III-V族化合物半导体衬底上形成外延层。
[0026]根据本发明一个方面的制造外延晶片的方法，首先，通过使用酸性溶液来控制III-V族化合物半导体衬底表面以变得富集V族元素，其后，在III-V族化合物半导体衬底上形成外延层，在所述半导体衬底中以良好的再现性控制氧化膜的厚度。由于通过利用酸性溶液进行处理使得存在于III-V族化合物半导体衬底表面上的V族元素的量相对增加，所以抑制了在其上形成的外延层表面上的V族元素的损耗。因此，外延层表面变粗糙因为III族元素和V族元素之间的量良好的平衡关系而能够受到抑制。此外，由于成功地控制了氧化膜的厚度，因此能够以高精度(以良好的再现性)抵消Si载流子且使其无害。因此，制造的外延晶片有利地有助于诸如夹断特性和漏极击穿电压的装置特性。
[0027]通过上述制造III-V族化合物半导体衬底方法中的任意一种方法制造了本发明一个方面的III-V族化合物半导体衬底。
[0028]本发明一个方面的III-V族化合物半导体衬底包括在其表面上V族原子存在量相对大且III族元素存在量相对少的衬底。另一方面，在外延层形成过程中，由于在生长的升温步骤中，V族元素的解离压力高，所以V族元素易于解离。也就是，在外延生长之后，所述外延层表面上的V族原子和III族原子变得与良好平衡的化学计量相当。从而，在III-V族化合物半导体衬底上形成外延层的过程中，能够阻止外延层在其表面上变粗糙。
[0029]本发明一个方面的III-V族化合物半导体衬底包括具有以高精度控制的厚度的氧化膜。因此，能够钝化Si载流子，使得在通过使用这种III-V族化合物半导体衬底形成半导体元件时，能够提高半导体元件的特性。
[0030]在上述III-V族化合物半导体衬底中，优选氧化膜的厚度为
Figure A20091016454500101
[0031]在所述氧化膜的厚度为
Figure A20091016454500102
以上的情况下，有效钝化Si载流子。因此，在通过使用这种III-V族化合物半导体衬底形成半导体元件时，能够提高半导体元件的特性。在所述氧化膜的厚度为
Figure A20091016454500103
以下的情况下，当在所述III-V族化合物半导体衬底上形成外延层时，所述氧化膜对外延层表面粗糙度的影响变小，由此有效抑制表面变粗糙。
[0032]本发明一个方面的外延晶片包括上述III-V族化合物半导体衬底中的任意一种衬底和设置在所述III-V族化合物半导体衬底上的外延层。
[0033]根据本发明一个方面的外延晶片，在III-V族化合物半导体衬底上形成外延层，在所述半导体衬底中控制表面以变得富集V族元素，另外，以良好的再现性控制所述氧化膜的厚度。由于V族元素的损耗受到抑制，因而抑制了外延层表面变粗糙。此外，由于氧化膜的厚度变化受到抑制，因此能够控制钝化的Si的量。从而，当通过使用这种外延晶片形成半导体元件时，能够提高半导体元件的特性。
[0034]顺便提及，在本说明书中，术语“III-V族化合物半导体衬底”是指含III族原子和V族原子的化合物半导体衬底。术语“III族”是指旧的国际纯粹和应用化学联合会(IUPAC)系统中的IIIB族，且术语“V族”是指旧的IUPAC系统中的VB族。
[0035]根据本发明多个方面的制造III-V族化合物半导体衬底的方法、制造外延晶片的方法、III-V族化合物半导体衬底和外延晶片，由于用酸性溶液进行清洁且通过湿法形成氧化膜，所以能够以高精度控制氧化膜的厚度，另外，为外延层提供防止变粗糙的表面，所述外延层通过在衬底上形成外延层来制造。
附图说明
[0036]图1为示意性显示本发明实施方案1的III-V族化合物半导体衬底的截面图；
[0037]图2为显示本发明实施方案1的制造III-V族化合物半导体衬底的方法的流程图；
[0038]图3为示意性显示用于本发明实施方案1的清洁步骤中处理设备的截面图；
[0039]图4为示意性显示本发明实施方案2的外延晶片的截面图；
[0040]图5为示意性显示本发明实施方案2的包括多个层的外延层状态的截面图；
[0041]图6为显示本发明实施方案2的制造外延晶片的方法的流程图；以及
[0042]图7为显示实施例2中热清洁温度和III-V族化合物半导体衬底与外延晶片之间界面处的薄层电阻(sheet resistance)之间关系的图。
具体实施方式
[0043]下面参考附图对本发明的实施方案和实施例进行描述。在下列附图中，相同或相应元件用相同附图标记表示，且不重复其说明。
实施方案1
[0044]图1为示意性显示本实施方案的III-V族化合物半导体衬底的截面图。参考图1对本实施方案的III-V族化合物半导体衬底进行描述。
[0045]如图1中所示，本实施方案的III-V族化合物半导体衬底10包括衬底11和氧化膜12。所述氧化膜12设置在所述衬底11上。
[0046]所述衬底11由含GaAs、InP、GaN、氮化铝(AlN)、氮化铟(InN)等、优选含GaAs、InP或GaN的III-V族化合物半导体构成。
[0047]所述氧化膜12具有与位于衬底11侧的表面相对的表面12a。优选所述氧化膜12的厚度H为
Figure A20091016454500121
更优选为
Figure A20091016454500123
在所述氧化膜12的厚度H为
Figure A20091016454500124
以上的情况下，有效钝化Si。因此，通过使用该III-V族化合物半导体衬底10而形成的半导体元件具有改进的半导体元件特性。在所述氧化膜12的厚度H为
Figure A20091016454500125
以上的情况下，能够进一步提高半导体元件的特性。另一方面，在所述氧化膜12的厚度H为
Figure A20091016454500126
以下的情况下，当在所述III-V族化合物半导体衬底10上形成外延层时，能够降低氧化膜12对外延层表面粗糙度施加的影响，因此，能够有效地阻止所述表面变粗糙。
Figure A20091016454500127
以下的氧化膜12的厚度H能够更有效抑制表面变粗糙。
[0048]在这点上，上述术语“氧化膜12的厚度”是指通过使用例如椭偏仪测得的氧化膜12的厚度值，所述氧化膜12位于所述III-V族化合物半导体衬底10的接近中心部分。
[0049]此外，优选所述氧化膜12包含III族原子、V族原子、O原子和Si原子。
[0050]而且，优选所述氧化膜12的氧化指数为0.5以上，更优选为0.7以上。在所述氧化指数为0.5以上的情况下，能够确定所述氧化膜12的真实厚度H。在所述氧化指数为0.7以上的情况下，能够充分确定所述氧化膜12的真实厚度H。
[0051]在这点上，上述术语“氧化膜12的氧化指数”是指根据III族原子和O原子的成键数目(III族-O)、V族元素与O原子的成键数目(V族-O)和Ga原子与As原子的成键数目(III族-V族)，以公式{(III族-O)+(V族-O)}/{(III族-V族)+(III族-O)+(V族-O)}为基础计算的值，所述成键数目分别通过例如XPS法测得。
[0052]图2为显示本实施方案的制造III-V族化合物半导体衬底的方法的流程图。参考图2对本实施方案的制造III-V族化合物半导体衬底的方法进行描述。
[0053]首先，如图2中所示，进行准备步骤(S11)以准备由III-V族化合物半导体构成的衬底11。在所述准备步骤(S11)中，优选准备由GaAs、InP或GaN构成的衬底11。
[0054]其次，进行用酸性溶液清洁衬底11的清洁步骤(S12)清洁。阻止V族原子因进行清洁步骤(S12)而从衬底11表面脱落。因此，所述衬底11在清洁步骤(S12)之后仍具有富集V族的表面。
[0055]在所述清洁步骤(S12)中，优选所使用酸性溶液的pH为6以下，更优选2.0～5.5的pH。在pH为6以下的情况下，能够进一步阻止V族原子从衬底11表面脱落，因此，能够使得在衬底11表面更富集V族原子。在pH为5.5以下的情况下，能够使得衬底11表面进一步更富集V族原子。另一方面，在pH为2.0以上的情况下，能够使得衬底11表面富集V族原子，另外，能够阻止表面因使用的酸性溶液而变粗糙。
[0056]未对用于所述清洁步骤(S12)中的酸性溶液进行具体限制。例如，能够使用稀盐酸、稀硫酸、稀硝酸和有机酸。关于有机酸，例如能够使用甲酸、乙酸、草酸、乳酸、苹果酸和柠檬酸。
[0057]未对用于所述清洁步骤(S12)中的酸性溶液的温度进行具体限制。然而，优选室温。在将温度规定为室温的情况下，用于制造III-V族化合物半导体衬底10的设备能够简化。
[0058]此外，未对清洁时间进行具体限制。然而，优选例如10秒～300秒。通过在该时间范围内进行所述清洁步骤(S12)，能够降低酸性溶液的成本并能够提高生产率。
[0059]清洁步骤(S12)包括如下方式：使用浓度为几个百分比以下的稀酸性溶液，并通过使用超声波装置对所述酸性溶液进行振动或摇动，如图3中所示。在这点上，图3为示意性显示用于本实施方案清洁步骤中处理设备的截面图的一个实例。不能将所述方式限制于此，所述方式可以为例如薄层旋转(sheet spin)清洁设备等的方式。在应用超声波的情况下，期望使用频率在900～2000kHz兆赫段的超声波。
[0060]如图3中所示，所述处理设备具有用于容纳酸性溶液7的清洁浴槽1、设置在所述清洁浴槽1底面上的超声波发生器3和连接到所述超声波发生器3并控制所述超声波发生器3的控制部分5。将酸性溶液7容纳在所述清洁浴槽1的内部。另外，用于夹持多个衬底11的夹持器9处于浸入酸性溶液7中的状态下。所述多个待清洁的衬底11由夹持器9夹持。将超声波发生器3设置在所述清洁浴槽1的底部。
[0061]在清洁步骤(S12)中对衬底11进行清洁的情况下，如图3中所示，将预定的酸性溶液7放置在清洁浴槽1的内部，并将由夹持器9夹持的衬底11浸入夹持器9基座上的酸性溶液7中，以这种方式，使用清洁溶液7能够对衬底11的表面进行清洁。
[0062]另外，此时，通过利用控制部分5对超声波发射器3进行控制，可以产生超声波。结果，将超声波应用到酸性溶液7。因此，由于使酸性溶液7振动，能够提高从衬底11上去除杂质、细微颗粒等效果。或者，可以将清洁浴槽1设置在可摇动元件如XY工作台上，可以使所述元件摇动，因此可以摇动所述清洁浴槽1以搅动(摇动)内部的酸性溶液7。或者，通过手动操作等可以在夹持器基座9上摇动衬底11，从而搅动(摇动)所述酸性溶液7。也在这种情况下，在超声波的应用中，能够提高从衬底11上去除杂质、细微颗粒等的效果。
[0063]在清洁步骤(S12)之后，为了除去酸性溶液而进行纯水漂洗步骤。此外，在所述纯水漂洗步骤之后，通过离心干燥等除去衬底11的水分。在所述纯水漂洗步骤中，例如通过应用900～2000kHz的超声波能够防止细微颗粒粘附在衬底上。而且，在所述纯水漂洗步骤中，为了防止衬底11表面被氧化，使用除气以具有例如100ppb以下氧浓度的纯水。
[0064]然后，通过湿法进行在衬底11上形成氧化膜12的形成步骤(S13)。所述湿法是指通过使用含氧溶液形成氧化膜12的方法。通过使用例如臭氧水溶液或过氧化氢水溶液能够形成所述氧化膜12，且优选使用过氧化氢水溶液。在室温下，所述过氧化氢水溶液的分解速率很低，因此O浓度对随时间的变化小且过氧化氢水溶液稳定。因此，能够以改进的精度和良好的再现性增大所述氧化膜12的厚度。
[0065]在形成步骤(S13)中，通过使得氧与衬底11的表面接触而在所述衬底11表面上形成氧化膜12。此时，优选在并入Si原子的同时形成氧化膜。以这种方式，优选所述氧化膜12包含III族原子、V族原子、O原子和Si原子。
[0066]在形成步骤(S13)中，优选形成的氧化膜12的厚度H为
Figure A20091016454500151
Figure A20091016454500152
更优选为
Figure A20091016454500153
原因与上述相同。
[0067]通过进行上述步骤(S11～S13)，能够制造图1中所示的III-V族化合物半导体衬底10。
[0068]顺便提及，在本实施方案中，III-V族化合物半导体衬底10包括由III-V族化合物半导体构成的衬底11。所述III-V族化合物半导体衬底还可以包括设置在所述衬底11表面上的另一种衬底，所述表面与在其上设置了氧化膜12的表面相对。所述另一种衬底可以为III-V族化合物半导体衬底或可以由其它材料构成。在III-V族化合物半导体衬底包括另一种衬底的情况下，例如在准备步骤(S11)中，准备将所述另一种衬底和衬底11进行层压的衬底。
[0069]如上所述，本实施方案的制造III-V族化合物半导体衬底10的方法包括用酸性溶液清洁衬底11的清洁步骤(S12)，和在所述清洁步骤(S12)之后通过湿法在所述衬底11上形成氧化膜12的形成步骤(S13)。
[0070]根据本实施方案中的制造III-V族化合物半导体衬底10的方法，在通过所述清洁步骤(S12)得到的衬底11的表面上，存在相对大量的V族原子且存在相对少量的III族原子。另一方面，在通过使用III-V族化合物半导体衬底10形成外延层期间，V族原子易于脱落。然而，由于在所述III-V族化合物半导体衬底10表面上存在的V族原子的量大，所以在形成所述外延层时V族原子在外延层表面上的量不可能少。因此，能够抑制所述外延层表面上V族原子和III族原子之间化学计量平衡的劣化。这能够阻止所述外延层表面变粗糙。
[0071]此外，在形成步骤(S13)中，通过湿法形成氧化膜。根据所述湿法，能够容易地控制溶解的氧浓度，另外，能够提供相对高的氧浓度。因此，容易控制氧的产生量并能够抑制与衬底11表面接触的氧的浓度变化。因此，能够抑制氧化膜12的厚度变化。
[0072]在所述III-V族化合物半导体衬底10的制造过程中，已知Si由用于制造过程中的夹具和清洁室中的气氛引入。当升高温度以在III-V族化合物半导体衬底10上形成外延层时，氧化膜12中的O原子与吸收的Si原子一起被电活化，从而形成深水平。因此，已经形成浅水平的Si原子释放载流子且已经形成深水平的O原子捕获载流子而电中和。结果，能够抑制Si作为n型载流子的功能。在通过使用如上所述III-V族化合物半导体衬底10制造半导体元件的情况下，能够抑制由残留在III-V族化合物半导体衬底10和外延层之间的Si载流子所引起的半导体元件的泄漏电流。因此，能够抑制半导体元件特性的劣化。
[0073]另外，通过形成氧化膜12，能够抑制所述III-V族化合物半导体衬底10随时间的变化。因此，能够提高所述III-V族化合物半导体衬底10的储存便利性。
实施方案2
[0074]图4为示意性显示本实施方案的外延晶片的截面图。参考图4将对本实施方案的外延晶片20进行描述。
[0075]如图4中所示，本实施方案的外延晶片20包括实施方案1的III-V族化合物半导体衬底10和设置在所述III-V族化合物半导体衬底10上的外延层21。也就是，所述外延晶片20包括衬底11、设置在所述衬底11上的氧化膜12和设置在所述氧化膜12上的外延层21。
[0076]在所述III-V族化合物半导体衬底10和外延层21之间界面10a处的载流子浓度优选为低于5×1014cm-3，更优选为5×1013cm-3以下。由于所述外延层20包括氧化膜12，所以能够减少由Si活化而产生的载流子。因此，能够实现上述低载流子浓度。在载流子浓度为低于5×1014cm-3的情况下，能够减少因Si活化而产生的载流子。因此，当通过使用该外延晶片20形成半导体元件时，能够提高半导体元件的特性。在载流子浓度为5×1013cm-3以下的情况下，能够进一步提高半导体元件的特性。
[0077]尽管未对外延层21进行具体限制，但是其可以为例如III-V族化合物半导体。优选所述外延层21包含至少一种构成衬底11的元素。
[0078]所述外延层21可以包括多个层。图5为示意性显示本实施方案中外延层21包括多个层的状态的截面图。如图5中所示，所述外延层21可以包括第一层23和设置在所述第一层23上的第二层24。在将外延晶片22用于高电子迁移率晶体管(HEMT)的情况下，所述第一层23为例如高纯度电子传输层且所述第二层24为电子供应层。
[0079]图6为显示本实施方案的制造外延晶片的方法的流程图。参考图6将对本实施方案的制造外延晶片的方法进行描述。
[0080]如图6中所示，制造了实施方案1的III-V族化合物半导体衬底10(S11～S13)。
[0081]随后，进行后处理步骤(S21)，其中在III-V族化合物半导体衬底10上形成外延层21。在所述后处理步骤(S21)之后，进行成膜处理，其中通过例如外延生长等在III-V族化合物半导体衬底10表面上形成外延层21。此时，优选生长包含至少一种构成衬底11的元素的III-V族化合物半导体晶体。此外，优选形成多个元件。此时，在所述III-V族化合物半导体衬底10上形成预定结构之后，为了将所述III-V族化合物半导体衬底10分割成单个的半导体元件，可以进行分割步骤，所述分割步骤例如可以是切割。以这种方式，能够得到包括III-V族化合物半导体衬底10的半导体元件。将这种半导体元件安装到例如引线框架上。然后，进行导线接合程序等，由此，能够得到包括上述元件的半导体装置。
[0082]在这点上，未对进行外延层生长的方法进行具体限制。例如能够采用如下方法：气相外延法如氢化物气相外延(HVPE)法、分子束外延(MBE)法、金属有机化学气相沉积(MOCVD)法和升华法；液相法如助溶剂法和高氮压力溶液法等。
[0083]通过进行上述步骤(S11～S13和S21)，能够制造图4或图5中所示的外延晶片20或22。
[0084]如上所述，本实施方案的制造外延晶片20或22的方法包括在实施方案1中的III-V族化合物半导体衬底10上形成外延层21的后处理步骤(S21)。
[0085]根据本实施方案的制造外延晶片20或22的方法，在III-V族化合物半导体衬底10的氧化膜12的表面12a上，存在相对大量的V族原子，且存在相对少量的III族原子。在通过使用所述III-V族化合物半导体衬底10形成外延层21的过程中，V族原子易于脱落。然而，由于在本实施方案中的III-V族氮化物半导体衬底10的表面上存在的V族原子的量大，所以V族原子在外延层21表面上的量不可能少。因此，能够抑制外延层21表面上V族原子和III族原子之间化学计量平衡的劣化。因此，能够制造外延晶片20和22，其中阻止了所述外延层21表面变粗糙。
[0086]此外，使用其中氧化膜12的厚度变化受抑制的III-V族化合物半导体衬底10。因此，在后处理步骤(S21)中，当升高温度以在III-V族化合物半导体衬底10上形成外延层21时，氧化膜12中的O原子与吸收的Si原子一起被电活化，从而形成深水平。因此，已经形成浅水平的Si原子释放载流子且已经形成深水平的O原子捕获载流子而电中和。结果，在所述外延层21形成过程中，能够抑制捕获的Si作为n型载流子的功能。因此，在通过使用III-V族化合物半导体衬底10制造半导体元件的情况下，能够抑制半导体元件特性的劣化。
[0087]如上所述，抑制了Si作为载流子的功能。因此，在通过本实施方案的制造外延晶片20或22的方法制得的外延晶片20或22中，能够将III-V族化合物半导体衬底10和外延层21之间界面10a处的载流子浓度降至低于5×1014cm-3。
实施例1
[0088]在本实施例中，对由利用酸性溶液对衬底进行清洁的清洁步骤(S12)和通过湿法在所述衬底上形成氧化膜的形成步骤(S13)产生的效果进行了检验。
本发明实施例1～8
[0089]关于本发明实施例1～8，基本上按照实施方案1制造了III-V族化合物半导体衬底，其后，按照实施方案2制造了外延晶片。
[0090]具体地，首先在准备步骤(S11)中，准备了由GaAs形成GaAs单晶锭，通过对所述GaAs单晶锭进行切片准备衬底。其后，对所得到的衬底外周进行斜切(chamfer)。
[0091]然后，用游离磨料对衬底进行抛光或用固定的磨料对衬底进行研削，使得提高所述衬底表面的平坦度，另外，调节厚度。随后，用胶体二氧化硅和氯基研磨液的混合溶液对衬底进行研磨，其后，用氯基研磨液对衬底进行研磨。然后，用胆碱(胺)清洁衬底表面，然后对其进行旋转干燥。
[0092]然后，在清洁步骤(S12)中，通过使用下述表中所示的酸性溶液进行衬底的薄层旋转干燥。其后，进行用作为氧化剂的过氧化氢水溶液的清洁，然后进行旋转干燥。
[0093]随后，在形成步骤(S13)中，通过使用下述表中所示的溶液在衬底上形成氧化膜。
[0094]根据上述步骤(S11～S13)，制造了本发明实施例1～8的III-V族化合物半导体衬底。
[0095]接下来，在后处理步骤(S21)中，对III-V族化合物半导体衬底进行MOCVD法，由此外延生长了厚度为1μm的GaAs层(外延层)。以这种方式，制造了本发明实施例1～8的外延晶片。
比较例1～5
[0096]除了不进行清洁步骤(S12)和形成步骤(S13)之外，基本上以与本发明实施例1～8中相同的方式制造了比较例1的III-V族化合物半导体衬底和外延晶片。
[0097]除了不进行清洁步骤(S12)之外，基本上以与本发明实施例1～8中相同的方式制造了比较例2和3的III-V族化合物半导体衬底和外延晶片。
[0098]除了在清洁步骤(S12)中通过使用下述表中所示的碱性溶液进行清洁之外，基本上以与本发明实施例1～8中相同的方式制造了比较例4和5的III-V族化合物半导体衬底和外延晶片。
测量方法
[0099]关于本发明实施例1～8和比较例1～5的各种III-V族化合物半导体衬底，通过下列方法测量了氧化膜的厚度和再现性。
[0100]关于氧化膜的厚度，利用椭圆光度法(ellipsometric method)测量了在衬底表面中心处形成的氧化膜的厚度。
[0101]假定所述再现性为σ/x，其中以相同方式制造了五个相同的III-V族化合物半导体衬底，假定所述衬底上的氧化膜的平均值为x，且假定标准偏差为σ。
[0102]关于本发明实施例1～8和比较例1～5的外延晶片，通过下列方法测量了表面粗糙度、雾度和缺陷数。
[0103]关于雾度和缺陷数，使用由科磊(Tencor)公司制造的Surfscan 6220作为表面检查系统来测量外延层的表面。关于表面粗糙度，在300,000勒克斯的聚焦灯下对整个外延层表面的微小粗糙度的存在或不存在进行视觉检查。当在整个表面上观察到均匀性时，评价为良好，当即使在部分表面中观察到粗糙度的发生时，也评价为不良。
[0104]此外，通过下列方法测量了III-V族化合物半导体衬底和外延层之间界面处的薄层电阻和载流子浓度。
[0105]关于薄层电阻，通过使用充当涡电流薄层厚度测量设备的Reheighten测量了III-V族化合物半导体衬底和在其上生长的外延层的薄层电阻。
[0106]如下所述测量了载流子浓度。也就是，通过从在III-V族化合物半导体衬底上层压了外延层的外延晶片中心附近选取3mm长、25mm宽的芯片并蒸发金，来制造试样。将得到的试样与探针接触，施加电压，并测量电容(C)-电压(V)。根据测得的C和V计算III-V族化合物半导体衬底和外延层之间界面附近处的载流子浓度。
[0107]其结果示于下述表中。
Figure A20091016454500231
测量结果
[0108]如表中所示，关于其中进行了用酸性溶液对衬底清洁的清洁步骤(S12)和通过湿法在所述衬底上形成氧化膜的形成步骤(S13)的本发明实施例1～8的III-V族化合物半导体衬底，氧化膜的再现性(σ/x)改进至5.8％以下，抑制了外延晶片表面变粗糙，另外，III-V族化合物半导体衬底和外延层之间界面处的薄层电阻高，为4.7×104(Ω/□)以上。从而发现，能够以高精度控制氧化膜的厚度，在形成外延层时能够抑制表面变粗糙，另外，能够抑制Si作为n型掺杂剂的功能。
[0109]此外，本发明实施例1～8的所有外延晶片的表面雾度低，为2.8ppm以下。另外，本发明实施例1～8的外延晶片表面上的缺陷数低，为450pcs以下。
[0110]特别地，在氧化膜厚度为
Figure A20091016454500241
的本发明实施例1～5、7和8中，III-V族化合物半导体衬底和外延层之间界面的薄层电阻为3.3×105(Ω/□)以上且载流子浓度为3.9×1014cm-3以下。因此，应当清楚，通过将氧化膜的厚度规定为能够有效抑制Si作为n型掺杂剂的功能。
[0111]另外，在通过使用过氧化氢水溶液形成氧化膜的本发明实施例2～8中，氧化膜的再现性为3.3％以下且可以以极高精度控制所述氧化膜的厚度。
[0112]另一方面，在未进行清洁步骤(S12)和形成步骤(S13)的比较例1中，尽管自发形成了氧化膜，但是不能抑制在III-V族化合物半导体衬底和外延层之间界面处Si的活化。
[0113]此外，关于未进行清洁步骤(S12)但进行了形成步骤(S13)的比较例2和3，由于在形成步骤中使用了中性溶液，因此不能抑制外延层表面变粗糙。而且，在通过使用碱性溶液代替酸性溶液来进行清洁的比较例4和5中，也不能抑制表面变粗糙。认为其原因如下所述。也就是，在GaAs衬底表面上形成含Ga的氧化物如Ga2O3和As的氧化物如As2O3的自发氧化膜。这种自发氧化膜容易溶于酸性溶液中，但是在碱性或中性范围内，与Ga的氧化物的溶解度相比，As的氧化物的溶解度极大。因此，在碱性或中性溶液与衬底接触的情况下，III-V族化合物半导体衬底的表面变成富集Ga的表面，其中III族原子Ga大量存在，另外，表面上发生不均匀(凹陷和凸起)。当在后处理步骤(S21)中以这种状态形成外延层时，V族原子As进一步脱落且Ga原子和As原子之间的化学计量平衡发生劣化。
[0114]如上所述，根据本实施例确定，通过进行用酸性溶液来清洁衬底的清洁步骤(S12)和通过湿法在所述衬底上形成氧化膜的形成步骤(S13)，能够制造III-V族化合物半导体衬底和外延晶片，其中所述氧化膜的厚度能够以高精度控制且在形成外延层时抑制表面变粗糙。
实施例2
[0115]在本实施例中，检验了氧化膜的形成效果。具体地，分别在与上述本发明实施例2和比较例1的III-V族化合物半导体衬底相同的条件下制造了各十个III-V族化合物半导体衬底。
[0116]接下来，将以分别与本发明实施例2和比较例1相类似的方式制造的各五个III-V族化合物半导体衬底在550℃下保持15分钟，同时供应氢气和胂气(热清洁)。随后，在后处理步骤(S21)中，在580℃下并在与本发明实施例2或比较例1中相同的条件下，在各个III-V族化合物半导体衬底上形成外延层。
[0117]此外，将其余五个III-V族化合物半导体衬底在730℃下保持15分钟，同时供应相同气体(热清洁)。随后，在后处理步骤(S21)中，在580℃下并在与本发明实施例2或比较例1中相同的条件下，在各个III-V族化合物半导体衬底上形成外延层。
测量方法
[0118]关于各种外延晶片，以与实施例1中相同的方式测量了电阻(薄层电阻)。其结果示于图7中。在这点上，图7为显示热清洁温度和III-V族化合物半导体衬底和外延层之间界面处的电阻之间关系的图。在图7中，纵轴表示电阻(单位：Ω/□)，横轴表示热清洁温度(单位：℃)。
测量结果
[0119]如图7中所示，与实施例2中形成氧化膜的相类似的III-V族化合物半导体衬底和外延晶片具有高电阻，这与热清洁温度无关。另一方面，未形成氧化膜的比较例1的III-V族化合物半导体衬底和外延晶片的电阻随热清洁温度的升高而增大。
[0120]如上所述，根据本实施例，应当清楚，通过形成氧化膜能够制造具有期望特性的外延晶片，而与形成条件如III-V族化合物半导体衬底的热清洁条件无关。此外，根据在其中形成氧化膜的本发明，应当清楚，由于不必在形成外延层之前立即进行热清洁，所以能够降低形成外延晶片所需要的成本。
应当理解，上面公开的实施方案和实施例仅是示例性的而不是限制性的。本发明的范围不是由上述实施方案确定，而是由权利要求书的范围确定。本发明旨在涵盖包括在权利要求书的主旨和范围内的所有变形和等效排列。

Claims (9)

1.一种制造III-V族化合物半导体衬底的方法，所述方法包括如下步骤：
准备由III-V族化合物半导体构成的衬底；
用酸性溶液清洁所述衬底；以及
在清洁之后通过湿法在所述衬底上形成氧化膜。
2.如权利要求1所述的制造III-V族化合物半导体衬底的方法，其中在所述形成氧化膜的步骤中，所形成的氧化膜的厚度为
Figure A2009101645450002C1
Figure A2009101645450002C2
3.如权利要求1或2所述的制造III-V族化合物半导体衬底的方法，其中在所述清洁步骤中，使用pH为6以下的酸性溶液。
4.如权利要求1或2所述的制造III-V族化合物半导体衬底的方法，其中在所述形成氧化膜的步骤中，通过使用过氧化氢水溶液形成所述氧化膜。
5.如权利要求1或2所述的制造III-V族化合物半导体衬底的方法，其中在所述准备步骤中，准备由GaAs、InP或GaN构成的衬底。
6.一种制造外延晶片的方法，所述方法包括如下步骤：
通过权利要求1或2的制造III-V族化合物半导体衬底的方法制造III-V族化合物半导体衬底；以及
在所述III-V族化合物半导体衬底上形成外延层。
7.一种III-V族化合物半导体衬底，其通过权利要求1～5中任一项的制造III-V族化合物半导体衬底的方法制造。
8.如权利要求7所述的III-V族化合物半导体衬底，其中所述氧化膜的厚度为
Figure A2009101645450003C1
9.一种外延晶片，所述外延晶片包括：
权利要求7或8的III-V族化合物半导体衬底；和
设置在所述III-V族化合物半导体衬底上的外延层。
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