JP4666730B2 - 集積回路検査方法および装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は集積回路製造の分野に関し、更に特定すれば集積回路素子のウエハ・レベルにおけるバーン・イン(burn-in)に関するものである。
【０００２】
【従来の技術】
集積回路素子は、本質的にあらゆる種類の電子システム全般に用いられている。集積回路素子が故障する原因となり得る種々のメカニズムが、広範な研究および文献の主題となっている。集積回路製造業者の主な品質上の懸念の１つとして、顧客への出荷時には正常に機能する素子が、将来のある離れた時点において種々の故障メカニズムの１つ以上によって故障する場合、素子寿命の初期段階(infant stage)の間にはその故障メカニズムを検出することが困難または不可能であるということがあげられる。典型的に、集積回路製造業者は、高温，高動作電圧，または双方を典型的に含む１組の条件に素子を晒すことによって、集積回路素子の長期信頼性を保証しようとしている。これらの条件は、素子に生じ得るあらゆる故障メカニズムの開始を早めるように設計されている。既知の信頼性検査の一種に、多くの場合バーン・インと呼ばれているものがある。典型的なバーン・イン・シーケンスの間、所定の１組の電圧を集積回路の特定入力に印加し、長期間維持する。典型的なバーン・イン・シーケンスは、２４ないし２，０００時間またはそれ以上のいずれかの期間維持する場合がある。半導体製造一般、そして特に半導体検査に精通する者は、素子を適切にバーン・インするのに要する時間は過度に長く、したがって多数の素子に同時にバーン・インを行い、バーン・イン検査のコストを極力抑えられれば望ましいことを認めている。
【０００３】
従来では、バーン・イン検査は、集積回路素子をパッケージ化し終えた後まで行われなかった。パッケージ化の後、典型的に、多数の素子を同時にバーン・インすることができる比較的大型のプリント回路ボードに取り付けられたソケットに、集積回路素子を挿入する。バーン・インにおいて最終的に不合格となる素子のパッケージ化に伴うコストを回避し、従来のパッケージに素子を全くパッケージ化しない「フリップ・チップ」素子のような、直接チップ取り付け法（ＤＣＡ：direct chip attach）のバーン・インにも対処するために、集積回路製造業者は、ウエハ・レベルにおいて集積回路のバーン・インを行なう方法を考案している。Dasse, et al., の米国特許番号第５，３９９，５０５号およびDasse, et alの米国特許番号第５，６５４，５８８号（双方とも本願において使用可能である）には、ウエハ・レベルでバーン・インを行なう装置および方法が開示されている。ウエハ・レベルのバーン・インは、素子の最終組み立てまたはパッケージ化に先立って、ウエハ全体の素子全てに同時にバーン・インを行なうプロセスである。
【０００４】
【発明が解決しようとする課題】
典型的なウエハ・レベルのバーン・イン法では、共通の電源または信号発生器に多数の素子を並列に接続する。いずれかの単一電源または単一発生器に接続された多数の素子は、クラスタまたはグループを規定する。クラスタ内の１つ以上の素子に欠陥があり、バーン・イン検査状態を適用した際に異常に多い電流を引き込む場合、この過剰な電流引き込みのために、電源がクラスタ内の残りの素子に必要な電圧を供給するのが妨げられる。この状況が発生した場合、クラスタ内の残りの素子は、適性にバーン・インされるのを妨げられる。適正なバーン・インを受けないと、クラスタ内の残りの素子が例え機能しても、これらを破棄しなければならない。何故なら、これらの素子の信頼性が適切に判定されなかったからである。このように、従来のウエハ・レベルでのバーン・イン法では、完全に機能し動作可能な素子を破棄しなければならないことが多かった。何故なら、従来のウエハ・レベル・バーン・イン検査システムは、欠陥のある高電流素子を、クラスタ内の残りの素子から分離し、残りの素子が適性なバーン・イン信号を受けるようにすることができないからである。この問題は、別個のドライバおよび電源をウエハ上の素子毎に専用に用いることによって対処し得るが、これを行なうとすれば、コストは天文学的な値となろう。クラスタ内におけるたった１つの不良素子のために多数の機能する素子を破棄する虞れは、製造業者が小さなクラスタを用いて素子をバーン・インする動機となった。しかし、小さなクラスタを使用した結果、各クラスタをプローブするために必要なプローブ・ハードウエアの追加，およびクラスタ毎の電源および論理信号発生器の追加という形で、余分な検査コストが発生した。したがって、バーン・イン検査の間非機能素子即ち欠陥素子をバーン・イン信号から分離させ、残りの素子が適切なバーン・イン検査を受けられるように、多数の集積回路のウエハ・レベル・バーン・イン検査を可能にする解決策を提供することが強く求められている。更に、実施する解決策が、ウエハ・レベル・バーン・インを実行するのに必要なハードウエアの著しい増大を招かず、それ以外にもバーン・インを完了するのに必要なコストまたは時間の著しい増大を招かないことが望ましい。
【０００５】
【課題を解決するための手段】
先に特定した目標は、本発明による方法および装置によってほぼ達成される。
広義で言えば、本発明は、半導体基板上の相互接続部の最上位に導電層が形成された半導体素子の検査方法を想定する。導電層にパターニングを行い、導電性部材を形成する。導電性部材の少なくとも１つは、第１ボンド・パッド部と直列に第１ヒューズ構造を含む。ボンド・パッド部は、対応する集積回路素子のボンド・パッド構造と電気コンタクトを形成する。次に、導電性部材よびボンド・パッド部を介して、素子に電圧を印加する。ヒューズ構造は、ヒューズ内の電流が所定のスレシホルドを超過する場合、導電性部材およびボンド・パッド部の間に開放を形成するように構成されている。電圧を印加し検査を完了した後、最終的な組み立ておよびパッケージ化の前に、パターニングした導電層を半導体素子から除去する。一実施例では、ヒューズ構造は、ヒューズが破断する電流を低減するように設計した蛇行導電性リンクから成る。代替実施例では、ヒューズは、単純な「バウ・タイ」(bow tie)構造から成り、導電性リンクが占める面積を最少に抑えることができる。更に、本発明は、半導体基板および複数の導電性部材から成る製造品目も想定する。複数の導電性部材は、基板の相互接続部の最上位の上に位置する。複数の導電性部材の内少なくとも１つは、導電性部材およびボンド・パッド部の間に直列にヒューズ構造を含む。ボンド・パッド部は、半導体基板を構成する複数の集積回路素子の１つと電気コンタクトを形成する。半導体基板は、１つ以上のレベルのトランジスタ，およびトランジスタを選択的に結合するための１つ以上のレベルの永続相互接続層を含むことが好ましい。
【０００６】
本発明は、添付図面と関連付けた以下の詳細な説明から、当業者には理解されよう。
【０００７】
【発明の実施の形態】
添付図面に、限定ではなく一例として本発明を示す。図面では、同様の参照符号は同様の要素を示すこととする。
【０００８】
尚、図面における要素は簡略化および明確化を目的に図示されており、必ずしも同じ拡縮率で描かれている訳ではないことを当業者は認めよう。例えば、図面における要素の中には、他の要素に対して誇張され、本発明の実施例の理解を高めるのに役立てようとしたものがある。
【０００９】
これより図面に移るが、図１は、ウエハ１００の表面上に二次元アレイとして配列されている複数の集積回路素子即ちダイス１０４を含む製造品目１００（代わりに、この明細書全体を通じてウエハ１００と呼ぶ）を示す。集積回路素子１０４は、例えば、汎用マイクロプロセッサ，埋め込みコントローラ，メモリ素子，ディジタル・シグナル・プロセッサ，特定用途集積回路，またはその他のあらゆる適当な半導体素子を含む、広範囲におよぶ種々の集積回路素子のいずれでも構成することができる。集積回路素子１０４は、ＣＭＯＳ，バイポーラ，および混成製造プロセスを含む多種多様の既知の半導体製造プロセスにしたがって製造する。
【００１０】
一旦図７に移り、半導体基板７０２およびその上に形成された導体部材１１０を含む、ウエハ１００の部分断面図を示す。半導体基板７０２は、１組のトランジスタ７０４を含み（その１つのみを図７では示す）、シリコンのような適当な半導体材料から成る単結晶半導体格子７０６上に製作することが好ましい。あるいは、半導体基板７０２は、絶縁物上半導体基板，または半導体素子を形成する際に用いられる他のいずれの基板とすることも可能である。トランジスタ７０４の図示の実施例は、なじみのなるＭＯＳトランジスタ構造を示すが、本発明はバイポーラやハイブリッド技術にも等しく適用可能である。トランジスタ７０４は、浅いトレンチ隔離構造７０８によって互いに隔離されている。ウエハ１００の別の実施例は、選択酸化（ＬＯＣＯＳ）隔離構造を含む、他の隔離構造を利用することも可能である。選択酸化隔離構造は、半導体製造処理の分野における当業者には既知である。第１誘電体層７１０が、トランジスタ７０４を、上に位置する第１導電層７１２から分離する。第１導電層７１２は、第１導電性コンタクト構造７１４（その１つを示す）を介して、下に位置するトランジスタ７０４と選択的に接触し相互接続するようにパターニングされている。誘電体層７１６が、第１相互接続レベル７１２を最上位相互接続レベル７１８から分離する。最上位相互接続レベル７１８は、１つ以上の第２導電性コンタクト構造７２０（その１つを示す）を介して、第１相互接続レベル７１２と選択的に相互接続されている。図示の実施例は、第１相互接続レベル７１２上に直接形成された最上位相互接続レベル７１８を示す（即ち、二レベル金属プロセス）が、１つ以上の中間相互接続レベルを第１相互接続レベル７１２および最上位相互接続レベル７１８間に製作してもよいことが、本分野における有識者(knowledgeable)には認められることを、半導体回路プロセスに精通する者は認めよう。相互接続レベルの数には無関係に、ウエハ１００全体にパシベーション層７２２を形成し、ウエハ１００のボンディング・パッド７２８を選択的に露出するようにエッチングすることが好ましい。ウエハ１００の種々のコンポーネントに用いられる材料は、例えば、誘電体層７１０，７１６には堆積または熱形成したシリコン酸化物膜，相互接続レベル７１２，７１８にはアルミニウム，銅，またはその合金，導電性コンタクト構造７１４，７２０にはタングステンまたはポリシリコン，およびパシベーション層７２２には酸窒化シリコンまたはプラズマ・エンハンス窒化物を含むことができる。加えて、相互接続レベル７１２，７１８のいずれかは、代わりに、従来のインレイド・メタライゼーション・プロセス(inlaid metalization process)を用いて形成可能であり、あるいは、代わりに、デュアル・インレイド・メタライゼーション・プロセス(dual-inlaid metalization process)を用いて相互接続７１２，７１８および導電性コンタクト構造７１４，７２０の組み合わせを形成可能であることも当業者は認めよう。ウエハ１００の図示の実施例は、パシベーション層７２２上に形成されたポリイミド層７２４の形態で、水分保護膜を含む。本発明では、半導体基板７０２は、集積回路素子１０４を設計するための機能性を実行する際に必要な全てのトランジスタおよび相互接続部を含むことを想定する。しかしながら、ウエハ・レベルでのバーン・イン検査を行なうためには、本発明の一実施例によるウエハ１００は、最上位相互接続レベル７１８上に形成したボンド・パッド部１１２を含む導電性部材１１０も追加的に含む。以下で更に詳しく説明するが、導電性部材１１０は、一時的な部材であり、特に集積回路素子１０４のウエハ・レベル・バーン・イン検査を容易に行なえるようにするために、半導体基板７０２のパシベーション層７２２上に製作されたものである。
【００１１】
ウエハ・レベル・バーン・イン検査のための導電性部材１１０を製作するには、一実施例によれば、基板７０２の最上位相互接続レベル７１８およびパシベーション層７２２上に一時的導電層を形成する。一時的導電層は、従来の堆積プロセスを用いて形成され、銅，アルミニウム，錫またはその適切な合金のような導電性材料を用いて、ポリイミド層７２４上に形成することができる。堆積または形成プロセスが完了した後、従来のフォトリソグラフおよびエッチング技術を用いて、導電層にパターニングを行い、図１に見られるような導電性部材１１０を形成する。
【００１２】
再度図１および図２を参照しながら、ウエハ・レベル・バーン・イン用導電性部材１１０の構成について更に詳しく説明する。既に示したように、集積回路素子１０４は、ウエハ１００のエリア全体にわたって二次元アレイとして配列されている。ウエハ１００内の全素子１０４の集合を、ここでは説明上参照番号１０５で示すことにする。ウエハ・レベル・バーン・インの目的のために、素子１０４の集合１０５をグループ１０８に編成する（その内２つ、第１グループ１０８ａ，第２グループ１０８ｂを図２に示す）。各グループ１０８は、複数の素子１０４を含む。図示の実施例では、各グループ１０８は、４つの素子１０４を含む。各グループ１０８は、ウエハ１００内における素子１０４の集合１０５の相互に排他的な部分集合である。各グループ１０８は、１組の導電性部材１１０を含む。図２に示すグループ１０８内の１組の導電性部材１１０は、第１導電性部材１１０ａ，第２導電性部材１１０ｂ，第３導電性部材１１０ｃ，および第４導電性部材１１０ｄを含む。好ましくは、各導電性部材１１０は、各導電性部材１１０が接続されている１組のボンド・パッド部１１２を介して、グループ１０８内の素子１０４各々にバーン・イン信号または電源電圧を送り込むように設計されている。各ボンド・パッド部１１２は、電気コンタクト領域として機能し、対応する集積回路素子１０４の下に位置するボンド・パッド構造に電気的コンタクトを与える。このように、グループ１０８の各導電性部材１１０は、１つ以上の対応するボンド・パッド部１１２に電気的に結合されている。例えば、第１導電性部材１１０ａは、グループ１０８内の各第１ボンド・パッド部１１２ａに接続されている。一実施例では、グループ１０８内の素子１０４毎に、１つの第１ボンド・パッド部１１２ａがある。同様に、第２導電性部材１１０ｂが各第２ボンド・パッド部１１２ｂに接続されている。この場合、第３および第４導電性部材１１０ｃ，１１０ｄに対して、グループ１０８等内に各素子１０４と関連する１つの第２ボンド・パッド部１２ｂがある。好ましくは、各ボンド・パッド部１１２は、各集積回路素子１０４の機能的に同様または同等のボンド・パッドと接触する。一例として、第１素子１０４ａの第１ボンド・パッド部１１２ａが素子のＶＤＤボンド・パッド構造に接触する場合、第２素子１０４ｂの第１ボンド・パッド部１１２ａもそのＶＤＤボンド・パッド構造に接触する。このように、図示の実施例では、各バーン・イン信号毎に唯１つの導電性部材１１０を用い、各導電性部材１１０がグループ１０８内の各集積回路１０４上にある対応するボンド・パッド部１１２に結合する。図示の実施例は、４つの導電性部材１１０ａ，１１０ｂ，１１０ｃ，１１０ｄがあるので、４つのバーン・イン信号を駆動することが望ましい用途に適している。この実施例では、一例として、第１導電性部材１１０ａを用いてＶＤＤ信号を搬送することができ、第２導電性部材１１０ｂがクロック信号を搬送することができ、第３導電性部材１１０ｃがデータまたはアドレス入力信号あるいはリセット信号、そして第４導電性部材１１０ｄがＶＳＳまたは接地を搬送することができる。加えて、各導電性部材１１０は、グループ１０８内の各素子１０４の１つのボンド・パッド部１１２に対応する、４つのボンド・パッド部１１２への接続を含む。
【００１３】
各導電性部材１１０は、対応するボンド・パッド部１１２および導電性リード部１１３間に直列にヒューズ構造１０６を含む。第１導電性部材１１０ａは、対応する導電性リード部１１３を介して１組４つのヒューズ１０６に接続されて示されている。各ヒューズ１０６は、その対応する導電性リード１１３と、グループ１０８の各素子１０４に対応する第１ボンド・パッド部がある第１ボンド・パッド部１１２ａとの間に直列に接続されている。同様の接続は、第２導電性部材１１０ｂ，第３導電性部材１１０ｃおよび第４導電性部材１１０ｄに関しても示されている。また、各導電性部材１１０は、対応するプローブ・パッド１１１にも接続されている。プローブ・パッド１１１は、機械的プローブ装置が接触するのに適した寸法とすることが好ましい。図示の実施例は、４つの集積回路素子１０４から成るグループ１０８を示すが、本発明は、各グループ１０８があらゆる数の集積回路素子１０４を含む場合も想定している。好適実施例では、対応するプローブ・パッド１１１を、適当な検査発生制御システムに取り付けられた機械的プローブ装置と接触させることによって、適切な導電性部材１１０に信号を印加する。
【００１４】
導電性部材１１０および対応する接地パッド部１１２間に直列にヒューズ構造１０６を含ませることによって、不良集積回路素子１０４を残りの集積回路から隔離する機構を設け、非機能集積回路が不合格となった後であっても、残りの集積回路へのバーン・インを継続させることができるという利点がある。ヒューズ構造１０６がないと、素子１０４のいずれかに欠陥があった場合、グループ１０８内の集積回路１０４はいずれも適切なバーン・イン検査を受けることができなくなる。例えば、第１集積回路１０４ａが過度に高い動作電流を引き組む場合、適切な導電性部材１１０を駆動する電源は、導電性部材１１０に接続されているボンディング・パッド部１１２のいずれにも、必要な電圧を維持することが不可能となる。ヒューズ構造１０６によって、本発明は、集積回路素子１０４を並列に検査する方法を想定しており、ヒューズ構造１０６を含む導電性部材１１０を形成するための導電層の形成およびパターニングの後、集積回路素子１０４のグループ１０８のボンディング・パッド１１２ａに、当該導電性部材１１０を介して電圧を印加する。グループ１０８内のいずれかの集積回路素子１０４が過剰な電流を引き込む場合、当該欠陥素子に対応するヒューズ構造１０６が開く即ち破断することによって、対応するボンド・パッド部１１２を導電性部材１１０から切断する。このように、導電性部材１１０は、適切な信号レベルを、グループ１０８内の残りの集積回路１０４の残りのボンディング・パッド１１２に駆動することができる。
【００１５】
不良素子を集積回路のグループ内にある残りの素子から分離する機能を備えることによって、本発明のヒューズ構造１０６は、より大きなグループ１０８（即ち、より多くの集積回路素子１０４を含むグループ）のバーン・イン検査を可能とする。集積回路素子１０４のグループ１０８が大きい程、電源、信号発生器、およびウエハ１００全体を検査するために必要なプローブ・ハードウエアの数を減らせるので望ましい。集積回路１０４の各グループ１０８は、典型的に、それ自体の電源および信号発生器に接続されている。加えて、各グループ１０８のプローブ・パッド１１１は、電源および信号発生器検査システムに電気的に結合されたプローブ・ハードウエアと接触し、導電性部材１１０上で必要な信号を駆動しなければならない。より大きなグループ１０８の集積回路１０４を使用することができるため、必要なプローブ構造，ドライバおよび電源の数が減少し、これによってウエハ・レベル・バーン・イン検査システムのコスト削減および複雑度低下が可能となる。従来のウエハ・レベル・バーン・イン検査システムでは、ヒューズ構造１０６のようなヒューズがないために、小グループの集積回路を利用する必要があった。何故なら、グループ内の素子が全て適切にバーン・インされなかったので、集積回路製造業者は、たった１つの不良素子のために、不良素子のグループ内にある全ての素子を破棄しなければならなかったからである。したがって、ヒューズ構造１０６は、より大きなグループ１０８の集積回路素子１０４を検査し、信頼性の高い集積回路素子１０４を不必要に破棄する危険性を低下させることを可能にする。
【００１６】
バーン・イン・シーケンス自体は、ＶＤＤおよび接地信号のみを素子１０４に印加する単純なバーン・イン・シーケンスから、１つ以上の論理信号も印加する複雑度の高いシーケンスまで様々な形態を取ることができる。一実施例では、素子１０４に適用するバーン・イン・シーケンスは、各素子１０４の不揮発性メモリ部分内に埋め込まれている内蔵自己検査を起動すれば十分である。内蔵自己検査は、素子１０４の主要な機能コンポーネントおよび区間を試験するように設計することが好ましく、例えば、素子１０４が引き込む動作電流を最大化するシーケンスを含ませることによって、バーン・イン検査に対して最適化することも可能である。バーン・イン・シーケンスを完了した後、最終的な組み立ての前に、導電性部材１１０ａから成る導電層を部分的または全体的にウエハ１００から除去する。ウエハ１００からの導電性部材１１０ａの除去は、半導体基板７０２の下地構造に対して適当なエッチング選択性が得られるように設計された従来のエッチング技術を用いて行なうことができる。導電性部材１１０ａから成る導電層はウエハ１００から除去されるので、図７に示す永続的相互接続層７１２，７１８とは対照的に、ここでは一時的層と呼ぶ。永続的相互接続層７１２，７１８がないと、素子１０４は機能しない。
【００１７】
次に図３ないし図５に移り、ヒューズ構造１０６の種々の実施形態を示す。図３には、「バウ・タイ」ヒューズ構造(bow tie fuse structure)１０６を示す。この実施例では、ヒューズ構造１０６の導電性リード部１１３は実質的に一定の幅を有し、一方溶融可能リンク３００はかなり狭い幅Ｘを有する。この実施例の一バーションによれば、導電性リード１１３の幅は、溶融可能リンク３００の幅よりも少なくとも４倍広い。尚、導電性部材１１０を通過する所与の電流に対して、ヒューズ構造１０６の溶融可能リンク３００内の電流密度は、導電性部材１１０の残りの部分における電流密度よりもかなり高いことが認められよう。導電性部材１１０を通過する電流が不良集積回路１０４によって増大した場合、集積回路素子１０４に対応するヒューズ構造１０６の溶融可能リンク３００内の電流密度は、溶融可能リンク３００を熱的に破壊する点まで増大し、破断即ち開放回路を形成し、これ以上電流を導通することが不可能となる。ヒューズの寸法は、以下のOnderdonkの式にしたがって最適化することができる。
【００１８】
【数１】
Ｉ＝Ａ（ｌｏｇ（（Ｔm−Ｔa）／（２３４＋Ｔａ）＋１）／３３Ｓ）1/2
ここで、Ｉはヒューズを通過する電流，Ａは金属の断面積，Ｔmは金属の融点（単位は℃），Ｔａは周囲温度，Ｓは秒単位の時間である。製造効率の向上を達成するためには、従来の投影アライナ(projection aligner)を用いて複数の導電性部材１１０を作成すると有利であり、ウエハ全体を単一の露出工程において露出することによって、スループットを高めることができる。かかる実施形態では、溶融可能リンク３００の最少寸法Ｘは、典型的に、１ミクロン以上の範囲である。加えて、ヒューズ・リンク３００のアスペクト比（ここでは、ヒューズ・リンク３００の長さＹおよび幅Ｘ間の比と定義する）が５以上であると望ましく、アスペクト比が約１０よりも大きいと更に望ましい。
【００１９】
図３に示す溶融可能リンクは空間の効率的な使用およびその簡素性については望ましいものの、図４の蛇行ヒューズ構造１０６は、図３のヒューズ構造１０６よりも低い電流で破断できる点で望ましい。理論的には、図３のヒューズ構造１０６の方が開放回路を形成する際に必要な電流は多い。何故なら、溶融可能リンク３００は、パシベーションまたはその他の誘電体材料のフィールド(field)によって包囲されており、これが事実上溶融可能リンク３００の温度を低下させるヒート・シンクとして作用する可能性があり、このために、ヒューズを溶融またはその他の方法で破断するために必要な溶融温度に達するのに必要な溶融電流が大きくなるのである。対照的に、図４の蛇行回路１０６は、その熱エネルギを溶融可能リンク３００の残り部分に放射する。このように、図４の蛇行構造は正フィードバック機構を備え、高い電流密度が溶融可能リンク３００内の温度を上昇させ、溶融可能リンク３００の他の部分により高い温度を放射することによって、溶融可能リンク３００の温度を更に上昇させるので、非常に低い電流値で十分な溶融温度の発生に至るのである。図５は、図４の蛇行構造の拡張であり、対応する導電性部材１１０からの２つ以上のヒューズ１０６および溶融可能リンク３００が相互に対をなし、リンク３００の一方によって放射される熱エネルギによって隣接する溶融可能リンク３００の破壊を生ずる。この実施例は、例えば、他の信号のいずれかが切断されたときにはいつでも全ての信号を回路から切断することを保証するのが望ましいような用途において有利である。例えば、集積回路素子１０４内のＶＤＤ電源信号が大量の電流を引き込み、その結果それに関連するヒューズ構造１０６の破壊が生じた場合、当該素子の残りのクロック信号およびデータ信号は供給(exercise)され続ける。このため、これら入力パッドの各々に接続されているＥＳＤ回路が順方向にバイアスされる状態になる。この状況が発生すると、順方向にバイアスされたＥＳＤダイオードと関連するクロックおよびデータ信号は、対応する導電性部材１１０上で適切な電圧を駆動することができなくなり、これによって残りの正常な素子のバーン・インに影響を及ぼす。かかる発生を防止するために、一実施例では、特定の集積回路素子１０４に関連するヒューズのいずれかが破断した場合、当該素子に関連するヒューズ１０６全てを破断させることが望ましい。この目標を達成するために、図５の相互対蛇行構造は、一方のヒューズ構造３００の物理的破壊によって、隣接するヒューズ・リンク３００の物理的破壊を生じさせることを保証するように設計したレイアウトを想定している。
【００２０】
次に図６に移り、ウエハ・レベル・バーン・イン検査システム６００を示す。
検査システム６００は、電源６０３を含む制御およびデータ収集システム６０２を含む。制御システム６０２は、素子１０４の各グループ１０８に所望のバーン・イン検査信号を生成するために必要な十分なドライバおよび電源を含むことが好ましい。集積回路１０４に印加することができるバーン・イン検査信号は、素子毎および製造業者毎に大きく異なる。いずれの場合でも、制御システム６０２によって供給される論理および電源信号は、電線６０４を通じてドライバ・ボード６０６に供給される。ドライバ・ボード６０６は、温度チャンバ内において、１組の検査取り付け具に適当に接続され、各検査取り付け具は本発明によるウエハ１００に接続されている。温度チャンバ６０８は、ウエハを所望のバーン・イン検査温度に維持するのに適している。高温においてバーン・イン検査を行なうと、不純物の熱移動活動が活発となり、集積回路素子のスレシホルド電圧またはその他の動作パラメータの変化を生じる可能性があるため、故障率が加速する。
【００２１】
これまでの明細書では、具体的な実施例を参照しながら本発明について説明した。しかしながら、特許請求の範囲に明記されている本発明の範囲から逸脱することなく、種々の変更や変化が可能であることを当業者は認めよう。したがって、明細書および図面は、限定的な意味ではなく、例示として見なすものとし、かかる変更は全て本発明の範囲内に含まれることを意図するものとする。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体ウエハを示す平面図。
【図２】本発明によるウエハ・レベル・バーン・イン・メタライゼーションと相互接続された集積回路ダイ・グループの平面図。
【図３】本発明の一実施例による「バウ・タイ」ヒューズ構造を示す図。
【図４】本発明の一実施例による蛇行ヒューズ構造を示す図。
【図５】本発明の一実施例による１組の蛇行ヒューズ構造を示す図。
【図６】本発明によるウエハ・レベル・バーン・イン検査システムの簡略図。
【図７】本発明による相互接続部の最上位の上に位置する導電層を含む半導体基板の部分断面図。
【符号の説明】
１００ ウエハ
１０４ 集積回路素子
１０６ ヒューズ
１１０ 導電性部材
１１１ プローブ・パッド
１１２ ボンド・パッド部
１１３ 導電性リード部
３００ 溶融可能リンク
６００ 検査システム
６０２ 制御およびデータ収集システム
６０３ 電源
６０４ 電線
６０６ ドライバ・ボード
６０８ 温度チャンバ
７０２ 半導体基板
７０４ トランジスタ
７０６ 単結晶半導体格子
７１０ 第１誘電体層
７１２ 第１導電層
７１４ 第１導電性コンタクト構造
７１６ 誘電体層
７１８ 相互接続レベル
７２０ 第２導電性コンタクト構造
７２２ パシベーション層
７２４ ポリイミド層
７２８ ボンディング・パッド
【発明の属する技術分野】
本発明は集積回路製造の分野に関し、更に特定すれば集積回路素子のウエハ・レベルにおけるバーン・イン(burn-in)に関するものである。
【０００２】
【従来の技術】
集積回路素子は、本質的にあらゆる種類の電子システム全般に用いられている。集積回路素子が故障する原因となり得る種々のメカニズムが、広範な研究および文献の主題となっている。集積回路製造業者の主な品質上の懸念の１つとして、顧客への出荷時には正常に機能する素子が、将来のある離れた時点において種々の故障メカニズムの１つ以上によって故障する場合、素子寿命の初期段階(infant stage)の間にはその故障メカニズムを検出することが困難または不可能であるということがあげられる。典型的に、集積回路製造業者は、高温，高動作電圧，または双方を典型的に含む１組の条件に素子を晒すことによって、集積回路素子の長期信頼性を保証しようとしている。これらの条件は、素子に生じ得るあらゆる故障メカニズムの開始を早めるように設計されている。既知の信頼性検査の一種に、多くの場合バーン・インと呼ばれているものがある。典型的なバーン・イン・シーケンスの間、所定の１組の電圧を集積回路の特定入力に印加し、長期間維持する。典型的なバーン・イン・シーケンスは、２４ないし２，０００時間またはそれ以上のいずれかの期間維持する場合がある。半導体製造一般、そして特に半導体検査に精通する者は、素子を適切にバーン・インするのに要する時間は過度に長く、したがって多数の素子に同時にバーン・インを行い、バーン・イン検査のコストを極力抑えられれば望ましいことを認めている。
【０００３】
従来では、バーン・イン検査は、集積回路素子をパッケージ化し終えた後まで行われなかった。パッケージ化の後、典型的に、多数の素子を同時にバーン・インすることができる比較的大型のプリント回路ボードに取り付けられたソケットに、集積回路素子を挿入する。バーン・インにおいて最終的に不合格となる素子のパッケージ化に伴うコストを回避し、従来のパッケージに素子を全くパッケージ化しない「フリップ・チップ」素子のような、直接チップ取り付け法（ＤＣＡ：direct chip attach）のバーン・インにも対処するために、集積回路製造業者は、ウエハ・レベルにおいて集積回路のバーン・インを行なう方法を考案している。Dasse, et al., の米国特許番号第５，３９９，５０５号およびDasse, et alの米国特許番号第５，６５４，５８８号（双方とも本願において使用可能である）には、ウエハ・レベルでバーン・インを行なう装置および方法が開示されている。ウエハ・レベルのバーン・インは、素子の最終組み立てまたはパッケージ化に先立って、ウエハ全体の素子全てに同時にバーン・インを行なうプロセスである。
【０００４】
【発明が解決しようとする課題】
典型的なウエハ・レベルのバーン・イン法では、共通の電源または信号発生器に多数の素子を並列に接続する。いずれかの単一電源または単一発生器に接続された多数の素子は、クラスタまたはグループを規定する。クラスタ内の１つ以上の素子に欠陥があり、バーン・イン検査状態を適用した際に異常に多い電流を引き込む場合、この過剰な電流引き込みのために、電源がクラスタ内の残りの素子に必要な電圧を供給するのが妨げられる。この状況が発生した場合、クラスタ内の残りの素子は、適性にバーン・インされるのを妨げられる。適正なバーン・インを受けないと、クラスタ内の残りの素子が例え機能しても、これらを破棄しなければならない。何故なら、これらの素子の信頼性が適切に判定されなかったからである。このように、従来のウエハ・レベルでのバーン・イン法では、完全に機能し動作可能な素子を破棄しなければならないことが多かった。何故なら、従来のウエハ・レベル・バーン・イン検査システムは、欠陥のある高電流素子を、クラスタ内の残りの素子から分離し、残りの素子が適性なバーン・イン信号を受けるようにすることができないからである。この問題は、別個のドライバおよび電源をウエハ上の素子毎に専用に用いることによって対処し得るが、これを行なうとすれば、コストは天文学的な値となろう。クラスタ内におけるたった１つの不良素子のために多数の機能する素子を破棄する虞れは、製造業者が小さなクラスタを用いて素子をバーン・インする動機となった。しかし、小さなクラスタを使用した結果、各クラスタをプローブするために必要なプローブ・ハードウエアの追加，およびクラスタ毎の電源および論理信号発生器の追加という形で、余分な検査コストが発生した。したがって、バーン・イン検査の間非機能素子即ち欠陥素子をバーン・イン信号から分離させ、残りの素子が適切なバーン・イン検査を受けられるように、多数の集積回路のウエハ・レベル・バーン・イン検査を可能にする解決策を提供することが強く求められている。更に、実施する解決策が、ウエハ・レベル・バーン・インを実行するのに必要なハードウエアの著しい増大を招かず、それ以外にもバーン・インを完了するのに必要なコストまたは時間の著しい増大を招かないことが望ましい。
【０００５】
【課題を解決するための手段】
先に特定した目標は、本発明による方法および装置によってほぼ達成される。
広義で言えば、本発明は、半導体基板上の相互接続部の最上位に導電層が形成された半導体素子の検査方法を想定する。導電層にパターニングを行い、導電性部材を形成する。導電性部材の少なくとも１つは、第１ボンド・パッド部と直列に第１ヒューズ構造を含む。ボンド・パッド部は、対応する集積回路素子のボンド・パッド構造と電気コンタクトを形成する。次に、導電性部材よびボンド・パッド部を介して、素子に電圧を印加する。ヒューズ構造は、ヒューズ内の電流が所定のスレシホルドを超過する場合、導電性部材およびボンド・パッド部の間に開放を形成するように構成されている。電圧を印加し検査を完了した後、最終的な組み立ておよびパッケージ化の前に、パターニングした導電層を半導体素子から除去する。一実施例では、ヒューズ構造は、ヒューズが破断する電流を低減するように設計した蛇行導電性リンクから成る。代替実施例では、ヒューズは、単純な「バウ・タイ」(bow tie)構造から成り、導電性リンクが占める面積を最少に抑えることができる。更に、本発明は、半導体基板および複数の導電性部材から成る製造品目も想定する。複数の導電性部材は、基板の相互接続部の最上位の上に位置する。複数の導電性部材の内少なくとも１つは、導電性部材およびボンド・パッド部の間に直列にヒューズ構造を含む。ボンド・パッド部は、半導体基板を構成する複数の集積回路素子の１つと電気コンタクトを形成する。半導体基板は、１つ以上のレベルのトランジスタ，およびトランジスタを選択的に結合するための１つ以上のレベルの永続相互接続層を含むことが好ましい。
【０００６】
本発明は、添付図面と関連付けた以下の詳細な説明から、当業者には理解されよう。
【０００７】
【発明の実施の形態】
添付図面に、限定ではなく一例として本発明を示す。図面では、同様の参照符号は同様の要素を示すこととする。
【０００８】
尚、図面における要素は簡略化および明確化を目的に図示されており、必ずしも同じ拡縮率で描かれている訳ではないことを当業者は認めよう。例えば、図面における要素の中には、他の要素に対して誇張され、本発明の実施例の理解を高めるのに役立てようとしたものがある。
【０００９】
これより図面に移るが、図１は、ウエハ１００の表面上に二次元アレイとして配列されている複数の集積回路素子即ちダイス１０４を含む製造品目１００（代わりに、この明細書全体を通じてウエハ１００と呼ぶ）を示す。集積回路素子１０４は、例えば、汎用マイクロプロセッサ，埋め込みコントローラ，メモリ素子，ディジタル・シグナル・プロセッサ，特定用途集積回路，またはその他のあらゆる適当な半導体素子を含む、広範囲におよぶ種々の集積回路素子のいずれでも構成することができる。集積回路素子１０４は、ＣＭＯＳ，バイポーラ，および混成製造プロセスを含む多種多様の既知の半導体製造プロセスにしたがって製造する。
【００１０】
一旦図７に移り、半導体基板７０２およびその上に形成された導体部材１１０を含む、ウエハ１００の部分断面図を示す。半導体基板７０２は、１組のトランジスタ７０４を含み（その１つのみを図７では示す）、シリコンのような適当な半導体材料から成る単結晶半導体格子７０６上に製作することが好ましい。あるいは、半導体基板７０２は、絶縁物上半導体基板，または半導体素子を形成する際に用いられる他のいずれの基板とすることも可能である。トランジスタ７０４の図示の実施例は、なじみのなるＭＯＳトランジスタ構造を示すが、本発明はバイポーラやハイブリッド技術にも等しく適用可能である。トランジスタ７０４は、浅いトレンチ隔離構造７０８によって互いに隔離されている。ウエハ１００の別の実施例は、選択酸化（ＬＯＣＯＳ）隔離構造を含む、他の隔離構造を利用することも可能である。選択酸化隔離構造は、半導体製造処理の分野における当業者には既知である。第１誘電体層７１０が、トランジスタ７０４を、上に位置する第１導電層７１２から分離する。第１導電層７１２は、第１導電性コンタクト構造７１４（その１つを示す）を介して、下に位置するトランジスタ７０４と選択的に接触し相互接続するようにパターニングされている。誘電体層７１６が、第１相互接続レベル７１２を最上位相互接続レベル７１８から分離する。最上位相互接続レベル７１８は、１つ以上の第２導電性コンタクト構造７２０（その１つを示す）を介して、第１相互接続レベル７１２と選択的に相互接続されている。図示の実施例は、第１相互接続レベル７１２上に直接形成された最上位相互接続レベル７１８を示す（即ち、二レベル金属プロセス）が、１つ以上の中間相互接続レベルを第１相互接続レベル７１２および最上位相互接続レベル７１８間に製作してもよいことが、本分野における有識者(knowledgeable)には認められることを、半導体回路プロセスに精通する者は認めよう。相互接続レベルの数には無関係に、ウエハ１００全体にパシベーション層７２２を形成し、ウエハ１００のボンディング・パッド７２８を選択的に露出するようにエッチングすることが好ましい。ウエハ１００の種々のコンポーネントに用いられる材料は、例えば、誘電体層７１０，７１６には堆積または熱形成したシリコン酸化物膜，相互接続レベル７１２，７１８にはアルミニウム，銅，またはその合金，導電性コンタクト構造７１４，７２０にはタングステンまたはポリシリコン，およびパシベーション層７２２には酸窒化シリコンまたはプラズマ・エンハンス窒化物を含むことができる。加えて、相互接続レベル７１２，７１８のいずれかは、代わりに、従来のインレイド・メタライゼーション・プロセス(inlaid metalization process)を用いて形成可能であり、あるいは、代わりに、デュアル・インレイド・メタライゼーション・プロセス(dual-inlaid metalization process)を用いて相互接続７１２，７１８および導電性コンタクト構造７１４，７２０の組み合わせを形成可能であることも当業者は認めよう。ウエハ１００の図示の実施例は、パシベーション層７２２上に形成されたポリイミド層７２４の形態で、水分保護膜を含む。本発明では、半導体基板７０２は、集積回路素子１０４を設計するための機能性を実行する際に必要な全てのトランジスタおよび相互接続部を含むことを想定する。しかしながら、ウエハ・レベルでのバーン・イン検査を行なうためには、本発明の一実施例によるウエハ１００は、最上位相互接続レベル７１８上に形成したボンド・パッド部１１２を含む導電性部材１１０も追加的に含む。以下で更に詳しく説明するが、導電性部材１１０は、一時的な部材であり、特に集積回路素子１０４のウエハ・レベル・バーン・イン検査を容易に行なえるようにするために、半導体基板７０２のパシベーション層７２２上に製作されたものである。
【００１１】
ウエハ・レベル・バーン・イン検査のための導電性部材１１０を製作するには、一実施例によれば、基板７０２の最上位相互接続レベル７１８およびパシベーション層７２２上に一時的導電層を形成する。一時的導電層は、従来の堆積プロセスを用いて形成され、銅，アルミニウム，錫またはその適切な合金のような導電性材料を用いて、ポリイミド層７２４上に形成することができる。堆積または形成プロセスが完了した後、従来のフォトリソグラフおよびエッチング技術を用いて、導電層にパターニングを行い、図１に見られるような導電性部材１１０を形成する。
【００１２】
再度図１および図２を参照しながら、ウエハ・レベル・バーン・イン用導電性部材１１０の構成について更に詳しく説明する。既に示したように、集積回路素子１０４は、ウエハ１００のエリア全体にわたって二次元アレイとして配列されている。ウエハ１００内の全素子１０４の集合を、ここでは説明上参照番号１０５で示すことにする。ウエハ・レベル・バーン・インの目的のために、素子１０４の集合１０５をグループ１０８に編成する（その内２つ、第１グループ１０８ａ，第２グループ１０８ｂを図２に示す）。各グループ１０８は、複数の素子１０４を含む。図示の実施例では、各グループ１０８は、４つの素子１０４を含む。各グループ１０８は、ウエハ１００内における素子１０４の集合１０５の相互に排他的な部分集合である。各グループ１０８は、１組の導電性部材１１０を含む。図２に示すグループ１０８内の１組の導電性部材１１０は、第１導電性部材１１０ａ，第２導電性部材１１０ｂ，第３導電性部材１１０ｃ，および第４導電性部材１１０ｄを含む。好ましくは、各導電性部材１１０は、各導電性部材１１０が接続されている１組のボンド・パッド部１１２を介して、グループ１０８内の素子１０４各々にバーン・イン信号または電源電圧を送り込むように設計されている。各ボンド・パッド部１１２は、電気コンタクト領域として機能し、対応する集積回路素子１０４の下に位置するボンド・パッド構造に電気的コンタクトを与える。このように、グループ１０８の各導電性部材１１０は、１つ以上の対応するボンド・パッド部１１２に電気的に結合されている。例えば、第１導電性部材１１０ａは、グループ１０８内の各第１ボンド・パッド部１１２ａに接続されている。一実施例では、グループ１０８内の素子１０４毎に、１つの第１ボンド・パッド部１１２ａがある。同様に、第２導電性部材１１０ｂが各第２ボンド・パッド部１１２ｂに接続されている。この場合、第３および第４導電性部材１１０ｃ，１１０ｄに対して、グループ１０８等内に各素子１０４と関連する１つの第２ボンド・パッド部１２ｂがある。好ましくは、各ボンド・パッド部１１２は、各集積回路素子１０４の機能的に同様または同等のボンド・パッドと接触する。一例として、第１素子１０４ａの第１ボンド・パッド部１１２ａが素子のＶＤＤボンド・パッド構造に接触する場合、第２素子１０４ｂの第１ボンド・パッド部１１２ａもそのＶＤＤボンド・パッド構造に接触する。このように、図示の実施例では、各バーン・イン信号毎に唯１つの導電性部材１１０を用い、各導電性部材１１０がグループ１０８内の各集積回路１０４上にある対応するボンド・パッド部１１２に結合する。図示の実施例は、４つの導電性部材１１０ａ，１１０ｂ，１１０ｃ，１１０ｄがあるので、４つのバーン・イン信号を駆動することが望ましい用途に適している。この実施例では、一例として、第１導電性部材１１０ａを用いてＶＤＤ信号を搬送することができ、第２導電性部材１１０ｂがクロック信号を搬送することができ、第３導電性部材１１０ｃがデータまたはアドレス入力信号あるいはリセット信号、そして第４導電性部材１１０ｄがＶＳＳまたは接地を搬送することができる。加えて、各導電性部材１１０は、グループ１０８内の各素子１０４の１つのボンド・パッド部１１２に対応する、４つのボンド・パッド部１１２への接続を含む。
【００１３】
各導電性部材１１０は、対応するボンド・パッド部１１２および導電性リード部１１３間に直列にヒューズ構造１０６を含む。第１導電性部材１１０ａは、対応する導電性リード部１１３を介して１組４つのヒューズ１０６に接続されて示されている。各ヒューズ１０６は、その対応する導電性リード１１３と、グループ１０８の各素子１０４に対応する第１ボンド・パッド部がある第１ボンド・パッド部１１２ａとの間に直列に接続されている。同様の接続は、第２導電性部材１１０ｂ，第３導電性部材１１０ｃおよび第４導電性部材１１０ｄに関しても示されている。また、各導電性部材１１０は、対応するプローブ・パッド１１１にも接続されている。プローブ・パッド１１１は、機械的プローブ装置が接触するのに適した寸法とすることが好ましい。図示の実施例は、４つの集積回路素子１０４から成るグループ１０８を示すが、本発明は、各グループ１０８があらゆる数の集積回路素子１０４を含む場合も想定している。好適実施例では、対応するプローブ・パッド１１１を、適当な検査発生制御システムに取り付けられた機械的プローブ装置と接触させることによって、適切な導電性部材１１０に信号を印加する。
【００１４】
導電性部材１１０および対応する接地パッド部１１２間に直列にヒューズ構造１０６を含ませることによって、不良集積回路素子１０４を残りの集積回路から隔離する機構を設け、非機能集積回路が不合格となった後であっても、残りの集積回路へのバーン・インを継続させることができるという利点がある。ヒューズ構造１０６がないと、素子１０４のいずれかに欠陥があった場合、グループ１０８内の集積回路１０４はいずれも適切なバーン・イン検査を受けることができなくなる。例えば、第１集積回路１０４ａが過度に高い動作電流を引き組む場合、適切な導電性部材１１０を駆動する電源は、導電性部材１１０に接続されているボンディング・パッド部１１２のいずれにも、必要な電圧を維持することが不可能となる。ヒューズ構造１０６によって、本発明は、集積回路素子１０４を並列に検査する方法を想定しており、ヒューズ構造１０６を含む導電性部材１１０を形成するための導電層の形成およびパターニングの後、集積回路素子１０４のグループ１０８のボンディング・パッド１１２ａに、当該導電性部材１１０を介して電圧を印加する。グループ１０８内のいずれかの集積回路素子１０４が過剰な電流を引き込む場合、当該欠陥素子に対応するヒューズ構造１０６が開く即ち破断することによって、対応するボンド・パッド部１１２を導電性部材１１０から切断する。このように、導電性部材１１０は、適切な信号レベルを、グループ１０８内の残りの集積回路１０４の残りのボンディング・パッド１１２に駆動することができる。
【００１５】
不良素子を集積回路のグループ内にある残りの素子から分離する機能を備えることによって、本発明のヒューズ構造１０６は、より大きなグループ１０８（即ち、より多くの集積回路素子１０４を含むグループ）のバーン・イン検査を可能とする。集積回路素子１０４のグループ１０８が大きい程、電源、信号発生器、およびウエハ１００全体を検査するために必要なプローブ・ハードウエアの数を減らせるので望ましい。集積回路１０４の各グループ１０８は、典型的に、それ自体の電源および信号発生器に接続されている。加えて、各グループ１０８のプローブ・パッド１１１は、電源および信号発生器検査システムに電気的に結合されたプローブ・ハードウエアと接触し、導電性部材１１０上で必要な信号を駆動しなければならない。より大きなグループ１０８の集積回路１０４を使用することができるため、必要なプローブ構造，ドライバおよび電源の数が減少し、これによってウエハ・レベル・バーン・イン検査システムのコスト削減および複雑度低下が可能となる。従来のウエハ・レベル・バーン・イン検査システムでは、ヒューズ構造１０６のようなヒューズがないために、小グループの集積回路を利用する必要があった。何故なら、グループ内の素子が全て適切にバーン・インされなかったので、集積回路製造業者は、たった１つの不良素子のために、不良素子のグループ内にある全ての素子を破棄しなければならなかったからである。したがって、ヒューズ構造１０６は、より大きなグループ１０８の集積回路素子１０４を検査し、信頼性の高い集積回路素子１０４を不必要に破棄する危険性を低下させることを可能にする。
【００１６】
バーン・イン・シーケンス自体は、ＶＤＤおよび接地信号のみを素子１０４に印加する単純なバーン・イン・シーケンスから、１つ以上の論理信号も印加する複雑度の高いシーケンスまで様々な形態を取ることができる。一実施例では、素子１０４に適用するバーン・イン・シーケンスは、各素子１０４の不揮発性メモリ部分内に埋め込まれている内蔵自己検査を起動すれば十分である。内蔵自己検査は、素子１０４の主要な機能コンポーネントおよび区間を試験するように設計することが好ましく、例えば、素子１０４が引き込む動作電流を最大化するシーケンスを含ませることによって、バーン・イン検査に対して最適化することも可能である。バーン・イン・シーケンスを完了した後、最終的な組み立ての前に、導電性部材１１０ａから成る導電層を部分的または全体的にウエハ１００から除去する。ウエハ１００からの導電性部材１１０ａの除去は、半導体基板７０２の下地構造に対して適当なエッチング選択性が得られるように設計された従来のエッチング技術を用いて行なうことができる。導電性部材１１０ａから成る導電層はウエハ１００から除去されるので、図７に示す永続的相互接続層７１２，７１８とは対照的に、ここでは一時的層と呼ぶ。永続的相互接続層７１２，７１８がないと、素子１０４は機能しない。
【００１７】
次に図３ないし図５に移り、ヒューズ構造１０６の種々の実施形態を示す。図３には、「バウ・タイ」ヒューズ構造(bow tie fuse structure)１０６を示す。この実施例では、ヒューズ構造１０６の導電性リード部１１３は実質的に一定の幅を有し、一方溶融可能リンク３００はかなり狭い幅Ｘを有する。この実施例の一バーションによれば、導電性リード１１３の幅は、溶融可能リンク３００の幅よりも少なくとも４倍広い。尚、導電性部材１１０を通過する所与の電流に対して、ヒューズ構造１０６の溶融可能リンク３００内の電流密度は、導電性部材１１０の残りの部分における電流密度よりもかなり高いことが認められよう。導電性部材１１０を通過する電流が不良集積回路１０４によって増大した場合、集積回路素子１０４に対応するヒューズ構造１０６の溶融可能リンク３００内の電流密度は、溶融可能リンク３００を熱的に破壊する点まで増大し、破断即ち開放回路を形成し、これ以上電流を導通することが不可能となる。ヒューズの寸法は、以下のOnderdonkの式にしたがって最適化することができる。
【００１８】
【数１】
Ｉ＝Ａ（ｌｏｇ（（Ｔm−Ｔa）／（２３４＋Ｔａ）＋１）／３３Ｓ）1/2
ここで、Ｉはヒューズを通過する電流，Ａは金属の断面積，Ｔmは金属の融点（単位は℃），Ｔａは周囲温度，Ｓは秒単位の時間である。製造効率の向上を達成するためには、従来の投影アライナ(projection aligner)を用いて複数の導電性部材１１０を作成すると有利であり、ウエハ全体を単一の露出工程において露出することによって、スループットを高めることができる。かかる実施形態では、溶融可能リンク３００の最少寸法Ｘは、典型的に、１ミクロン以上の範囲である。加えて、ヒューズ・リンク３００のアスペクト比（ここでは、ヒューズ・リンク３００の長さＹおよび幅Ｘ間の比と定義する）が５以上であると望ましく、アスペクト比が約１０よりも大きいと更に望ましい。
【００１９】
図３に示す溶融可能リンクは空間の効率的な使用およびその簡素性については望ましいものの、図４の蛇行ヒューズ構造１０６は、図３のヒューズ構造１０６よりも低い電流で破断できる点で望ましい。理論的には、図３のヒューズ構造１０６の方が開放回路を形成する際に必要な電流は多い。何故なら、溶融可能リンク３００は、パシベーションまたはその他の誘電体材料のフィールド(field)によって包囲されており、これが事実上溶融可能リンク３００の温度を低下させるヒート・シンクとして作用する可能性があり、このために、ヒューズを溶融またはその他の方法で破断するために必要な溶融温度に達するのに必要な溶融電流が大きくなるのである。対照的に、図４の蛇行回路１０６は、その熱エネルギを溶融可能リンク３００の残り部分に放射する。このように、図４の蛇行構造は正フィードバック機構を備え、高い電流密度が溶融可能リンク３００内の温度を上昇させ、溶融可能リンク３００の他の部分により高い温度を放射することによって、溶融可能リンク３００の温度を更に上昇させるので、非常に低い電流値で十分な溶融温度の発生に至るのである。図５は、図４の蛇行構造の拡張であり、対応する導電性部材１１０からの２つ以上のヒューズ１０６および溶融可能リンク３００が相互に対をなし、リンク３００の一方によって放射される熱エネルギによって隣接する溶融可能リンク３００の破壊を生ずる。この実施例は、例えば、他の信号のいずれかが切断されたときにはいつでも全ての信号を回路から切断することを保証するのが望ましいような用途において有利である。例えば、集積回路素子１０４内のＶＤＤ電源信号が大量の電流を引き込み、その結果それに関連するヒューズ構造１０６の破壊が生じた場合、当該素子の残りのクロック信号およびデータ信号は供給(exercise)され続ける。このため、これら入力パッドの各々に接続されているＥＳＤ回路が順方向にバイアスされる状態になる。この状況が発生すると、順方向にバイアスされたＥＳＤダイオードと関連するクロックおよびデータ信号は、対応する導電性部材１１０上で適切な電圧を駆動することができなくなり、これによって残りの正常な素子のバーン・インに影響を及ぼす。かかる発生を防止するために、一実施例では、特定の集積回路素子１０４に関連するヒューズのいずれかが破断した場合、当該素子に関連するヒューズ１０６全てを破断させることが望ましい。この目標を達成するために、図５の相互対蛇行構造は、一方のヒューズ構造３００の物理的破壊によって、隣接するヒューズ・リンク３００の物理的破壊を生じさせることを保証するように設計したレイアウトを想定している。
【００２０】
次に図６に移り、ウエハ・レベル・バーン・イン検査システム６００を示す。
検査システム６００は、電源６０３を含む制御およびデータ収集システム６０２を含む。制御システム６０２は、素子１０４の各グループ１０８に所望のバーン・イン検査信号を生成するために必要な十分なドライバおよび電源を含むことが好ましい。集積回路１０４に印加することができるバーン・イン検査信号は、素子毎および製造業者毎に大きく異なる。いずれの場合でも、制御システム６０２によって供給される論理および電源信号は、電線６０４を通じてドライバ・ボード６０６に供給される。ドライバ・ボード６０６は、温度チャンバ内において、１組の検査取り付け具に適当に接続され、各検査取り付け具は本発明によるウエハ１００に接続されている。温度チャンバ６０８は、ウエハを所望のバーン・イン検査温度に維持するのに適している。高温においてバーン・イン検査を行なうと、不純物の熱移動活動が活発となり、集積回路素子のスレシホルド電圧またはその他の動作パラメータの変化を生じる可能性があるため、故障率が加速する。
【００２１】
これまでの明細書では、具体的な実施例を参照しながら本発明について説明した。しかしながら、特許請求の範囲に明記されている本発明の範囲から逸脱することなく、種々の変更や変化が可能であることを当業者は認めよう。したがって、明細書および図面は、限定的な意味ではなく、例示として見なすものとし、かかる変更は全て本発明の範囲内に含まれることを意図するものとする。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体ウエハを示す平面図。
【図２】本発明によるウエハ・レベル・バーン・イン・メタライゼーションと相互接続された集積回路ダイ・グループの平面図。
【図３】本発明の一実施例による「バウ・タイ」ヒューズ構造を示す図。
【図４】本発明の一実施例による蛇行ヒューズ構造を示す図。
【図５】本発明の一実施例による１組の蛇行ヒューズ構造を示す図。
【図６】本発明によるウエハ・レベル・バーン・イン検査システムの簡略図。
【図７】本発明による相互接続部の最上位の上に位置する導電層を含む半導体基板の部分断面図。
【符号の説明】
１００ ウエハ
１０４ 集積回路素子
１０６ ヒューズ
１１０ 導電性部材
１１１ プローブ・パッド
１１２ ボンド・パッド部
１１３ 導電性リード部
３００ 溶融可能リンク
６００ 検査システム
６０２ 制御およびデータ収集システム
６０３ 電源
６０４ 電線
６０６ ドライバ・ボード
６０８ 温度チャンバ
７０２ 半導体基板
７０４ トランジスタ
７０６ 単結晶半導体格子
７１０ 第１誘電体層
７１２ 第１導電層
７１４ 第１導電性コンタクト構造
７１６ 誘電体層
７１８ 相互接続レベル
７２０ 第２導電性コンタクト構造
７２２ パシベーション層
７２４ ポリイミド層
７２８ ボンディング・パッド
Claims (5)
- 集積回路（１０４）の検査方法であって：
半導体素子基板（１００）上に半導体回路（１０４）を形成する段階であって、前記半導体回路は相互接続部（７１８）の最上位を含む、段階；
前記相互接続部（７１８）の最上位の上にポリイミド層を形成する段階；
前記ポリイミド層の上に導電層を形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって、第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第１導電性リード部（１１３）および第１蛇行形状ヒューズ部（３００）を含み、前記第１蛇行形状ヒューズ部（３００）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第２導電性リード部（１１３）および第２蛇行形状ヒューズ部（３００）を含み、前記第２蛇行形状ヒューズ部（３００）が前記第２導電性リード部（１１３）と前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第１蛇行形状ヒューズ部（３００）および前記第２蛇行形状ヒューズ部（３００）が互いに隣接するように形成される、前記導電性部材（１１０）を形成する段階；
前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電圧を印加する段階であって、前記第１蛇行形状ヒューズ部（３００）を通過する電流量が所定のスレシホルドを超過する場合、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成するように、前記第１蛇行形状ヒューズ部（３００）を構成し、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成することに対応して、前記第２蛇行形状ヒューズ部（３００）に電気的開放が生成される、前記電圧を印加する段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。 - 集積回路（１０４）の検査方法であって：
半導体素子基板上の相互接続部（７１８）の最上位を含む集積回路（１０４）を形成する段階；
前記相互接続（７１８）の最上位の上にポリイミド層（７２４）を形成する段階；
銅，アルミニウム，および錫から成るグループから選択した導電層を、前記集積回路（１０４）上の前記相互接続（７１８）の最上位の上に形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって、第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第１導電性リード部（１１３）および第１蛇行形状ヒューズ部（３００）を含み、前記第１蛇行形状ヒューズ部（３００）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第２導電性リード部（１１３）および第２蛇行形状ヒューズ部（３００）を含み、前記第２蛇行形状ヒューズ部（３００）が前記第２導電性リード部（１１３）と前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第１蛇行形状ヒューズ部（３００）および前記第２蛇行形状ヒューズ部（３００）が互いに隣接するように形成される、前記導電性部材（１１０）を形成する段階；
前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電圧を印加する段階であって、前記第１蛇行形状ヒューズ部（３００）を通過する電流量が所定のスレシホルドを超過する場合、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成するように、前記第１蛇行形状ヒューズ部（３００）を構成し、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成することに対応して、前記第２蛇行形状ヒューズ部（３００）に電気的開放を生成する、段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。 - 集積回路（１０４）の検査方法であって：
半導体素子基板（１００）上に半導体回路（１０４）を形成する段階；
前記集積回路（１０４）上において、相互接続部（７１８）の最上位の上に導電層を形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって：
第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第１導電性リード部（１１３）および第１蛇行形状ヒューズ部（３００）を含み、前記第１蛇行形状ヒューズ部（３００）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し；
第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第２導電性リード部（１１３）および第２蛇行形状ヒューズ部（３００）を含み、前記第１蛇行形状ヒューズ部（３００）および前記第２蛇行形状ヒューズ部（３００）が互いに隣接するように形成される、前記導電性部材（１１０）を形成する段階；
前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電圧を印加する段階であって、前記第１蛇行形状ヒューズ部（３００）を通過する電流量が所定のスレシホルドを超過する場合、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成するように、前記第１蛇行形状ヒューズ部（３００）を構成し、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成することに対応して、前記第２蛇行形状ヒューズ部（３００）に電気的開放が生成される、前記電圧を印加する段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。 - 集積回路（１０４）の検査方法であって：
半導体素子基板（１００）上に半導体回路（１０４）を形成する段階；
前記集積回路（１０４）上において、相互接続部（７１８）の最上位の上に導電層を形成する段階；
前記導電層をパターニングして導電性部材（１１０）を形成する段階であって：
第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１集積回路（１０４ａ）上において第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第１導電性リード部（１１３）および第１蛇行形状ヒューズ部（３００）を含み、前記第１蛇行形状ヒューズ部（３００）が前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第１導電性部材が、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）と機能的に同様の、第２集積回路（１０４）上の第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第２導電性リード部（１１３）および第２蛇行形状ヒューズ部（３００）を含み、該第２蛇行形状ヒューズ部（３００）が、前記第２導電性リード部（１１３）と前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、
第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が前記第１集積回路（１０４ａ）上において第３電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が、第３導電性リード部（１１３）および第３蛇行形状ヒューズ部（３００）を含み、前記第３蛇行形状ヒューズ部（３００）が前記第３導電性リード部（１１３）と前記第３電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第２導電性部材が、前記第３電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）と機能的に同様の、前記第２集積回路（１０４）上の第４電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）に電気的に結合し、前記第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）が第４導電性リード部（１１３）および第４蛇行形状ヒューズ部（３００）を含み、該第４蛇行形状ヒューズ部（３００）が、前記第４導電性リード部（１１３）と前記第４電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、
前記第１蛇行形状ヒューズ部（３００）および前記第３蛇行形状ヒューズ部（３００）が互いに隣接するように形成され、
前記第２蛇行形状ヒューズ部（３００）および前記第４蛇行形状ヒューズ部（３００）が互いに隣接するように形成される、前記導電性部材（１１０）を形成する段階；
前記半導体素子基板（１００）上の前記集積回路（１０４）のウエハ・レベル・バーン・インの間、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を介して、前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）および前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）にリセット信号，クロック信号，データ入力信号，および電圧源から成るグループから選択した電圧信号を印加する段階であって、前記第１および第２蛇行形状ヒューズ部（３００）の少なくとも一方を通過する電流量が所定のスレシホルドを超過する場合、電気的開放を形成するように、前記第１および第２蛇行形状ヒューズ部（３００）の少なくとも一方を構成し、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成することに対応して、前記第３蛇行形状ヒューズ部（３００）に電気的開放が生成され、前記第２導電性リード部（１１３）と前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成することに対応して、前記第４蛇行形状ヒューズ部（３００）に電気的開放が生成される、前記電圧信号を印加する段階；および
前記導電性部材（１１０）の少なくとも一部を除去する段階；
から成ることを特徴とする集積回路（１０４）の検査方法。 - 半導体素子であって：
半導体基板（１００）；
前記半導体基板（１００）上の相互接続（７１８）；
前記相互接続（７１８）の最上位の上に形成され、集積回路（１０４）の第１および第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）を含む複数の電気コンタクト部（１１２）；
前記相互接続（７１８）の最上位の上に位置し、第１および第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）を含む複数の導電性部材（１１０）であって、前記第１導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）は、第１導電性リード部（１１３）および第１蛇行形状ヒューズ構造（３００）を含み、前記第１蛇行形状ヒューズ構造（３００）は、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第２導電性部材（１１０ａ，１１０ｂ，１１０ｃ，１１０ｄ）は、第２導電性リード部（１１３）および第２蛇行形状ヒューズ構造（３００）を含み、前記第２蛇行形状ヒューズ構造（３００）は、前記第２導電性リード部（１１３）と前記第２電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に位置し、前記第１蛇行形状ヒューズ構造（３００）および前記第２蛇行形状ヒューズ構造（３００）が互いに隣接するように形成されている、前記複数の導電性部材（１１０）；
を備え、前記第１蛇行形状ヒューズ構造（３００）は、前記第１蛇行形状ヒューズ構造（３００）を通過する電流量が所定のスレシホルドを超過する場合、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成するように構成され、前記第１導電性リード部（１１３）と前記第１電気コンタクト部（１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ）との間に電気的開放を形成することに対応して、前記第２蛇行形状ヒューズ部（３００）に電気的開放が生成される、半導体素子。
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Families Citing this family (34)
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|---|---|---|---|---|
| US6552438B2 (en) * | 1998-06-24 | 2003-04-22 | Samsung Electronics Co. | Integrated circuit bonding pads including conductive layers with arrays of unaligned spaced apart insulating islands therein and methods of forming same |
| US6340895B1 (en) * | 1999-07-14 | 2002-01-22 | Aehr Test Systems, Inc. | Wafer-level burn-in and test cartridge |
| US6580283B1 (en) | 1999-07-14 | 2003-06-17 | Aehr Test Systems | Wafer level burn-in and test methods |
| US6562636B1 (en) | 1999-07-14 | 2003-05-13 | Aehr Test Systems | Wafer level burn-in and electrical test system and method |
| US6437364B1 (en) * | 2000-09-26 | 2002-08-20 | United Microelectronics Corp. | Internal probe pads for failure analysis |
| US6363852B1 (en) * | 2000-11-06 | 2002-04-02 | Delphi Technologies, Inc. | Factory testable igniter module for a vehicle supplemental restraint system |
| JP2002164517A (ja) * | 2000-11-28 | 2002-06-07 | Mitsubishi Electric Corp | テスト用素子を有する半導体装置およびその製造方法 |
| JP2002217367A (ja) * | 2001-01-15 | 2002-08-02 | Mitsubishi Electric Corp | 半導体チップ、半導体装置および半導体装置の製造方法 |
| KR100385225B1 (ko) * | 2001-03-23 | 2003-05-27 | 삼성전자주식회사 | 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법 |
| US6809378B2 (en) * | 2001-08-30 | 2004-10-26 | Micron Technology, Inc. | Structure for temporarily isolating a die from a common conductor to facilitate wafer level testing |
| KR100429881B1 (ko) * | 2001-11-02 | 2004-05-03 | 삼성전자주식회사 | 셀 영역 위에 퓨즈 회로부가 있는 반도체 소자 및 그제조방법 |
| US7005727B2 (en) * | 2001-12-28 | 2006-02-28 | Intel Corporation | Low cost programmable CPU package/substrate |
| US6639302B2 (en) * | 2002-03-20 | 2003-10-28 | International Business Machines Corporation | Stress reduction in flip-chip PBGA packaging by utilizing segmented chip carries |
| WO2004002202A1 (de) * | 2002-06-21 | 2003-12-31 | Continental Teves Ag & Co. Ohg | Leiterplatte für elektronische kraftfahrzeugsteuergeräte |
| DE10234648A1 (de) * | 2002-07-29 | 2004-02-12 | Infineon Technologies Ag | Halbleiterwafer mit elektrisch verbundenen Kontakt- und Prüfflächen |
| JP4258205B2 (ja) * | 2002-11-11 | 2009-04-30 | パナソニック株式会社 | 半導体装置 |
| WO2004047058A2 (en) * | 2002-11-21 | 2004-06-03 | Koninklijke Philips Electronics N.V. | Method of improving the output uniformity of a display device |
| US7888672B2 (en) * | 2002-11-23 | 2011-02-15 | Infineon Technologies Ag | Device for detecting stress migration properties |
| US7435990B2 (en) * | 2003-01-15 | 2008-10-14 | International Business Machines Corporation | Arrangement for testing semiconductor chips while incorporated on a semiconductor wafer |
| US7005369B2 (en) * | 2003-08-21 | 2006-02-28 | Intersil American Inc. | Active area bonding compatible high current structures |
| US8274160B2 (en) | 2003-08-21 | 2012-09-25 | Intersil Americas Inc. | Active area bonding compatible high current structures |
| US7208776B2 (en) * | 2004-01-30 | 2007-04-24 | Broadcom Corporation | Fuse corner pad for an integrated circuit |
| JP4515143B2 (ja) * | 2004-05-10 | 2010-07-28 | 三菱電機株式会社 | 感熱式流量検出素子の製造方法 |
| JP4570446B2 (ja) * | 2004-11-16 | 2010-10-27 | パナソニック株式会社 | 半導体ウェハーおよびその検査方法 |
| US7667289B2 (en) * | 2005-03-29 | 2010-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fuse structure having a tortuous metal fuse line |
| CN101197348B (zh) * | 2006-12-05 | 2010-04-21 | 中芯国际集成电路制造(上海)有限公司 | 多用途多晶硅边缘测试结构 |
| US7679198B2 (en) * | 2007-05-04 | 2010-03-16 | Micron Technology, Inc. | Circuit and method for interconnecting stacked integrated circuit dies |
| US7713861B2 (en) * | 2007-10-13 | 2010-05-11 | Wan-Ling Yu | Method of forming metallic bump and seal for semiconductor device |
| JP4972063B2 (ja) * | 2008-09-24 | 2012-07-11 | パナソニック株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2010073791A (ja) * | 2008-09-17 | 2010-04-02 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
| WO2010032350A1 (ja) * | 2008-09-17 | 2010-03-25 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| ITMI20082344A1 (it) | 2008-12-30 | 2010-06-30 | St Microelectronics Srl | Metodo per indicizzare piastrine comprendenti circuiti integrati |
| US9225323B1 (en) * | 2014-06-19 | 2015-12-29 | Nxp B.V. | Signal crossing detection |
| TWI665771B (zh) * | 2014-10-31 | 2019-07-11 | 矽品精密工業股份有限公司 | 不著檢出測試方法及其所用之基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328737U (ja) * | 1989-07-28 | 1991-03-22 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4288911A (en) * | 1979-12-21 | 1981-09-15 | Harris Corporation | Method for qualifying biased integrated circuits on a wafer level |
| US4978923A (en) * | 1989-04-26 | 1990-12-18 | Ron Maltiel | Electrical measurements of the profile of semiconductor devices during their manufacturing process |
| US5399505A (en) * | 1993-07-23 | 1995-03-21 | Motorola, Inc. | Method and apparatus for performing wafer level testing of integrated circuit dice |
| US5654588A (en) * | 1993-07-23 | 1997-08-05 | Motorola Inc. | Apparatus for performing wafer-level testing of integrated circuits where the wafer uses a segmented conductive top-layer bus structure |
| US5593903A (en) * | 1996-03-04 | 1997-01-14 | Motorola, Inc. | Method of forming contact pads for wafer level testing and burn-in of semiconductor dice |
| US5838161A (en) * | 1996-05-01 | 1998-11-17 | Micron Technology, Inc. | Semiconductor interconnect having test structures for evaluating electrical characteristics of the interconnect |
-
1999
- 1999-08-02 US US09/366,219 patent/US6133054A/en not_active Expired - Fee Related
-
2000
- 2000-08-01 JP JP2000232772A patent/JP4666730B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0328737U (ja) * | 1989-07-28 | 1991-03-22 |
Also Published As
| Publication number | Publication date |
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