JP4607435B2 - 半導体コンデンサ内の強誘電性材料と貴金属電極との試験方法 - Google Patents

Description

本発明は、半導体材料の組み合わせを試験する方法に関し、より詳細には強誘電体の試験方法に関する。

電子産業の発展過程では、いくつかの傾向に沿って新技術の開発が行われている。第１に、人々は、携帯電話や個人用音響システムやデジタルカメラなどのより小型であり頻繁な電池交換が不要な製品を求めている。そして、第２に、これらの製品には、小型であって携帯可能であることに加え、より大きな演算パワーとより大きな記憶容量が求められており、更に第３に、これらの装置には、電池が消耗した後にも情報や画像などを失うことなく保持することが期待されている。

このような製品には、ＥＥＰＲＯＭ（電気的な消去および書き込みが可能な読み出し専用メモリ）やフラッシュＥＥＰＲＯＭなどの不揮発性メモリが使用されているが、それは、これらのメモリが電力の供給なしにデータを保持できるためである。これらのメモリはメモリセルアレイを含んでおり、それぞれのメモリセルはメモリセルコンデンサとメモリセルアクセストランジスタとを含んでいる。

強誘電性材料に基づいたＦｅＲＡＭ（強誘電体メモリ）と呼ばれる新しいタイプの不揮発性メモリが現在開発されており、現時点では、研究対象として様々な多数の強誘電性材料とそれら強誘電性材料の膨大な数の様々な組み合わせが存在している。メモリセルは電力の供給なしにデータを保持しなければならないため、メモリセルの材料が１ビットのデータを表す電荷を保持する能力を有していなければならない。即ち、検討及び改善の対象となる強誘電性材料の主要特性の１つが、この電荷の保持能力、即ち、静電容量なのである。

所与のコンデンサの静電容量は、コンデンサ誘電体の誘電率と、コンデンサ電極の有効面積と、コンデンサ誘電体層の厚さとの関数である。基本的に、誘電体層の厚さを薄くし、コンデンサ電極の有効面積を大きくし、コンデンサ誘電体の誘電率を大きくすれば、静電容量を大きくすることができる。製品を小型化するという観点では、薄くて大容量であることが望ましい。

しかしながら、コンデンサの誘電体層の厚さを１００Å未満にまで薄くすると、通常、ファウラー・ノルドハイムのホットエレクトロン注入（Fowler-Nordheim hot electron injection）によって薄い誘電体層を貫通する孔が生成され、コンデンサの信頼性が低下する。

コンデンサ電極の有効面積を大きくすると、通常、コンデンサの構造が複雑化してコストが上昇する。例えば、スタック型やトレンチ型などの三次元のコンデンサ構造が４ＭＢのＤＲＡＭには採用されているが、これらの構造を１６ＭＢや６４ＭＢのＤＲＡＭに適用することは困難である。即ち、スタック型コンデンサの場合には、メモリセルトランジスタ上のスタック型コンデンサの高さのために段差が相対的に急峻になり、トレンチ型コンデンサの場合には、６４ＭＢのＤＲＡＭに必要なサイズまで縮小すると、トレンチ間に漏れ電流が発生する。

一方、コンデンサ誘電体の誘電率を大きくするには、誘電率が相対的に大きな材料を使用する必要がある。現在は、誘電率が１０程度の二酸化シリコン（ＳｉＯ₂）が使用されているが、イットリア（yttria）（Ｙ₂Ｏ₃）や五酸化タンタル（Ｔａ₂Ｏ₅）や二酸化チタニウム（ＴｉＯ₂）などの誘電率が大きな材料も試されており、ＰＺＴ（ＰｂＺｒ_XＴｉ_(1-X)Ｏ₃）、ＢＳＴ（Ｂａ_XＳｒ_(1-X)ＴｉＯ₃）、又はＳＴＯ（ＳｒＴｉＯ₃）などの更に誘電率が大きい強誘電性材料を使用してＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ばれる新しいメモリ系統群（memory family）が提供されている。

ＰＺＴと、ＳｒＢｉ₂Ｔａ₂Ｏ₉と、（ＢｉＬａ）₄Ｔｉ₃Ｏ₁₂と、Ｂｉ₃Ｔｉ₄Ｏ₁₂とは、室温で強誘電性を有しており、温度を４５０℃にまで上げた場合にのみ常誘電性になる。これらは、それ自体で電荷／電界応答におけるヒステリシスを示し、室温でゼロ電界においても残留電荷を有している。更に、印加した電界に応じて、正又は負の電荷を保存することが可能であり、この結果、「１」又は「０」のデータビットを表す２つの状態が提供される。従って、これらの材料によれば、優れた不揮発性メモリを製作することができる。

一方、ＢＳＴ及びＳＴＯも強誘電性材料ではあるが、それは室温未満においてのみであって、室温においては常誘電性、即ち線形誘電体（linear dielectric）であるため、ＤＲＡＭに適している。これらのＢＳＴ又はＳＴＯをメモリに組み込もうとする試みの背景にある考え方は、これらの高誘電率を利用することにより、等価な酸化物の厚さを薄くできるようにすることにある。

しかし残念ながら、ＳＴＯ及びＢＳＴ強誘電体の高誘電率を利用して等価な酸化物の厚さを薄くしようとするこの試みの結果、別の問題が発生することが判明している。即ち、強誘電性材料を使用するコンデンサは、漏れ電流の影響を受けることになり、漏れ電流によってコンデンサが放電し、強誘電体の誘電率が大幅に低下するのである。例えば、ＢＳＴの場合には、誘電率は約４００〜５００程度であるが、コンデンサ内ではこの誘電率が約２０〜５０程度にまで低下する。

研究の結果、強誘電性材料の両側の電極がこの問題の原因であることを判明している。即ち、各電極と強誘電性材料との間のインターフェイスに界面容量が存在しており、この界面容量が強誘電性材料の静電容量と並行して作用する。そして、この界面容量が小さい場合には、誘電率が大きな強誘電性材料を使用しているにも拘わらず、強誘電性材料との組み合わせの静電容量は小さくなるのである。

幸い、室温で強誘電性であるＰＺＴやＳＢＴやＢＬＴやＢｉＴｉ−Ｏなどの材料からなる不揮発性メモリは、１０ｎｍレベルの厚さにまで縮小する必要はない。通常使用される厚さは１００ｎｍのレベルであり、この場合には、界面特性の影響は大きなものではない。さらに、強誘電性材料と、プラチナ（Ｐｔ）やイリジウム（Ｉｒ）などの貴金属やこれらの酸化物の貴金属電極と、ＬａＮｉＯ₃やＳｒＲｕＯ₃などのペロブスカイト電極との組み合わせを使用すれば、コンデンサの耐久性を改善できることが判明している。しかしながら、この改善の程度は、様々な強誘電性材料と貴金属電極によって装置を製作した後にそれらのそれぞれを試験することによって初めて計測可能になるものであり、膨大な数の強誘電体層の様々な化学的な組み合わせが存在するため、組み合わせの特性を判定するこのプロセスには、極めて大きな費用及び時間を要することになる。

エッチングによってコンデンサを作成する際にはＴＥＯＳ／底部電極（bottom electrode）インターフェイスにおいて下部電極に必ず層間剥離が発生するので、底部電極と基板との間に接着層が必要であることも判明しているが、これらの組み合わせの特性を判定する方法も存在していない。

サイズの小さな基板（２〜４インチ）の場合には、ＬａＡｌＯ₃又はＡｌ₂Ｏ₃基板を試験構造に使用できるが、８インチ基板は、極めて原価が高いか、またはそのような基板の準備が不可能であるため使用できないことが判明している。

これらの問題に対する解決策が長期にわたって求められているが、当業者はその解決策を獲得するにはまだ至っていない。

本発明は、強誘電体層を試験する方法を提供するものである。第１材料の無い純相材料（phase pure material）からなるように接着層を半導体基板上に置く。この接着層上に下部電極を置き、下部電極上に強誘電体層を置く。この強誘電体層は第１材料を含む。そして、強誘電体層にＸ線を照射し、強誘電体層の特性を判定するべく強誘電体層からのＸ線による蛍光発光を検出する。この方法は、膨大な数の強誘電体層の様々な組み合わせの特性を判定する安価で迅速な方法を提供する。

本発明の実施例には、前述のものに加えて、または、それらの代わりに、その他の利点を有するものが存在する。それらの利点は、添付の図面に関連して以下の詳細な説明を参照することによって当業者に明らかになるであろう。

まず図１を参照すると、本発明による方法の試験対象である材料から形成された強誘電体層を使用する三次元強誘電体メモリ集積回路１０の断面図が示されている。半導体基板１２は、浅いトレンチ絶縁酸化物層１４と、ゲート及びゲート誘電体１６及び１８と、ソース／ドレイン領域２０〜２２とを有している。ビットライン２４が１つのソース／ドレイン領域２１に接触した状態で中間誘電体（interlayer dielectric：以下、「ＩＬＤ」 とよぶ）層２６内に形成されており、埋め込み接点２８及び３０が、ＩＬＤ層２６を貫通して形成され、ソース／ドレイン領域２０及び２２にそれぞれ接触している。

下部電極３２及び３４が、埋め込み接点２８及び３０のそれぞれに接触した状態で形成されている。強誘電体層３６が埋め込み接点２８及び３０上に置かれあるいは堆積されている。また、この強誘電体層３６上には上部電極３８が置かれあるいは堆積されている。基本的に、下部電極３２及び３４と強誘電体層３６と上部電極３８とがメモリコンデンサを形成しているが、ゲート及びゲート誘電体１６及び１８とソース／ドレイン領域２０〜２２とが、強誘電体メモリ集積回路１０のトランジスタを形成している。

下部電極３２及び３４と上部電極３８とは、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ₂、又はＲｕＯ₂などの貴金属又は化合物から形成されている。誘電体層３６は、通常、有機金属化学的蒸着（metal organic chemical vapor deposition：以下、「ＭＯＣＶＤ」とよぶ）技術によって置かれまたは堆積され、ＰＺＴ（ＰｂＺｒ_XＴｉ_(1-X)Ｏ₃）、ＢＳＴ（Ｂａ_XＳｒ_(1-X)ＴｉＯ₃）、ＳＴＯ（ＳｒＴｉＯ₃）、又はＢｉ₄Ｔｉ₃Ｏ₁₂などの材料から形成することができる。示されているすべての強誘電体層は、チタニウムを含んでおり、強誘電体層として示されているが、鉄は含んでいないことに留意されたい。

次に図２を参照すると、強誘電体層試験システム５０が示されている。この試験システム５０は試験構造を含んでおり、この構造は酸化物堆積層５４を有する半導体基板５２を含んでいる。酸化物堆積層５４は、ＰＥＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａｅｔｈｙｌ Ｏｒｔｈｏｓｉｌｉｃａｔｅ）や、熱酸化物や、ＬＰＣＶＤ ＴＥＯＳなどの材料により構成することができる。

酸化物堆積層５４上に本発明に従って置かれあるいは堆積されているのは接着層５６であり、これについては後で詳細に説明する。

接着層５６上に位置しているのは、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ₂、又はＲｕＯ₂などの貴金属材料又は化合物からなる下部電極５８である。そして、この下部電極５８上に位置しているのは、ＰＺＴ（ＰｂＺｒ_XＴｉ_(1-X)Ｏ₃）、ＢＳＴ（Ｂａ_XＳｒ_(1-X)ＴｉＯ₃）、ＳＴＯ（ＳｒＴｉＯ₃）、又はＢｉ₄Ｔｉ₃Ｏ₁₂などのチタニウム含有材料からなる強誘電体層６０である。この試験構造には上部電極は不要である。

試験システム５０は、強誘電体層６０に照射するＸ線６４を生成するためのＸ線生成器６２と、強誘電体層６０の蛍光発光６８を計測するためのＸ線蛍光発光検出器６６とを更に含んでいる。

従来、酸化物堆積層上には、下部電極を置くために接着層が必要とされており、伝統的に、下部電極はプラチナやイリジウムなどの貴金属であり、接着層はチタニウム又はチタニウムアルミニウム窒化物である。しかしながら、このタイプの構造を強誘電体層の特性判定に使用した場合には、２つの主要な問題点の存在が判明している。

その第１は、強誘電体層の厚さが均一にならないことである。研究の結果、下部電極の下で酸化が発生していることが判明している。調査したところ、この酸化は接着層のチタニウム成分に達しており、このことにより下部電極上への強誘電体層の設置の際に酸化の影響を受け易いことが判明している。この酸化により接着層に凹凸が発生し、これによって、下部電極と、最終的には強誘電体層との不均一な厚さを招いていることが判明している。

第２の問題点として、この酸化のために酸化物堆積層から下部電極が剥離することが判明している。

第３の問題点として、Ｘ線蛍光発光試験が誤った特性判定結果を提供することが判明している。Ｘ線蛍光発光は、堆積されたＰＺＴ薄膜の組成と厚さの特性を判定するために使用されるものである。この計測は、成分（鉛とジルコニウムとチタニウム）の強度に基づいており、これらはよく知られた基準により較正されるが、接着層にチタニウムが含まれていると、チタニウムの強度がＰＺＴ薄膜と比べて大きくなり、この結果、薄膜の特性の計測が不正確なものとなる。

しかしながら、アルミニウム（Ａｌ）、アルミニウム窒化物（ＡｌＮ）、又は酸化アルミニウム（Ａｌ₂Ｏ₃）でチタニウムを置き換えた際に、過度のアルミニウムの酸化による接着の問題や、下部電極及び／又はＰＺＴとの反応による接着の問題が存在するため、この試験に依然として問題点が存在していることが判明している。

この問題を回避するには、約２．０の屈折率を有する純相アルミニウム窒化物層（phase pure aluminum nitride layer）又は純相酸化アルミニウム層(phase pure aluminum oxide layer)を置く必要があることが判明している。本明細書で使用するこの「純相（phase pure）」層という用語は、Ｘ線の屈折が１つの結晶構造のピークのみを示す層を指している。例えば、ＰＺＴの２相材料は、パイロクロア相（Ｐｂ−Ｔｉ−Ｏ）とペロブスカイトＰＺＴとのピークを示す。ペロブスカイトＰＺＴは望ましい強誘電性の相であり、パイロクロア相は常誘電性であり漏れが非常に発生し易い。

剥離を回避するには、引張応力が８００ＭＰａを上回る必要があり、強誘電体層の厚さを均一にするには、ＲＭＳ粗度が約３ｎｍ未満であることを要することも判明している。

約２．０の屈折率を有する純相アルミニウム窒化物層を設けるには、パルスＤＣ電源による反応性スパッタリングが使用可能であり、その際の好ましいパラメータは、約２０ｓｃｃｍのアルゴンと、約１５ｓｃｃｍのヒーターアルゴンと、９９ｓｃｃｍの窒素と、約４００℃のヒーター温度と、３０００〜５０００ワットの電力と、７５〜２００ｋＨｚの周波数と、５００〜２７００ｎｓのパルス幅と、堆積の際のアーク放電の防止というものであることが判明している。

上記の結果、チタニウムとチタニウムに基づいた接着層に関連する問題が解決され、本発明の接着薄膜５６のために必要な純相層が提供される。

以上、特定の最良の態様に関連して本発明を説明したが、上述の説明内容から多数の代替と変更と変形とが明らかであることが当業者には理解されるであろう。従って、請求項の範囲と精神に属するそのようなすべての代替と変更と変形も本発明の範囲に含まれる。本明細書で述べられ、または添付の図面に示されたすべての事項は、例示を目的とするものであって本発明を制限するものではないと解釈されたい。

三次元強誘電体メモリ集積回路の断面図である。 強誘電体層試験システムを示す断面図である。

符号の説明

１２ 半導体基板
５６ 接着層
５８ 下部電極
６０ 強誘電体層
６８ Ｘ線蛍光発光

Claims (8)

1. 第１材料を含まない、屈折率２．０を有する純相アルミニウム窒化物層を接着層として、半導体基板上に置くステップと、
   該接着層上に下部電極を置くステップと、
   該下部電極上にチタニウムを含む強誘電体層を置くステップと、
   該強誘電体層にＸ線を照射するステップと、
   前記強誘電体層の特性を判定するべく前記強誘電体層からのＸ線蛍光発光を検出するステップと
   を含んでなる、強誘電体層の試験方法。
2. 前記接着層が、８００ＭＰａを上回る引張応力を有するものである請求項１に記載の方法。
3. 前記接着層が３ｎｍを下回るＲＭＳ粗度を有するものである請求項１に記載の方法。
4. 前記接着層を半導体基板上に置くステップが、パルスＤＣ電源による反応性スパッタリングを使用するものである請求項１に記載の方法。
5. 前記接着層を半導体基板上に置くステップが、２０ｓｃｃｍのアルゴンと、１５ｓｃｃｍのアルゴン−水素と、９９ｓｃｃｍの窒素とによる反応性スパッタリングを使用するものである請求項１に記載の方法。
6. 前記接着層を半導体基板上に置くステップが、４００℃のヒーター温度による反応性スパッタリングを使用するものである請求項１に記載の方法。
7. 前記接着層を半導体基板上に置くステップが、電力が３０００〜５０００ワットであって周波数が７５〜２００ｋＨｚであり、アーク放電を伴わない反応性スパッタリングを使用するものである請求項１に記載の方法。
8. 前記接着層を半導体基板上に置くステップが、パルス幅が５００〜２７００ｎｓの反応性スパッタリングを使用するものである請求項１に記載の方法。

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