JP4602515B2 - 超精密電気機械式シャッタ・アセンブリ及び同形成方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、反射及び投射ディスプレイに関し、より詳細には、それらのディスプレイで使用される超精密電気機械式（micro-electromechanical）シャッタ・アセンブリに関する。
【０００２】
【従来の技術】
超精密電気機械装置（micro-electromechanical devices）を製造するための技法はこれまでに、技術雑誌に掲載された様々な論文で発表されている。更に、超精密電気機械的に工夫されたシャッタを使用した光変調に関する特許が発行されている。
【０００３】
【発明が解決しようとする課題】
従って、本発明は、個人情報伝達装置等の小型画面高解像度装置及びビルボード（広告板）等の大型ディスプレイの両方を実現することが可能な双安定のシャッタ・ディスプレイ装置を提供することを目的とする。更に、本発明は、現存の電子ディスプレイにおいて成されるような電圧又は電荷のリフレッシュを必要とせずに、画像を維持するための維持電圧のみを使用することを可能にする双安定特性を有する超精密電気機械式シャッタ・アセンブリ・ディスプレイを提供することを目的とする。即ち、画像が表示されている間は、電力消費量は０である。従って、全ての電力消費は、取得画像の表示にではなく、ある画像から他の画像への切替えに関わる。また、本発明は、パッシブ・マトリックス・ディスプレイとも表現され得るので、反射、投射又はトランスリフレクティブ（transreflective：表面からの入射光は反射するが、背面からの光は透過する）ディスプレイの製造コストを増加させるトランジスタ及び他の装置を必要としない。
【０００４】
【課題を解決するための手段】
本発明において、超精密電気機械式シャッタ・アセンブリは、反射及び／又は透過膜を覆う花弁状のシャッタ・セグメントを有するシャッタを含む。白黒ディスプレイにおいてこれらの膜は白と黒との何れかを反射し、カラー・ディスプレイにおいては膜はピクシレーションされた（pixilated）カラー・フィルタである。このアセンブリは、特定のシャッタ・アセンブリ内の膜を露光するように反射、透過、及びトランスリフレクティブ・モードで使用されることが可能であり、このアセンブリのシャッタ・セグメントは、捻転ヒンジ式シャッタ・セグメントを「折畳む」静電引力を使用して水平位置から垂直位置へ移動される。シャッタ・アセンブリは、結果として生じるシャッタ・アセンブリの形状が高密度二次元配列を形成するようにスタックされる（積み重ねられる）ことが可能である限り、幾つのセグメントを有してもよい。正方形又は長方形の２つ又は４つのセグメント、又は６つのセグメントから成る六角形シャッタ・アセンブリは所望の密度を得るために使用されることが可能な形状である。
【０００５】
シートの形状で構成される場合、シャッタ・アセンブリは、組み込まれた導電性電極膜を有する絶縁後板と透明面板／膜とに挟装された３層のスタック及び／又は膜から構成される。第１の層は、導電性側壁を有するように形成される導電材料である。第２の層もまた導電材料であり、導電材料はシャッタ・セグメントを有するシャッタを形成するようにパターン形成される。第３の層は、シャッタと後板との間に間隙を形成する絶縁膜である。
【０００６】
【発明の実施の形態】
図１は、本発明の教義に従った層の積み重ね構成で形成される、六角形シャッタ・アセンブリＡを示し、図３（ａ）及び図３（ｂ）は、同様に形成される正方形シャッタ・アセンブリＡ’を示す。アセンブリＡ又はＡ’等の個々のアセンブリは、二次元の高密度充填配列ディスプレイを形成するために多数の同様のアセンブリにより形成されることが理解されるであろう。
【０００７】
図１は、六角構造に関し、図３（ａ）及び（ｂ）は正方形構造に関するが、これらはどちらも同様の手順で構成される。図１には、シャッタ・アセンブリの開口部即ち上面が下方向を向いて示されており、図３（ａ）及び（ｂ）に示されるアセンブリは、上方向を向いている開口部即ち上面を示している。以下の論議は両方の設計に関連する。詳細には、最上層／膜１０は、保護目的で使用される透明な面板であり、薄いガラス、積層ポリマー・フィルム、又は他の透明材料であり得る。最上層／膜１０の下の第１の層は、空洞１５を形成する垂直の側壁１４によりパターン形成された導電層（又は導電塗料により被覆された絶縁体）１２であり、本実施の形態においては縦横比＞０．５（深さ≧幅の１／２）である。これは、導電層１２の厚さがシャッタ・アセンブリＡ（以下の論議ではＡと示されるが、シャッタ・アセンブリＡ’にも等しく適用可能である）のピクセル・サイズの少なくとも半分（例えば、２００μｍ幅のピクセルに対しては１００μｍ厚さ以上）であることを意味する。空洞１５は上述の縦横比を有することを必要とするわけではなく、もし側壁１４がピクセル・サイズの長さよりも短い場合にも機能することが理解されるであろう。この構造では、支柱又は他の公知の支持具が最上層／膜１０を支持するために使用される。
【０００８】
導電層１２は、全てのピクセルに共通であり、即ち、電気的にピクシレーションされていないので、二次元配列全体に対して電気端子１６が１つだけ必要とされる。導電層１２の側壁１４は、光学的に反射性であり、薄い絶縁層（例えば、酸化物）により被覆される。
【０００９】
スタックの下にある第２の膜は、超精密電気機械式シャッタ１８の形状にパターン形成された薄い導電膜（又は導電塗料により被覆された絶縁体）であり、シャッタ１８に回転自由度を与える可撓部材により空洞１５の底部近くに支持される。図１に示され、更に図２（ａ）及び（ｂ）に示される実施の形態において、シャッタ１８のシャッタ・セグメント２０は、シャッタ１８と同じステップで同一のフィルムから型抜きされる捻じりばね又はヒンジ２２により支持される。また、ことによると同じステップで、下にある第２の膜（即ち、シャッタ１８）は、互いに電気絶縁されるピクセルの行を形成するようにパターン形成される。シャッタ１８はまた、側壁１４を形成する導電層１２から、電気絶縁される。本実施の形態において、各シャッタ・セグメント２０の表面は、光学的吸収性（黒）を有し、その裏面は光学的反射性を有する。しかしながら、表面（並びに裏面も）は白、又は他の任意の色にすることが可能であることが理解されるであろう。
【００１０】
更に下にある第３の膜は、支持されたシャッタ１８と底層又は後板２８との間に小さい間隙を形成する薄いスペーサーフィルム（絶縁体）２６である。
【００１１】
底層又は後板２８は、列アドレス電極２４及び列アドレス電極線３２を覆っているピクシレーションされたＲＧＢカラー・フィルタ・フィルム３０を支持することが可能な電気絶縁支持プレートである。反射ディスプレイと共に使用される場合には、後板２８は不透明であってよく、列アドレス電極２４及び線３２は反射金属であってよい。バック・ライト又は投射ディスプレイの場合には、後板２８は、列アドレス電極２４及び線３２と共に光学的に透明（例えば、ガラス）でなければならない。行アドレス線３４は、行アドレスパルス用の経路を提供する。
【００１２】
本発明は、小さい角／アングルのために設計された構造においてさえも、シャッタ・セグメント１８を破損せずに９０度以上捩じることが可能な方法について説明する。シャッタ・セグメントが単結晶シリコン（ＳＣＳ）から造られる場合には、ＳＣＳは疲労、クリープ、又は塑性変形を生じないので、寿命は実用目的では一切問題にならないであろう。しかし、多結晶又は非晶質材料からシャッタ・セグメントが造られる場合は寿命は問題である。このような材料は、同様の負荷条件下において、約１０⁵サイクルの寿命（多結晶／ポリ、アルミニウム又はクロム／金）を有し得ることが報告されている。これらの材料のためには、捻じりばね２２は、９０度での圧力が疲労限界又は弾性応力限界よりも低いように設計される必要がある。このような捻じりばねは、単結晶シリコンよりも長く薄くなければならない。
【００１３】
図２（ｃ）は、本発明の別の実施の形態のシャッタ・セグメント２０’を捻じりばね２２’と共に示す。シャッタ・セグメント２０’は、１つ又は複数の折返しを有する折返し梁を使用することによって、より長い捻じりばね２２’を限られたピクセル領域に組み入れる。この構成のシャッタ・セグメント２０’は、片側が固定されており、両側固定ではないことから、誘起される引張応力又は圧縮応力に影響されないので、ディスプレイの操作性の点で物理的にロバストである。
【００１４】
ここで、シャッタ・アセンブリＡの動作原理を、ａ）電圧が印加されない、ｂ）バイアス電圧が印加される、並びにｃ）アドレス電圧及びバイアス電圧が印加される、という状況に関連して説明する。
【００１５】
［動作特性］
ａ）電圧の印加なし
図３（ａ）及び（ｂ）に特に注目すると、導体、即ち、側壁１４、シャッタ行アドレス線３４、及び後板２８上の列アドレス電極２４の何れにも電気信号を供給することなく、シャッタ１８は単安定位置、即ち、偏向角θ＝０度である水平に位置される。
【００１６】
ｂ）バイアス電圧の印加
直流バイアス電圧が、側壁１４とシャッタ１８との間に印加されると、静電力が、捻転ヒンジ式シャッタ・セグメント２０をそれらの中立面から側壁１４に向かって引っ張るトルクを発生させる。捻じりばね２２からの復原トルクは、この静電トルクを反作用で無効にする。平衡角度は、両トルクの相対的な大きさの関数であり、捻じりばね２２の復原トルクは偏向角θ、及びばねの長さ、幅、厚さの関数、並びにばね材の剪断弾性係数に比例する。平衡角度は、水平面に対する角度（θ）に比例して増加する一方で、静電トルクは垂直面に対する角度の二乗（９０°−θ）²、シャッタ・セグメント２０の面積と印加されるバイアス電圧の関数に反比例する。
【００１７】
シャッタ１８と側壁１４との間に印加されるバイアス電圧に応じて、復原トルクは、ある角度（通常、０°と４５°の間）で静電偏向を安定させるか、又は静電トルクが復原トルクよりも大きい場合には、シャッタ１８は不安定であり、θ＝９０°の位置、即ち、側壁１４の１つに接近して垂直に引き込まれる。後者の位置は、シャッタ・アセンブリＡの動作にとって好ましいバイアス状態であり、直流バイアス「Ｖｂ」が特定の臨界しきい値「Ｖｂｃ」を超えて印加されることが必要とされる。
【００１８】
図５（ａ）及び（ｂ）は、トルク及び位置エネルギーと偏向角度との関係、並びに増加するバイアス電圧Ｖｂに関するモデル評価の例を示す。
【００１９】
図５（ａ）は、単結晶シリコンで実施された２００μｍのピクセル・サイズのシャッタ・アセンブリでの結果を示す。Ｖｂ＝０（バイアスなし）の場合に、万一シャッタ・セグメント２０がその中立位置から移動されると、シャッタ・セグメント２０上で作用する唯一のトルクは、ばねの復原トルク（偏向角度と直線状であり、且つ反対方向）である。このトルクは、シャッタ１８をその中立位置に戻す。このシステムに蓄積された位置エネルギーは、この例では、図５（ｂ）に示されるように偏向角度に対して放物線状である。システムは最小エネルギー方向に作用するので、シャッタ１８は、この例（唯一の最小値を有する）では平衡状態がθ＝０（放物線の底）である場合に単安定である。
【００２０】
しかしながら、Ｖｂがゼロでない（即ち、バイアス電圧がシャッタ１８と側壁１４との間に存在する）場合、ばねの復原トルクに加えて静電トルクがシャッタ・セグメント２０に作用する。静電トルクは小さい偏向角θに対しては小さいが、偏向角の増大と共に急速に大きくなる（１／（９０°−θ）²関数）。所定の角度では、静電トルクは、図５（ａ）の交点で示されるように復原トルクに等しく、この交点は図５（ｂ）の位置エネルギー曲線における極小又は極大と対応する。例えば、図５（ａ）において５０［Ｖ］のバイアス電圧が印加されると、静電トルクはθ≒２°とθ≒７８°の２点間で復原トルクを挟み取る。
【００２１】
図５（ｂ）において、２°のシャッタ位置は極小（安定）であり、７８°の位置は極大（不安定）であることが示される。従って、もしシャッタ１８が７８°を超えると、θ＝９０°の位置（垂直）にシャッタは引き込まれる。７８°以下の位置である場合、シャッタ・セグメント２０はθ＝２°の安定位置に移動する。これらの臨界角度は、印加されるバイアス電圧、シャッタの寸法及び幾何学的形状要素により変化する。これは、図５（ｂ）に示され、Ｖｂ＝１００［Ｖ］の場合では、極小が８°であり、極大が６０°である。
【００２２】
Ｖｂ＝１４０［Ｖ］では、極大及び極小の最適条件はθ＝３０°で一致する。これは、図５（ａ）及び（ｂ）の例に対する臨界バイアス電圧である。１４０［Ｖ］を超えるバイアス電圧では、静電トルクはばねの復原トルクよりも常に大きく、従って、図５（ａ）では交差せず、図５（ｂ）（例えば、Ｖｂ＝１７５［Ｖ］、Ｖｂ＝２００［Ｖ］）においてはθ＝０°であっても極小は存在しない。シャッタ・セグメント２０は従って、唯一の安定位置、即ち、θ＝９０°での垂直位置を有し、これは好ましいバイアス状態／条件である。
【００２３】
ｃ）アドレス電圧及びバイアス電圧の印加
次に、バイアス電圧及びアドレス電圧がシャッタ・アセンブリＡに印加される場合について論議する。この状態の下で、図３（ａ）及び（ｂ）に示されるように、シャッタ・セグメント２０と、シャッタ１８の近位置の後板２８上のアドレス電極２４と、の間にアドレス電圧「Ｖａ」を印加することにより、第２の安定位置（水平シャッタ、θ＝０゜）が生成される。アドレス電極２４は、バイアス・トルクと反作用する更なる静電トルク（アドレス・トルク）をシャッタ１８上で作用させる。
【００２４】
印加されたアドレス電圧「Ｖａ」が十分に高いと、アドレス・トルクは小さい角度ではバイアストルクよりも大きく、その結果として安定シャッタ位置がθ＝０゜で生成され、それによりシャッタ・アセンブリＡを双安定にする。この状態が生じる臨界アドレス電圧は、シャッタが水平位置にある場合に、アドレス・コンデンサ（狭間隙平行板コンデンサと定義され得る）がバイアス・コンデンサ（板同士の間が９０°である広間隙コンデンサと定義され得る）よりもはるかに大きい静電容量を有するので、バイアス電圧よりもはるかに小さい。これは、全てのピクセルに共通のこのバイアスのみが、高電圧（即ち、約数百ボルト）であることを必要とする。全てのピクシレーションされた切換動作及びアドレス指定は、低電圧（例えば、５から１０［Ｖ］）で行われることが可能である。
【００２５】
図６（ａ）は模擬トルクを示し、図６（ｂ）は適切にバイアスされた場合（例えば、図５（ａ）及び（ｂ）からＶｂ＝２００［Ｖ］）の位置エネルギーを示すが、ここでは異なるアドレス指定電圧に関し、また図５（ａ）及び（ｂ）の原点近くの領域に焦点を絞って示される（０°から８°の角度のみ示す）。図６（ｂ）の曲線「Ｖａ＝０［Ｖ］」は再び、シャッタ１８の不安定性を示す。アドレス電圧「Ｖａ」が存在しないと、シャッタ１８は垂直（θ＝９０°）であり、シャッタ・アセンブリは明状態にある。
【００２６】
しかしながら、図６（ａ）はまた、θ＝０°である場合に３［Ｖ］以上のアドレス電圧が陽静電トルクを生成し、シャッタを水平位置に保持し、シャッタ・アセンブリを暗状態にすることを示す。アドレスしきい値「Ｖｔａ」（図５（ａ）、（ｂ）及び図６（ａ）、（ｂ）の例における３［Ｖ］に等しい）を超えるアドレス電圧は、原点近くの位置エネルギー曲線に「窪み」を生じさせ、（例えば、図６（ｂ）の「４、６及び８［Ｖ］」曲線で）θ＝０°で極小（安定位置）を生み出す。前述の条件下で、シャッタ・アセンブリＡは双安定である。
【００２７】
シャッタ１８が水平状態（暗）にあり、電圧が一切印加されない状態から始めると、しきい値を超えるアドレス電圧「Ｖａ」（例えば、５［Ｖ］）が印加され、この電圧はシャッタ１８を水平状態で維持する。次に、例えば２００［Ｖ］の適切な直流バイアスが側壁１４に印加される。上述のとおり、直流バイアスは配列の全シャッタ・アセンブリに共通に印加されるので、１つの電気端子にのみ接続される。この時点で、アドレス指定電圧「Ｖａ」は、シャッタ１８を依然として水平状態に保持している。「明」状態にされる必要のあるシャッタはここで、アドレス電圧「Ｖａ」を取り除くことにより選択的に「解放」されることが可能であり、アドレス電圧の除去はθ＝０°での安定位置を除去し、このゆえにシャッタ１８を残りの（θ＝９０°での）安定位置に引き込む。この位置は垂直位置であり、これにより明状態をもたらす。
【００２８】
あるアドレス指定順序では、新しいフレームは、バイアス電圧「Ｖｂ」の除去から開始され、全シャッタ１８を水平状態に戻し、このサイクルを再始動する。あるいは、特定のシャッタ・アドレス指定線が、高電圧切換オプションのために、Ｖｂでパルス振動されることにより選択的にリセットされ得る。アドレス選択のための第３の選択肢は、図１６、１７及び１８に関連して以下で説明される。
【００２９】
アドレスしきい値電圧は捻じりばね２２の寸法における偏差に応答しないことに留意すべきである。捻じりばね２２の幅、長さ又は厚さにおける偏差は、ばね定数（図６（ａ）の「ばね」と表示された曲線の勾配に対応する）には影響を及ぼすが、これは、シャッタがその水平状態で安定しているか否かを画定する図６（ｂ）に示される静電トルク曲線との交点にはほとんど影響を及ぼさない。これは、アドレス指定が非常に強固であることを意味する。これはまた、シャッタの水平状態においては、引っ張り合いは、２つの静電トルク間で成されるのであって、小さい角／アングルに対しては取るに足らないほど小さいばねの復原トルクと静電トルクとの間で成されるのではないことを認識することにより理解されるであろう。
【００３０】
捻じりばね２２が満たさなければならない要件は、ばね定数がバイアスしきい値電圧（例えば、図５（ａ）の１４０［Ｖ］曲線）を妥当なレベルに保つために十分低くなければならないことである。図７は、しきい値下のバイアス状態の下でアドレス電圧「Ｖａ」が除去される場合に何が起こるかを示す例を詳細に示す。アドレス電圧が除去されると、シャッタ１８は９０°の代わりに１３°の偏向で安定位置を見出す。この点における強さは、印加されるバイアス電圧（例えば、図５（ａ）の１４０［Ｖ］の代わりに１７５［Ｖ］又は２００［Ｖ］）における安全マージンを尊重することにより容易に達成される。これはまた、ばね定数における偏差に応答しない適切なバイアスを達成させる。
【００３１】
［単結晶シリコン内に構成されるシャッタ・アセンブリ］
図８は、単結晶シリコン（ＳＣＳ）内に構成されるシャッタ・アセンブリＡ”の実施の形態の概念略図である。シャッタ・アセンブリＡ”は、３枚のウェーハ、２枚のガラス、及び１枚のＳＯＩシリコン（Silicon On Insulator）から構成される。底部のガラスウェーハ４０はＩＴＯ又はＡｌ列アドレス電極４２及びピクシレーションされたカラー・フィルタ（Ｒ、Ｇ、Ｂ）４４を有する。最上部のガラスウェーハ４６にはパターンは形成されておらず、保護目的のために備えられる。中間ウェーハ４８は、ＳＯＩウェーハ、即ち、最上層である薄い単結晶シリコンの下に埋設された酸化ケイ素層を伴うＳｉ基板である。
【００３２】
最上部ウェーハ４６の厚さは、捻じりばね５０及びシャッタ・セグメント５２の好ましい厚さに等しく形成される。シャッタ・アセンブリの空洞部５４は、縦横の比率（即ち、縦／横）が大きい反応性イオンエッチング（ＲＩＥ）（例えば、仕切壁の縦横比＝２０：１、ＳＴＳ「Surface Technology Systems社」）を使用して基板にエッチングされるが、ＲＩＥは埋設された酸化物の所で自動的に止まるので、薄いＳＣＳ薄膜は空洞部５４上に支持された状態で残される。本実施の形態において、基板はピクセル幅の半分をそれほど超えない厚さを有する（側壁の反射率が非常に高い場合を除く。側壁の反射率が非常に高い場合には、視角及び明度比は、「より深い」ピクセルを有することによってそれほど影響を及ぼされない）。また、前述のとおり、より短い側壁が形成されてもよい。ＣＶＤ酸化物は、ウェーハの表面側に付着され、適切な空間層５６をもたらすようにパターン形成される。光学的反射／吸収／不透明度を調整するために、金属又は酸化物の非常に薄い被覆（例えば、８０％の反射率を超えるためには、３００Åのアルミニウム）を使用することが可能である。
【００３３】
第２のＲＩＥエッチングにおいて、薄膜は、ウェーハの表面側からシャッタ、捻じりばね５０、係止点５８及び行／行分離トレンチ（溝）６０の形状に穿孔される。最後に、これらの層は、例えば感熱インクジェット（ＴＩＪ）のために開発されたＥＰＯＮ接着ウェーハ結合方法又は他の公知の接着方法を使用して組み立てられる。更に、他のシリコン製造手法、ガラス上ポリシリコン手法、並びに積層に基づくポリマー手法等もまた使用することが可能である。
【００３４】
［シャッタ・アセンブリのモデル評価］
次に一次分析モデル評価の数量的な例の提示を補助するために、シャッタ及びばねの寸法と、材料特性と、バイアス電圧とを入力として、そしてしきい値アドレス電圧と、共振周波数と、応力マージンとを出力として示す、表１及び２、並びに図９に注目する。
【００３５】
提示される値は、図４（ｂ）に示されるようなシャッタ・アセンブリ配列の２００μｍ幅の正方形で２セグメントから成るシャッタ・アセンブリＡに関するものである。シャッタ・セグメント２０の幅は１００μｍ、長さは２００μｍ、厚さは０．７５μｍである。捻じりばね２２は、１８０μｍ長、２μｍ幅、そして０．７５μｍ厚さである。シャッタ１８とアドレス電極３２の間の空隙は１．５μｍで、アドレス電極の充填係数は１である。充填係数は、シャッタ面積に対する電極の面積と定義される。１７５［Ｖ］の印加バイアス電圧「Ｖｂ」（しきい値バイアスは上述の条件下で１４０［Ｖ］である）では、アドレスしきい値電圧は４［Ｖ］であり、第１のモードの共振周波数は約１２ｋＨｚであり、そして応力マージンは約１２Ｘである（捻じりばね１２における最大応力は降伏強度よりも１２倍低い）。
【００３６】
図９は、６［Ｖ］のアドレス電圧に関するエネルギーと角度の対応関係を示す曲線を示す。
【００３７】
【表１】

【００３８】
【表２】

【００３９】
［シャッタ・アセンブリの特徴］
ａ．色
本発明のカラー・ディスプレイは、多数の方法により達成されることができ、その内の２つが図１０（ａ）及び（ｂ）に示される。
【００４０】
図１０（ａ）は、ピクセルごとに１つのカラー・フィルタ（ＲＧＢピクシレーションされたポリマー被覆）を提供する。反射ディスプレイの場合には、これらのフィルタは、反射フィルタ又は反射性の背面の上に位置される透過フィルタであろう。透過性バックライト又は投射ディスプレイでは、これらは透明な背面の上に位置される透過フィルタであろう。
【００４１】
図１０（ｂ）は、シャッタ・セグメントごとに１つのカラー・フィルタを有する。即ち、各ピクセル内にＲＧＢ全てのフィルタが存在する。この手法は、（同一の有効ディスプレイ解像度において）ピクセルが大きくなることを可能にし、様々な製造態様を緩和する。
【００４２】
図１０（ａ）の手法において、ピクセルごとのセグメントの複合性は、タイム・ドメイン（時間領域）のグレー・スケールに代わるものとして双安定のグレー・スケールを取得するために使用されることが可能である。この概念は、以下でより詳細に説明される。
【００４３】
ｂ．グレー・スケール
グレー・スケールは、スペース・ドメイン（空間領域）及び／又はタイム・ドメインにおいて達成されることが可能である。
【００４４】
（ｉ）スペース・ドメイン・グレー・スケール
ピクセルごとに１つのカラー及びピクセルごとに複数のカラーを示す図１０（ａ）及び（ｂ）の例では、図１１（ａ）乃至（ｃ）に示されるように下位のアドレス電極もセグメント化することが可能である。アドレス電極は、基板により支持された導体である。図１１（ａ）乃至（ｃ）において、三角形２１ａは動いており、三角形２１ｂは静止していることに留意されたい。アドレス電極セグメントが、異なる面積を有する（アドレス電極セグメントとシャッタ・セグメントの面積の比として定義される充填係数が異なる）ならば、シャッタ１８の異なるシャッタ・セグメント２０は、例えそれらが同一のアドレス線に電気接続されていても、異なるアドレスしきい値電圧「Ｖａ」で切換られる。
【００４５】
図１３は、アドレス電極充填係数の関数としてのアドレスしきい値電圧のシミュレート曲線である。この図は、表１に示される条件及び寸法を使用している。このグラフでは、アドレスセグメントはシャッタ・セグメント２０の下に集中して配置されると仮定される。全てのシリコン・シャッタは同一であり、コンデンサ極板にパターン形成された下位のアドレス電極のみが異なる面積から成る。所要アドレスしきい値は、充填係数の放物関数である。図１３の例は、例えば、６つの双安定グレー・スケールレベルが六角形のシャッタ・アセンブリで取得される方法を、４から９ボルトまで１ボルトおきのしきい値で示し、更に６電極セグメントの所要幾何学的充填係数が、１から０．１６までであろうことを示す。
【００４６】
上述の手法を用いると、双安定グレー・スケールは容易に達成される。双安定グレー・スケール・ディスプレイは、本発明の発明者により開発され、以下により詳細に説明されるパッシブ・マトリックス・アドレス指定方式と適合することが理解されるであろう。
【００４７】
（ii）タイム・ドメイン・グレー・スケール
グレー・スケール・ディスプレイへの異なるアプローチは、グレー・スケールをタイム・ドメインで達成するために、シャッタ・アセンブリの高帯域幅（例えば、約１０ｋＨｚ以上での共振）を利用することである。１０ｋＨｚの帯域幅では、各フレーム内で多くの回数シャッタ・セグメント２０を暗状態と明状態との間で切換えることが可能である。目は高速切換を平均し、ピクセルの全体的な明るさの外観（グレー・スケール）は、ビデオフレーム内でシャッタが「明」状態と「暗」状態にある時間の増分の多さに比例する。
【００４８】
タイム・ドメイン・グレー・スケールの欠点は、増加する電力消費、即ち、交流帯電／放出電流である。また、線のリセット方式が二次元フレームリセットの代わりに使用されなければならない。これは、以下で十分に説明されるように、シャッタ線上で高電圧リセット・パルスを使用するパッシブ・マトリックスにおいて可能である。
【００４９】
ｃ．パッシブ・マトリックス・アドレス指定
（ｉ）二次元フレーム・リセット、低電圧切換
シャッタ・アセンブリＡの配列のパッシブ・マトリックス・アドレス指定は、図１４（ａ）乃至（ｃ）に示される順序（例えば、４×４配列）で達成され得る。水平アドレス線は、行電極（シャッタの異なる行は電気的に絶縁されており、各行内のシャッタは互いに電気接続されている）を表わし、垂直線は、列電極（後板上のアドレス電極の異なる列は電気的に絶縁されており、各列内の電極は接続されている）を表わす。
【００５０】
アドレス切換の第２の代替案では、アドレス指定の開始点が全ての行で０［Ｖ］であり、全ての列でアドレスしきい値電圧「Ｖｔａ」（例えば［５Ｖ］）より僅かに上の電圧である、図１４（ａ）が注目される。全ての側壁１４に印加されるバイアス電圧「Ｖｂ」は、バイアスしきい値電圧「Ｖｂｔ」（例えば２００［Ｖ］）を超える。この構成では、全てのピクセルが暗状態（シャッタは水平状態）である。
【００５１】
所定のピクセルを明状態にするために、所定のピクセルの行及び列の両方の線に−Ｖｔ［Ｖ］のパルスを発生させ、他の全ての列は＋Ｖｔ［Ｖ］で維持され、他の全ての行は０［Ｖ］で維持される。切換られるべきピクセル内のシャッタ・セグメントは、ここではバイアス電圧「Ｖｂ」のみを認識して、９０°の位置に切換る（シャッタ全体及びその下のアドレス電極は０［Ｖ］）。他のピクセルは、それらのシャッタ１８とアドレス電極３２との間に、いずれもアドレスしきい値「Ｖｔａ」を超える「Ｖｔ」又は「２Ｖｔ」を認識する。これらは従って、図１４（ｂ）に示されるように暗状態で維持される。
【００５２】
ピクセルの切換後、その行及び列の線は、バイアス電界の存在による双安定性のために、それぞれ０［Ｖ］及び＋Ｖｔ［Ｖ］に戻されることが可能である。これは、図１４（ｃ）で説明される元の構成への切換をもたらし、次のピクセル（又はピクセル行）の切換の準備を整える。
【００５３】
上述の動作の代替として、＋Ｖｔ［Ｖ］が全ての線に加えられることが可能であり、これは結果として負の電圧への切換を回避する。
【００５４】
アドレス・パルスの最小持続時間は、シャッタが位置エネルギー曲線の極大を超えるようにするために必要とされる時間によって画定される。例えば、図９におけるアドレス・パルスの最小持続時間は、シャッタに２°の偏向角度を超えさせるために必要とされる時間である。これは、表１の条件（２００μｍピクセル）下で１７μ秒であり、表２の条件（１００μｍピクセル）下では約４μ秒である。「二次元のフレーム・リセット」のシナリオの下で、二次元配列全体は新しいフレームを開始するために（バイアス電圧を瞬間的にリセットすることによって）リセットされるので、先に書かれた線よりも後に書かれた線が薄暗くみえることを避けるために「維持」時間が組み入れられなければならない。１０倍の維持時間を仮定すると、表１の対応するフレーム速度は（１行当り２００μｍである３２０行のディスプレイで）約２０フレーム毎秒であり、表２では（１行当り１００μｍである６５０行のサイズのＶＧＡディスプレイで）約４０フレーム毎秒である。これらのフレーム速度は、小型ディスプレイ（即ち、ＰＤＲ／ＰＤＡ）タイプへの適用では許容される。より速いフレーム速度及び／又はより大型のディスプレイでは、ライン・リセット方式が使用され得る。ライン・リセット方式は、ディスプレイのハードウェアの幾何学形状において如何なる変更も必要としない（即ち、図１乃至３は依然として適用される）が、シャッタ線上で高電圧のリセット・パルスを使用することが可能である。パッシブ・マトリックス方式は、双安定グレー・スケールと組合せても依然として機能する。
【００５５】
（ii）一次元ライン・リセット
配列内のシャッタの１つの線を選択的にリセットするために、その線上の電圧はバイアス電圧（例えば、表１の１７５［Ｖ］）のパルスを瞬間的に発生させる。リセット・パルス前は「下がった」状態にあったこの線内のシャッタは、それらのシャッタのアドレス・コンデンサ（平行板コンデンサ）全体にわたって非常に大きい電圧をこの時点で認識するので、「下がった」状態に留まる。他方、「上がった」状態にあったシャッタは、リセット・パルスの間、シャッタ１８と側壁１４との間の電位差はゼロであるので（即ち、どちらも１７５［Ｖ］）、「下がった」状態にリセットされる。これは、それらのシャッタが再びアドレス電界に「捕獲される」ことを可能にする。
【００５６】
ラインのリセットは、ディスプレイの一部を選択的にリフレッシュすることを可能にする。これは、高速化を可能にし、また交流電力消費量を減少させる。
【００５７】
（iii）ディスプレイ・アドレス指定の実施
本発明のシャッタ・アセンブリＡの配列を実施するディスプレイは、様々な方法によりアドレス指定されることが可能である。好ましい方法が、図１５（ａ）乃至（ｃ）に示される。この特定のアドレス指定方式は、双安定グレー・スケール（ピクセル当り複数のシャッタ・セグメント）と適合するパッシブ・マトリックスタイプであり、行及び列上の低電圧（例えば、２０［Ｖ］以下）のスイッチのみを必要とする。１つの不連続的な高電圧スイッチ（例えば、１５０［Ｖ］）が、配列のボディ部（即ち、空洞部側壁）を切換るために必要とされる。図１５（ａ）は１／２ピクセルの概略断面図を表わし、図１５（ｂ）は３×６の配列の概略平面図を表わし、そして図１５（ｃ）はピクセル当り４シャッタ・セグメント（例えば、４つの三角形が正方形のピクセルを形成している）のシナリオを示すヒステリシス（履歴）図を表わす。図１６（ａ）乃至（ｆ）は、３×６の配列がアドレス指定されている例を示す。図１７は、この例のタイム・チャートである。前述の図は、以下で更に詳細に説明される。
【００５８】
シャッタ・アセンブリ７０の半分の概略断面図である図１５（ａ）に注目すると、捻転式に支持されるシャッタ７２は行に電気接続される（行上の電圧はＶｓ、即ちＶ−シャッタと呼ばれる）。後板７４上のアドレスコンデンサ極板は列に電気接続される（列上の電圧はＶａ、即ちＶアドレスと呼ばれる）。全てのシャッタ・アセンブリ７０のためのボディ部７８の側壁７６は電気接続され、即ち配列の「ボディ部」を構成する（ボディ部上のバイアス電圧はＶｂ、即ちＶボディ又はＶバイアスと呼ばれる）。前述のとおり、シャッタの位置（角度θ）は、２つの静電界の間での「引っ張り合い」により決定される。シャッタとボディ部との間の電界（Ｖｂ−Ｖｓにより決定される）はシャッタを垂直方向に引っ張り（θ→９０°）、シャッタと後板上のアドレス電極との間の電界（Ｖｓ−Ｖａにより決定される）はシャッタを水平方向に引っ張る（θ→０°、又は僅かに負角でもあり得る、図１５（ａ）参照）。電圧Ｖｂ、Ｖｓ及びＶａを印加した後のシャッタの状態は、その前の状態と、（Ｖｓ−Ｖａ）対（Ｖｂ−Ｖｓ）の大きさとにより決定される。電圧（Ｖｓ−Ｖａ）は、行及び列電圧間の差である。電圧（Ｖｂ−Ｖｓ）は、ボディ部電圧（Ｖｂ）と行電圧（Ｖｓ）との間の差である（図１５（ｂ）参照）。
【００５９】
図１５（ｃ）は、シャッタ状態のヒステリシス・ループの例を示す。水平軸は（Ｖｓ−Ｖａ）（行−列）を表わし、垂直軸は正方形ピクセル内の４つの個々のシャッタ・セグメントの状態（垂直θ≒９０°又は水平θ≒０°）を表わす。４つのシャッタ・セグメントの各々に対応する後板上の４つのアドレス電極は、異なる領域／面積を有するので、アドレスしきい値電圧は４つのセグメントでは異なる。前述のことは、図１１（ａ）乃至（ｃ）に関連して先に論議されている。
【００６０】
図１５（ｃ）の例において、第１のシャッタ・セグメントは、ボディ部上にバイアス電圧が存在する際に、電圧（Ｖｓ−Ｖａ、即ち、行／列の差）が６［Ｖ］より低くなるとすぐに水平位置から垂直位置に勢いよく動き（θ：０°→９０°）、第２のシャッタ・セグメントは（Ｖｓ−Ｖａ）＜５［Ｖ］の場合に、第３のシャッタ・セグメントは（Ｖｓ−Ｖａ）＜４［Ｖ］の場合に、そして第４のシャッタ・セグメントは（Ｖｓ−Ｖａ）＜３［Ｖ］の場合にそれぞれ勢いよく動く。（Ｖｓ−Ｖａ）≧６［Ｖ］の場合は、４つの全てのシャッタは水平状態（即ち、黒）である。４−セグメントシャッタはグレー・スケールの５つのレベル（黒、グレー１、グレー２、グレー３、白）の実現が可能である。
【００６１】
また、アドレス指定ヒステリシス・ループの重要な特徴は、通常１５０［Ｖ］のバイアス電圧がシャッタを垂直位置に勢いよく動かすために必要とされるが、側壁／シャッタの静電容量が垂直状態で非常に大きいので、シャッタを動かすための電圧よりも非常に低い電圧がシャッタ・セグメントを垂直に保持するために必要とされる。これは、線がアドレス指定された後、垂直なシャッタ・セグメントが水平位置に戻ってしまうことなく、配列のボディ部上のバイアス電圧が（１５０［Ｖ］から）２０［Ｖ］程度にまで下げられ得ることを意味する。この特性は、以下で論議されるように行又は列上の高電圧スイッチを回避するために使用される。
【００６２】
図１６（ａ）乃至（ｆ）は、アドレス指定の例を示し、図１７は時間線上のセグメントのセットを示す。これらの図は図１５（ｃ）のヒステリシス・ループの例に対応する。
【００６３】
図１６（ａ）は、静止且つ暗状態にある３×６配列を示し、全てのシャッタが水平（黒）である。ボディ部上のバイアス電圧は、例えば２０［Ｖ］であり、行（シャッタ・セグメント）は６［Ｖ］より僅かに低く維持され、列（アドレス電極）は−６［Ｖ］で維持される（全電圧は全てを単極にするように上にシフトされ得るが、説明の目的では双極方式の方が明白に見えることに留意されたい）。
【００６４】
行２がアドレス指定される必要がある場合、ボディ部が先ず１５０［Ｖ］バイアス状態にされ、行２は３［Ｖ］より僅かに低い状態にされる。この時点で、列電圧に応じて、グレー・レベルが行２のピクセルに書き込まれる。列が元の−６［Ｖ］（行は３−ε）で維持されると、行及び列の間の差は３−ε（−６）［Ｖ］、即ち約９［Ｖ］である。図１５（ｃ）のヒステリシス・ループは、ピクセル内の第１のシャッタ・セグメントは（Ｖｓ−Ｖａ）＜６［Ｖ］でのみ上に勢いよく動くことを示している。従ってこのピクセルは、暗状態に留まる（全てのセグメントが水平、即ち、図１６（ｂ）の行２列１）。他方、列電圧が（−６［Ｖ］から）−３［Ｖ］まで上げられると、（Ｖｓ−Ｖａ）＝６−εであり、５＜６−ε＜６である。従ってこのピクセル（図１６（ｂ）の行２列２）は、４つのセグメントの内の１つは「上がった」状態であり、他の３つは「下がった」状態（即ち、グレー・レベル１）である。
【００６５】
同様に、ヒステリシス・ループに従うと、行２／列３では２つのセグメントが「上がった」状態（Ｖｓ−Ｖａ＝５ε、グレー２）であり、行２／列４では３つのセグメントが「上がった」状態（グレー３、Ｖｓ−Ｖａ＝４−ε）であり、列５（アドレス電圧０［Ｖ］）ではシャッタ・アセンブリは全てのシャッタ・セグメントが「上がった」状態（明状態）（Ｖｓ−Ｖａ＝３−ε）である。
【００６６】
行及び全ての列上にパルスを「書き込んだ」後（図１７の時間線参照）、ボディ部上のバイアス電圧は２０［Ｖ］にまで戻されることが可能である。２０［Ｖ］の（あるいはより低い）維持電圧は、全てのシャッタをそのアドレス指定された状態で維持するのに十分である。これは再び、静止状態である（図１６（ｃ））。電力消費は漏れ電流に起因するもののみである。
【００６７】
ボディ部上の１５０［Ｖ］のパルスは、切換られたＬＣ回路により達成され得る。これは、ボディ部からシャッタへの静電容量の電荷を放散するよりも寧ろ回復することを可能にする。この電荷は、ボディ部上の高い電圧のために、かなり大きい。交流電力消費の主な発生元は、このコンデンサの帯電及び放電に関係する。
【００６８】
図１６（ｄ）は、同様の方法で（異なるビット・パターンではあるが）アドレス指定されている別の行（行３）を示す。全てのピクセルにおける行／列の差が６［Ｖ］を超える（即ち、ピクセルの第１セグメントが上に勢いよく動くために必要とされるより高い（ヒステリシス・ループ参照））ので、行３のアドレス指定中に、先にアドレス指定された行２は影響されない。任意の特定時にアドレスされている行以外の全ての行では、「下がった」セグメントは「下がった」状態に留まり、「上がった」セグメントは「上がった」状態に留まることに留意すべきである。
【００６９】
図１６（ｅ）は再び静止状態であり、この状態においてボディ部は行３のアドレス指定後に２０［Ｖ］に戻され、全ての行が６＋εに戻り、全ての列が−６［Ｖ］に戻る。
【００７０】
最後に、図１６（ｆ）及び図１７は、特定行（行２）のリセットを示す。行を選択的にリセットするために（行を「リセットする」とは、「上がった」状態のセグメントを「下がった」状態に戻すことを意味する）、行電圧が２０［Ｖ］（又は更に幾分低い）にパルスされ、ボディ部電圧もまた２０［Ｖ］にされる。他の全ての行は６＋εで維持され、全ての列は、例えば−６［Ｖ］で維持される。リセットされるべき行をボディ部と同電圧にすると、側壁／シャッタ・コンデンサは放電され、捻じりばねの復原力（に加えてアドレス・コンデンサ、即ち列上の電圧）は、シャッタ・セグメントを水平位置に戻す。即ち、この行はこの時点でリセットされる。
【００７１】
実際には、この方法は（全てを６［Ｖ］ずつ上にシフトすることにより）単極であってよく、リセット・パルスには直ちにアドレス電圧等が続いてもよい。この主題には多様な変更が可能であり、駆動回路又は他のパラメータの観点から最も適したものが決定されるであろう。実際の実施にとって好ましい駆動方式が図１８に示される。これは、リセット・パルスが書き込みパルス（行）の直前に発生され、ボディ部が静止状態において１４［Ｖ］で維持され、書き込みステップ中に瞬間的に１５０［Ｖ］にされる単極方式である。行上の静止電圧は０［Ｖ］であり、列上の静止電圧は１２［Ｖ］である。アドレス指定ステップの間、行は（３−ε）［Ｖ］まで上げられ、列は９［Ｖ］、８［Ｖ］、７［Ｖ］又は６［Ｖ］（グレー・スケール値）まで下げられる。
【００７２】
図１７及び図１８に示される２つの方式の関係は、図１８の方式は、（１）全ての行及び列アドレス電圧を６［Ｖ］ずつ下にシフトすること、及び（２）（リセット・パルス以外の）全ての行及び列アドレス電圧を逆にすること、により図１７から導き出すことができるというものである。
【００７３】
（ボディ部がリセット前に下げられる）任意の低電圧リセット方式において、ボディ部（各行がアドレス指定されている）上の１５０［Ｖ］パルスに関わる電荷を回復することは、電力消費量を最小化することが望まれるならば非常に重要に思われる。これは、「クラスＥ」の切換調整方式を使用して実行できそうである。配列の静止電力消費は、漏れ電流及び駆動回路における静止電流により決定される。非静止型電流（切換電流）は、ボディ部切換電荷の回復に加えて、シャッタ・アセンブリの双安定性を十分に利用することによって、低く保たれることが可能である。しかしながら、双安定性の十分な利用は、特別仕様の駆動回路の開発を必要とし得る。
【００７４】
ｄ．低電力
提供されるディスプレイ・システムの利点は、その双安定性、及びそれに伴い直流電力消費が不要であることであり、ＰＤＲ（パーソナル・ドキュメント・リーダー：Personal Document Reader）等の電池式や携帯用の装置に特に適している。安定状態において、維持電界は存在するが、（ごく少量の漏れ電流を除き）電流は存在せず、即ち、この状態では小型電池が事実上無限に持続することが可能である。電力の消費は、ピクセル切換時のみ、即ち、ピクセル・コンデンサの帯電／放電に起因して生じる。格段に大きな電荷は、明状態（シャッタが垂直）にあるシャッタから側壁への静電容量の帯電に関連する。
【００７５】
このコンデンサは、バイアス電圧（例えば、１７５［Ｖ］）まで帯電される。シャッタと側壁との間には狭い間隙のみが存在するので、静電容量の値は明状態ではかなり大きい（Ｃ＝ε Ａ／ｄと表現され得る）。これらのコンデンサは、ピクセル配列全体における暗／明及び明／暗変換の度に帯電及び放電される。従って電力消費量は、リフレッシュ率及びシャッタから側壁への静電容量、ディスプレイの面積及び充填係数、並びにバイアス電圧の二乗に比例する。
【００７６】
電力消費量は幾つかのＰＤＲシナリオのために算出され、対応するＡＡＡ−サイズのアルカリ蓄電池の寿命（電池の容量を５０Ｗｈｒ／ｌｂと仮定する）と共に表３に示された。所定のディスプレイ・サイズ及びリフレッシュ率では、電力消費量は、バイアス電圧を下げること（Ｖｂ、二次効果；低解像度ディスプレイでも可能）により、又はθ＝９０°でのシャッタから側壁への静電容量を下げることにより更なる減少のみが可能である。後者は、開状態でのより大きな間隙を設けることにより達成されることができる。
【００７７】
【表３】

【００７８】
電力消費量を更に減少させるための他の方法には、イベント駆動のフレームリフレッシュ、又は他の公知のアドレス指定関連方式の使用が含まれ得る。そのような操作の１つには、コンデンサ上の切換電荷をフレームのリセットごとに放散する代わりに再利用することが含まれる。しかしながら、様々なシナリオにおける電力消費量は、基礎的な方式を用いる場合でさえも、ディスプレイ自体よりも格段に小さい面積を有する太陽電池により生成され得る量よりも既に少ないであろう。
【００７９】
ｆ．視角、明度比
明度比及び視角の両方は、シャッタの正面側が黒くされ、他の全ての面が反射性にされた場合、及びピクセルの充填係数が高い場合に、非常に良好であると確認されている。図８に示されるように構成されたシャッタ・アセンブリＡ”では、充填係数は９０％（２０：１の縦横比エッチング）であり得る。
【００８０】
ピクセル空洞部の側壁及びシャッタの背面が反射性である場合（図３）、空洞部は複数のコーナー・キューブ反射鏡（corner cube reflectors）から構成され、これは高反射効率をもたらす。ＳＴＳのＲＩＥエッチングを施されたシリコン空洞の側壁は、比較的平らで且つ反射性であり、薄いＡ１（３００Å）被覆は、全ての可視波長において８０％を十分に超える反射率を容易にもたらすことが可能である。また視角は、側壁及びシャッタの背面が８０％を超えると、非常に広くなる。
【００８１】
ｇ．結論
上述のシャッタ・アセンブリは、例えば２．５×３インチのＰＤＲディスプレイのための現時点での超精密加工技術を用いた単結晶シリコンで容易に実行可能である。この概念は大面積ディスプレイに合わせて調整することが可能である。また、本発明のディスプレイ配列は、ガラス上ポリシリコン技法又はプラスチック・フィルム積層処理を用いて製造されることが可能である。
【００８２】
上述の内容は、本発明の原理の単なる例示と考えられる。更に、当業者は多数の修正及び変更を容易に考えつくであろうことから、本発明を、例示され説明された正確な構造及び作用に制限することは好ましくない。従って、全ての適切な変更及び同等内容は、本発明の範囲内であることが主張される。
【図面の簡単な説明】
【図１】本発明の六角形シャッタ・アセンブリの分解図である。
【図２】（ａ）は水平位置にある図１のシャッタ・アセンブリのシャッタ・セグメントの拡大図であり、（ｂ）は折畳まれた位置にある（ａ）のシャッタ・セグメントを表わす図であり、（ｃ）は本発明のシャッタ・アセンブリのシャッタ・セグメントの他の実施の一形態を描写する図である。
【図３】（ａ）は、シャッタが閉じている状態の本発明の正方形シャッタ・アセンブリの断面図及び関連平面図であり、（ｂ）はシャッタが開いている状態の（ａ）に示されるシャッタ・アセンブリの断面図及び対応する平面図である。
【図４】（ａ）乃至（ｃ）は、異なるシャッタ・アセンブリの幾何学的形状を描写する図である。
【図５】（ａ）は、アドレス電圧が印加されない状態でのスプリング・トルク及び静電バイアス・トルクと偏向角との関係を表わすグラフ図であり、（ｂ）は、アドレス電圧が印加されない状態での蓄積位置エネルギーと偏向角とのグラフ図である。
【図６】（ａ）は、印加された異なるバイアス電圧及びあるアドレス電圧での静電及び復原トルクのグラフ図であり、（ｂ）は、印加された異なるバイアス電圧及びあるアドレス電圧での本発明の実施の形態に関わる総位置エネルギーのグラフ図である。
【図７】好ましくない最大安定位置が１３度である、しきい値下のバイアス電圧の一例のグラフ図である。
【図８】本発明に係る２つのシャッタ・アセンブリの断面図及び対応する平面図である。
【図９】本発明のシャッタ・アセンブリのエネルギーと角度との関係を示す曲線のグラフ図である。
【図１０】（ａ）は、個々のシャッタ・アセンブリごとに１つの色が提供されるカラー・グレー・スケール配列を提供する実施の一形態を描写する図であり、（ｂ）は、単一のシャッタ・アセンブリ内で複数の色が提供されるタイム・ドメイン（時間領域）におけるカラー・グレー・スケール配列の更なる実施の一形態を示す図である。
【図１１】（ａ）乃至（ｃ）は、セグメント化されたアドレス電極を使用する複数のセグメントがシャッタ・アセンブリごとに描写された、スペース・ドメイン（空間領域）双安定グレー・スケール環境で稼働するシャッタ・アセンブリの変化する位置を示す図である。
【図１２】異なる充填係数のセグメント化されたアドレス電極を有する階段状のアナロググレー・スケールの平面図である。
【図１３】アドレスしきい値電圧とアドレス電極充填係数との関係を示す階段状のアナログ双安定グレー・スケールのグラフ図である。
【図１４】（ａ）乃至（ｃ）は、パッシブ・マトリックス・アドレス指定方式を示す図である。
【図１５】（ａ）乃至（ｃ）は、本発明のアドレス指定方式の理解を助けるための図である。
【図１６】（ａ）乃至（ｆ）は、本発明のアドレス指定方式の更なる概念を示す図である。
【図１７】図１６（ａ）乃至（ｆ）に示されるアドレス指定方式に従う信号線を示す図である。
【図１８】本発明の更なるアドレス指定方式用の信号線を示す図である。
【符号の説明】
１０ 最上層
１２ 導電層
１４ 側壁
１５ 空洞
１６ 電気端子
１８ シャッタ
２０ シャッタ・セグメント
２２ 捻じりばね
２４ アドレス電極
２６ スペーサー・フィルム
２８ 底層
３０ カラー・フィルタ・フィルム
３２ 列アドレス電極線
３４ 行アドレス電極線

Claims (3)

1. シャッタ・アセンブリを環境の影響から保護するために備えられた透明な面板の層と、
   該透明な面板の下に位置され、空洞を形成する垂直な側壁によりパターン形成される第１の導電層と、
   該第１の導電層の下に位置され、ばねにより支持されるシャッタ・セグメントを含むシャッタの形状にパターン形成される第２の導電層であって、前記シャッタは、前記空洞底部付近で、前記空洞を形成する垂直な側壁から該側壁に交差して延出するように、形成されている第２の導電層と、
   前記第２の導電層の下に位置されるスペーサー層と、
   該スペーサー層の下に位置される電気的に絶縁されている底層であって、該底層によって前記スペーサー層が前記第２の導電層と前記底層との間に間隙を形成する底層と、
   電気的に絶縁されている前記底層上に位置される第３の導電層と、
   選択的に発動されるバイアス電圧を前記側壁に供給する電気端子と、
   選択的に発動される第１のアドレス信号を前記シャッタ・アセンブリに供給するために該シャッタ・アセンブリに接続されている第１のアドレス信号線と、
   選択的に発動される第２のアドレス信号を前記第３の導電層に供給するために該第３の導電層に接続されている第２のアドレス信号線と、
   を含み、
   前記シャッタ・アセンブリは、２または４のシャッタ・セグメントを有する正方形、２または４のシャッタ・セグメントを有する長方形、および６のシャッタ・セグメントを有する六角形の少なくとも一つの構成を有し、
   前記シャッタ・セグメントは第１の安定位置から第２の安定位置に個別に移動するように制御される、
   超精密電気機械式シャッタ・アセンブリ。
2. 前記ばねは折返し梁を使用する、請求項１に記載の超精密電気機械式シャッタ・アセンブリ。
3. 前記シャッタ・アセンブリは前記バイアス電圧を受信し、
   前記バイアス電圧が前記第２のアドレス信号線から供給される電圧より大きく、
   前記シャッタ・アセンブリに前記第２のアドレス信号線から供給される電圧より大きいバイアス電圧が印加されている場合に、該バイアス電圧より小さい該第２のアドレス信号線から供給される電圧を供給することにより、第１の安定位置から第２の安定位置に選択されたシャッタ・セグメントを移動する、
   請求項１に記載の超精密電気機械式シャッタ・アセンブリ。

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