JP4564138B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，半導体素子の製造方法に関し，さらに詳細には，素子分離する前に，ハーフダイスされた半導体ウェハを使用して素子特性評価をおこなう半導体ウェハの製造方法に関する。
【０００２】
【従来の技術】
従来より，例えばＬＥＤ素子などの半導体素子の製造方法においては，素子分離する前に，所定の厚さだけ残して切り込みを入れた（ハーフダイスした）半導体ウェハを使用して素子特性を評価した後，最終的に素子分離する半導体素子の製造方法が知られている。このとき，素子特性評価は，例えばプローブ方式により電気特性，光学特性などの特性が評価される。かかる半導体素子の製造方法を図７に基づいて説明する。
【０００３】
まず，図７（ａ）に示すように，半導体ウェハ４００の裏面に粘着テープ４０２を貼り付けた後，真空吸着装置を有するダイシング装置のステージ４０４に載置される。このとき，切断時のズレを防止するため，半導体ウェハ４００の粘着テープ４０２面が真空吸着装置により真空吸着され，半導体ウェハ４００はステージ４０４に固定される。
【０００４】
次いで，図７（ｂ）に示すように，ダイシング装置のステージ４０４に固定された半導体ウェハ４００には，切り子除去及び発熱防止のための切削水がかけられ，数十μｍ厚さの切り残し量でハーフダイスされる。
【０００５】
次いで，図７（ｃ）に示すように，ハーフダイスされた半導体ウェハ４００は，真空吸着を停止してダイシング装置から剥離される。次いで，半導体ウェハ４００裏面に貼り付けられた粘着テープ４０２を剥ぎ取った後，ハーフダイスされた半導体ウェハ４００をウェハトレイ（図示せず）に保管する。この粘着テープ４０２の剥ぎ取りは，例えば粘着テープ４０２の粘着材を溶解するか，あるいは半導体ウェハ４００を真空吸着により固定して強制的に剥ぎ取られる。
【０００６】
次いで，図７（ｄ）に示すように，ウェハトレイに保管されている半導体ウェハ４００を，ピンセット等を使用して測定ステージ４０６に移送して載置する。
この測定ステージ４０６上で，素子分離前の半導体ウェハ４００の電気特性あるいは光学特性などの素子特性がプローブ方式により測定される。
【０００７】
次いで，図７（ｅ）に示すように，素子特性の評価が終了した後，半導体ウェハ４００は，加圧プレス，ローラ押し付けなどによりフルダイス用粘着テープ（出荷用テープ）４０８に均一に貼り付けられる。この半導体ウェハ４００の均一な貼り付けは，フルダイス時に半導体ウェハ４００のチップの飛散を防止するために必要とされる。
【０００８】
最後に，半導体ウェハ４００をフルダイスした後，ブレーキングにより最終的に素子分離される。このフルダイス工程では，粘着テープ４０８の切り込みを防止するため，１０μｍ前後の切り残し量でダイシングされ，ブレーキング工程ではローラ等を使用して切り残し部を劈開して半導体ウェハ４００が素子分離される。分離された半導体素子４００は，フルダイス用粘着テープ（出荷用テープ）４０８に貼り付けられた状態で製品として出荷される。
【０００９】
【発明が解決しようとする課題】
しかしながら，上記方法では，僅か数十ミクロンの切り残し量しかないハーフダイスされた半導体ウェハを手作業で取り扱わなければならないので，作業者が十分な注意を払っても半導体ウェハが破損するという問題があった。
【００１０】
例えば，素子特性測定をする際には，作業者は，ピンセットを使用してハーフダイスされた半導体ウェハをウェハトレイから測定テーブルに移送するため，作業者の僅かな不注意でも半導体ウェハが破損してしまうという問題がある。また，例えば，ハーフダイスされた半導体ウェハからテープを剥ぎ取る際に，粘着材を溶解する場合には，不均一な粘着材の溶解により半導体ウェハが破損するという問題がある。また，半導体ウェハから強制的に粘着テープを剥ぎ取る場合には，微小な負荷が加わっても半導体ウェハが破損してしまうという問題がある。
【００１１】
また，例えば，素子分離工程では，加圧プレスやローラ押し付けによりハーフダイスされた半導体ウェハの粘着テープの貼り付けが行われるので，半導体ウェハに負荷がかかり破損してしまうという問題がある。さらに，このとき，破損した半導体ウェハはそのまま粘着テープに貼り付けられているので破損が判明しづらく，フルダイス時に切断ずれの原因となるという問題もある。
【００１２】
上記のように，ハーフダイスされた半導体ウェハは取り扱いが困難であり，半導体ウェハの破損により半導体素子製品の歩留が低下するという問題がある。
【００１３】
したがって，本発明の目的は，半導体ウェハをハーフダイスして特性評価する半導体ウェハの製造方法において，半導体ウェハの取り扱いを容易にして破損を防止することが可能な新規かつ改良された半導体素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため，少なくとも所定範囲に通気性を有する硬質基板上に半導体ウェハを載置する工程と，真空吸着可能なダイシング装置のステージ上に，前記半導体ウェハを載置した前記通気性硬質基板を載置し，前記硬質基板の前記通気性範囲を介して真空吸着により前記半導体ウェハを前記硬質基板上に固定する工程と，前記硬質基板上に固定された前記半導体ウェハを所定厚さを残してハーフダイスする工程と，前記ハーフダイスされた前記半導体ウェハを前記硬質基板から剥離する工程と，前記剥離した半導体ウェハの素子特性を評価した後，前記半導体ウェハを素子分離する工程と，を有することを特徴とする半導体素子の製造方法が提供される。
【００１５】
なお，ここでいう硬質基板は，セラミックスの他，ガラス，プラスチック，硬質ゴム等平坦な面を有し，真空吸着で変形しない程度の強度を有するものであれば，特に限定しない。また，通気性については，材質そのものが多孔質であるものが好ましいが，人工的に孔をあけたものでも構わない。
【００１６】
半導体ウェハのハーフダイスを実行する際には，セラミックス基板上に載せた状態でウェハトレイからダイシング装置に移送できるので，半導体ウェハの取り扱いが容易になり，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハは，粘着テープを剥がす工程がなくなるので，半導体ウェハの取り扱いが容易になる。この結果，作業効率の改善が図られ，半導体素子の歩留まりが向上する。
【００１７】
【課題を解決するための手段】
また，上記課題を解決するため，請求項１に記載の発明では，硬質基板に可溶性接着材を塗布し，前記可溶性接着剤を介して前記硬質基板上に半導体ウェハを貼り付ける工程と，前記硬質基板に貼り付られた前記半導体ウェハを所定厚さを残してハーフダイスする工程と，前記可溶性接着剤を溶解除去して，前記ハーフダイスされた前記半導体ウェハを前記硬質基板から剥離する工程と，前記剥離した半導体ウェハを粘着テープに支持されない状態で素子特性を評価した後，前記半導体ウェハを粘着テープに貼り付けてフルダイスして素子分離する工程と，を有することを特徴とする半導体素子の製造方法が提供される。
【００１８】
本項記載の発明では，半導体ウェハをハーフダイスする際には，硬質基板上に貼り付けた状態でウェハトレイからダイシング装置に移送できるので，半導体ウェハの取り扱いが容易になり，この工程での半導体ウェハの破損が防止される。
また，ハーフダイスされた半導体ウェハをダイシング装置から溶解槽に移送する際にも，硬質基板上に貼り付けた状態で半導体ウェハを移送できるので，半導体ウェハの取り扱いが容易になり，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハは，粘着テープを剥がす工程がなくなるので，半導体ウェハの取り扱いが容易になる。この結果，作業効率の改善が図られ，半導体素子の歩留まりが向上する。
【００１９】
また，上記課題を解決するため，請求項２に記載の発明では，少なくとも半導体ウェハ載置面とその対向面が導電性を有し，かつ，互いに電気的に導通する導電性硬質基板の前記半導体ウェハ載置面上に，少なくとも導電性を維持できるように可溶性接着剤を塗布する工程と，前記導電性を維持する可溶性接着剤を介して前記半導体ウェハを前記導電性硬質基板上に貼り付ける工程と，前記導電性硬質基板に貼り付られた前記半導体ウェハを所定厚さを残してハーフダイスする工程と，前記導電性硬質基板に貼り付られた前記ハーフダイスされた前記半導体ウェハの素子特性を評価する工程と，前記半導体ウェハの素子特性を評価した後，前記可溶性接着剤を溶解除去して，前記ハーフダイスされた半導体ウェハを前記導電性硬質基板から剥離する工程と，前記剥離した半導体ウェハを素子分離する工程と，を有することを特徴とする半導体素子の製造方法が提供される。
【００２０】
本項記載の発明では，半導体ウェハは，半導体素子として素子分離して出荷するまでのほぼ全工程を硬質基板上に貼り付けられているので，工程中の半導体ウェハの破損をほぼ皆無にすることができる。このため，半導体ウェハのハーフダイス時の切り残し量を極わずかな量（ほぼフルダイス）にすることができ，最終的な素子分離をブレーキングのみでおこなうことができる。
【００２１】
また，請求項３に記載の発明のように，前記導電性硬質基板は，全表面に導電性物質を形成するセラミックス基板である如く構成すれば，請求項３に記載の発明を実施するための導電性硬質基板を容易に得ることができる。
【００２２】
また，請求項４に記載の発明のように，前記ハーフダイスされた半導体ウェハの切り残し量となる厚さが５０μｍ以上である如く構成することができる。
【００２３】
【発明の実施の形態】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明および添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２４】
（第１の実施の形態）
以下，図１を参照しながら，第１の実施の形態について説明する。図１は，本実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【００２５】
まず，図１（ａ）に示すように，半導体ウェハ１００は，例えば多孔質セラミックス基板１０２上に載置された後，真空吸着装置を有するダイシング装置のステージ１０４に移送して載置される。このとき，切断時のズレを防止するため，半導体ウェハ１００が多孔質セラミックス基板１０２の通気孔を介して，真空吸着装置により真空吸着され，半導体ウェハ１００は多孔質セラミックス基板１０２を介してステージ１０４に固定される。
【００２６】
次いで，図１（ｂ）に示すように，ダイシング装置のステージ１０４に固定された半導体ウェハ１００は，切り子除去及び発熱防止のための切削水をかけながら，５０μｍ〜８０μｍの厚さの切り残し量となるようにハーフダイスされる。
【００２７】
次いで，図１（ｃ）に示すように，ハーフダイスが終了すると，真空吸着を停止して，半導体ウェハ１００を多孔質セラミックス基板１０２から剥離する。その後，半導体ウェハ１００は，ウェハトレイ（図示せず）に移送され保管される。
なお，本実施形態においては，半導体ウェハ１００は，ハーフダイス時以外には多孔質セラミックス基板１０２に吸着していないので，手動で搬送する。
【００２８】
本実施形態においては，半導体ウェハをハーフダイスする際には，半導体ウェハを多孔質セラミックス基板上に載せたままウェハトレイからダイシング装置に移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハには粘着テープが貼り付けられていないので，従来において粘着テープの剥ぎ取りにより発生していた半導体ウェハの破損も防止できる。
【００２９】
次いで，図１（ｄ）に示すように，ウェハトレイに保管されている半導体ウェハ１００を，ピンセット等を使用して測定ステージ１０６に移送して載置する。
この測定ステージ１０６上で，素子分離前の半導体ウェハ１００の電気特性あるいは光学特性などの素子特性がプローブ方式により測定される。
【００３０】
次いで，図１（ｅ）に示すように，素子特性の評価が終了した後，半導体ウェハ１００は，加圧プレス，ローラ押し付けなどによりフルダイス用粘着テープ（出荷用テープ）１０８に均一に貼り付けられる。この半導体ウェハ１００の均一な貼り付けは，フルダイス時に半導体ウェハ１００のチップの飛散を防止するために必要とされる。
【００３１】
最後に，半導体ウェハ１００をフルダイスした後，ブレーキングにより最終的に素子分離される。このフルダイス工程では，粘着テープ１０８の切り込みを防止するため，１０μｍ前後の切り残し量でダイシングされ，ブレーキング工程ではローラ等を使用して切り残し部を劈開して半導体ウェハ１００が素子分離される。分離された半導体素子１００は，フルダイス用粘着テープ（出荷用テープ）１０８に貼り付けられた状態で製品として出荷される。
【００３２】
（第２の実施の形態）
上記第１の実施の形態においては，ハーフダイシング時にのみ多孔質セラミックス基板に半導体ウェハが固定されるが，ハーフダイシングが終了すると真空吸着を停止するので，多孔質セラミックス基板上に固定されないため，ハーフダイスされた半導体ウェハは自動搬送されない。本実施形態においては，ハーフダイス後でも半導体ウェハを硬質基板に固定して自動搬送可能な半導体素子の製造方法を示す。
【００３３】
以下，図２を参照しながら，第２の実施の形態について説明する。図２は，本実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【００３４】
まず，図２（ａ）に示すように，セラミックス基板２０４上にワックス２０２を塗布し，ワックス２０２を介してセラミックス基板２０４上に半導体ウェハ２００を貼り付ける。このセラミックス基板２０４の中央付近には，例えば略１ｍｍ径の複数の貫通孔（図示せず）が，略２３％の開口率となるように設けられている。この貫通孔は，半導体ウェハ２００を真空吸着し，接着剤であるワックス２０２を溶解するために必要とされる。また，貫通孔径あるいは開口率は，真空吸着時の半導体ウェハ２００の湾曲度合いや，半導体ウェハ２００剥離時のワックス２０２の溶解度合いを考慮して，適宜設定することができる。
【００３５】
次いで，半導体ウェハ２００を載置したセラミックス基板２０４は，真空吸着装置を有するダイシング装置のステージ２０６に移送して載置される。このとき，半導体ウェハ２００の切断ズレを防止するため，セラミックス基板２０４が真空吸着装置により真空吸着され，ダイシング装置のステージ２０６に固定される。
【００３６】
次いで，図２（ｂ）に示すように，ダイシング装置のステージ２０６に固定された半導体ウェハ２００は，切り子除去及び発熱防止のための切削水をかけながら，５０μｍ〜８０μｍの厚さの切り残し量となるようにハーフダイスされる。
【００３７】
次いで，図２（ｃ）に示すように，ハーフダイスが終了すると，真空吸着を停止して，セラミックス基板をステージ２０６から剥離する。なお，本実施形態においては，半導体ウェハ２００は，ハーフダイス時以外でもセラミックス基板２０４に接着しているので，自動搬送することができる。
【００３８】
その後，半導体ウェハ２００が載置されているセラミックス基板２０４を溶解槽（図示せず）に移送し，トリクレン，メタノールなどの有機溶剤に浸積してセラミックス基板２０４の貫通孔を介してワックス２０２を溶解する。このように，ハーフダイスされた半導体ウェハ２００をセラミックス基板２０４から剥離する。剥離した半導体ウェハ２００は，ウェハトレイ（図示せず）に移送されて保管される。
【００３９】
本実施形態においては，半導体ウェハをハーフダイスする際には，半導体ウェハを硬質基板上に貼り付けた状態でウェハトレイからダイシング装置に移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハ粘着テープが貼り付けられていないので，従来において粘着テープの剥ぎ取りにより発生していた半導体ウェハの破損も防止できる。また，半導体ウェハをダイシング装置から溶解槽に移送する際にも，半導体ウェハをセラミックス基板上に貼り付けた状態で移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。
【００４０】
次いで，図２（ｄ）に示すように，ウェハトレイに保管されている半導体ウェハ２００を，ピンセット等を使用して測定ステージ２０８に移送して積載する。
この測定ステージ２０８上で，素子分離前の半導体ウェハ２００の電気特性あるいは光学特性などの素子特性をプローブ方式により測定される。
【００４１】
次いで，図２（ｅ）に示すように，素子特性の評価が終了した後，半導体ウェハ２００は，加圧プレス，ローラ押し付けなどによりフルダイス用粘着テープ（出荷用テープ）２１０に均一に貼り付けられる。この半導体ウェハ２００の均一な貼り付けは，フルダイス時に半導体ウェハ２００のチップの飛散を防止するために必要とされる。
【００４２】
最後に，半導体ウェハ２００をフルダイスした後，ブレーキングにより最終的に素子分離される。このフルダイス工程では，粘着テープ２１０の切り込みを防止するため，１０μｍ前後の切り残し量でダイシングされ，ブレーキング工程ではローラ等を使用して切り残し部を劈開して半導体ウェハ２００が素子分離される。分離された半導体素子は，フルダイス用粘着テープ（出荷用テープ）２１０に貼り付けられた状態で製品として出荷される。
【００４３】
（第３の実施の形態）
上記実施形態においては，素子特性を評価する際に，ハーフダイスした半導体ウェハをセラミックス基板を剥離する必要があった。このため，特性評価時及びフルダイス時には，半導体ウェハの破損を防止することができなかった。本実施形態においては，半導体ウェハを導電性を維持できる接着剤を使用して導電性硬質基板に貼り付けることにより，特性評価時及びフルダイス時でも半導体ウェハの破損を防止することができる。
【００４４】
以下，図３を参照しながら，第３の実施の形態について説明する。図３は，本実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【００４５】
まず，図３（ａ）に示すように，例えばＡｕ，Ａｇ，Ｃｕなどの導電性材料３０８で表面を被覆したセラミックス基板３０６から構成される導電性被覆セラミックス基板３０４上に，ワックス３０２を導電性を維持できる程度に極薄く塗布する。次いで，半導体ウェハ３００をワックス３０２を介して導電材被覆セラミックス基板３０４上に貼り付ける。これにより，半導体ウェハ３００と導電材被覆セラミックス基板３０４とが導電性材料３０８を介して電気的に導通される。
【００４６】
なお，この導電材被覆セラミックス基板３０４の中央付近には，例えば略１ｍｍ径の複数の貫通孔（図示せず）が，略２３％の開口率となるように設けられている。この貫通孔は，半導体ウェハ３００を真空吸着し，接着剤であるワックス３０２を溶解するために必要とされる。また，貫通孔径あるいは開口率は，真空吸着時の半導体ウェハ３００の湾曲度合いや，半導体ウェハ３００剥離時のワックス３０２の溶解度合いを考慮して，適宜設定することができる。
【００４７】
次いで，半導体ウェハ３００を載置した導電材被覆セラミックス基板３０４は，真空吸着装置を有するダイシング装置のステージ３１０に移送して載置される。このとき，半導体ウェハ３００の切断ズレを防止するため，導電材被覆セラミックス基板３０４が真空吸着装置により真空吸着され，ダイシング装置のステージ３１０に固定される。
【００４８】
本実施形態においても，第２の実施の形態と同様に，半導体ウェハをハーフダイスする際には，半導体ウェハを硬質基板上に貼り付けた状態でウェハトレイからダイシング装置に移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。
【００４９】
次いで，図３（ｂ）に示すように，ダイシング装置のステージ３１０に固定された半導体ウェハ３００は，切り子除去及び発熱防止のための切削水をかけながら，例えば５０〜８０μｍ程度の厚さの切り残し量となるようにハーフダイス（あるいはフルダイス）される。
【００５０】
次いで，図３（ｃ）に示すように，ハーフダイスが終了すると，真空吸着を停止して導電材被覆セラミックス基板３０４をステージ３１０から剥離する。なお，本実施形態においては，半導体ウェハ３００は，ハーフダイス時以外でも導電材被覆セラミックス基板３０４に接着しているので，自動搬送することができる。
【００５１】
次いで，半導体ウェハ３００を導電材被覆セラミックス基板３０４に貼り付けた状態で測定ステージ３１２に移送して載置する。この測定ステージ３１２上では，素子分離前の半導体ウェハ３００の電気特性あるいは光学特性などの素子特性をプローブ方式により測定される。
【００５２】
本実施形態においては，半導体ウェハとセラミックス基板とが導電性材料を介して電気的に導通されているので，半導体ウェハをセラミックス基板に載置した状態で特性評価することができる。この結果，特性評価工程でのハーフダイスされた半導体ウェハの取り扱いが容易になり，半導体ウェハの破損が防止される。
【００５３】
次いで，図３（ｄ）に示すように，素子特性の評価が終了した後，半導体ウェハ３００が載置され導電材被覆セラミックス基板３０４を溶解槽（図示せず）に移送し，トリクレン，メタノールなどの有機溶剤に浸積してワックス３０２を溶解する。このように，ハーフダイスされた半導体ウェハ３００を導電材被覆セラミックス基板３０４から剥離する。
【００５４】
その後，図３（ｅ）に示すように，半導体ウェハ３００は，出荷用粘着テープ３１４に均一に貼り付けられ，ローラ等を使用して切り残し部を劈開（ブレーキング）することにより，半導体ウェハ３００は素子分離される。なお，当然ながら，素子評価前に，通常の切り残し量でハーフダイスした場合には，最終の素子分離工程で，フルダイス及びブレーキングを行うことにより，素子分離することができる。分離された半導体素子は，出荷用テープ３１４に貼り付けられた状態で製品として出荷される。
【００５５】
このように，本実施形態においては，半導体ウェハは，半導体素子として素子分離して出荷するまでのほぼ全工程を硬質基板上に貼り付けられているので，工程中の半導体ウェハの破損をほぼ皆無にすることができる。このため，半導体ウェハのハーフダイス時の切り残し量を極わずかな量（ほぼフルダイス）にすることができ，最終的な素子分離をブレーキングのみでおこなうことができる。
【００５６】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例および変更例を想定し得るものであり，それらの修正例および変更例についても本発明の技術範囲に包含されるものと了解される。
【００５７】
例えば，上記第１の実施形態においては，多孔質セラミックス基板を使用した構成を例に挙げて説明したが，例えば，所定の範囲に複数の貫通孔を設けた硬質基板を使用し，貫通孔を介して半導体ウェハを真空吸着して固定しても良い。
【００５８】
また，例えば，上記第２の実施の形態においては，硬質基板としてセラミックス基板を使用した構成を例に挙げて説明したが，他の硬質基板を使用することもできる。
【００５９】
さらに，例えば，上記第３の実施の形態においては，セラミックス基板の全面に導電性材料を蒸着した構成を例に挙げて説明したが，少なくとも半導体ウェハ載置面とその対向面が導電性を有し，互いに電気的に導通されていれば，いかなる構成の導電性硬質基板を採用することができる。
【００６０】
また，例えば，上記第３の実施の形態においては，導電性硬質基板として表面に金蒸着したセラミック基板を採用した構成を例に挙げて説明したが，導電性を有する材料であれば，他の金属元素あるいは他の材料を使用することができる。
また，セラミックス基板以外にも他の絶縁性硬質基板を使用することができる。
さらに，また，硬質基板として導電性を有する硬質基板を使用すれば，表面を導電性材料で蒸着しなくても実施することができる。
【００６１】
また，例えば，上記第３の実施の実施の形態においては，ワックスを極薄く塗布して導電性硬質基板と半導体ウェハとの導電性を維持する構成を使用した例を挙げて説明したが，可溶性の導電性接着材を使用しても実施することができる。
【００６２】
【実施例】
上記第３の実施の形態に基づいて本発明を実施したので，従来例と比較して説明する。
【００６３】
（実施例１）
まず，図４に示すように，５００μｍの厚さの絶縁性セラミックス基板の全表面に導電性金属であるＡｕ（金）を真空蒸着した。次いで，金蒸着したセラミックス基板上に，導電性が維持できる程度にワックスを薄く塗布し，半導体ウェハを貼り付けて固定した。次いで，切り残し量７０μｍで半導体ウェハのハーフダイスをおこなった。
【００６４】
その後，ハーフダイスした半導体ウェハを導電性セラミックス基板に張り付けた状態で，測定ステージに移送して，半導体ウェハの電気的特性あるいは光学特性などの特性評価をおこなった。この時の特性評価結果を図４，図５に示す。この結果，セラミック基板に半導体ウェハを貼り付けた状態で特性評価しても，素子を分離した後，基準器で光学特性あるいは電気特性の測定結果が同一であることが確認された。
【００６５】
次いで，特性評価後に，ハーフダイスされた半導体ウェハを導電性基板に貼り付けた状態で，フルダイスを行った。その後，トリクレン入りの溶解槽に移送してワックスを溶解し，半導体素子をセラミック基板から分離した。
【００６６】
この結果，半導体ウェハの破損率は，１％以下であった。
【００６７】
（従来例１）
半導体ウェハの裏面に粘着テープに貼り付けた後，切り残し量７０μｍで半導体ウェハのハーフダイスをおこなった。次いで，有機溶剤により粘着テープの粘着材を溶解して，ハーフダイスした半導体ウェハから粘着テープを剥離し，ウェハトレイに保管した。
【００６８】
次いで，ハーフダイスされた半導体ウェハを，ピンセットを使用して測定ステージに移送して，電気的特性及び光学特性の特性評価をおこなった。次いで，加圧プレス，ローラ押し付けにより，半導体ウェハをフルダイス用粘着テープに均一に貼り付けた後，フルダイスにより素子分離をおこなった。
【００６９】
この結果，半導体ウェハの破損率は，６０％であった。
【００７０】
上記に示すように，本実施例による半導体ウェハの破損率は，従来の６０％から１％以下と著しく低減された。
【００７１】
【発明の効果】
半導体ウェハは，半導体素子として素子分離して出荷するまでのほぼ全工程を硬質基板上に貼り付けられているので，工程中の半導体ウェハの破損をほぼ皆無にすることができる。また，ハーフダイス時の切り残し量を低減できるので，フルダイスを実施しなくても素子を分離することができる。この結果，半導体ウェハの取り扱いが容易になり，製品の歩留まりが著しく向上する。
【図面の簡単な説明】
【図１】第１の実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【図２】第２の実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【図３】第３の実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【図４】本実施形態における金蒸着セラミックに貼り付けた半導体ウェハを示す上面図である。
【図５】本実施例において測定した半導体ウェハの光学的特性を示すグラフ図である。
【図６】本実施例において測定した半導体ウェハの光学的特性を示すグラフ図である。
【図７】従来の半導体素子の製造方法を示す断面工程図である。
【符号の説明】
１００，２００，３００ 半導体ウェハ
１０２ セラミックス基板
１０４，２０６，３１０ ダイシング装置のステージ
１０６，２０８，３１２ 測定ステージ
１０８，２１０，３１４ 出荷用テープ
２０２，３０２ ワックス
２０４ 多孔質セラミックス基板
３０４ 導電材被覆セラミックス基板
３０６ セラミックス基板
３０８ 導電性物質
【発明の属する技術分野】
本発明は，半導体素子の製造方法に関し，さらに詳細には，素子分離する前に，ハーフダイスされた半導体ウェハを使用して素子特性評価をおこなう半導体ウェハの製造方法に関する。
【０００２】
【従来の技術】
従来より，例えばＬＥＤ素子などの半導体素子の製造方法においては，素子分離する前に，所定の厚さだけ残して切り込みを入れた（ハーフダイスした）半導体ウェハを使用して素子特性を評価した後，最終的に素子分離する半導体素子の製造方法が知られている。このとき，素子特性評価は，例えばプローブ方式により電気特性，光学特性などの特性が評価される。かかる半導体素子の製造方法を図７に基づいて説明する。
【０００３】
まず，図７（ａ）に示すように，半導体ウェハ４００の裏面に粘着テープ４０２を貼り付けた後，真空吸着装置を有するダイシング装置のステージ４０４に載置される。このとき，切断時のズレを防止するため，半導体ウェハ４００の粘着テープ４０２面が真空吸着装置により真空吸着され，半導体ウェハ４００はステージ４０４に固定される。
【０００４】
次いで，図７（ｂ）に示すように，ダイシング装置のステージ４０４に固定された半導体ウェハ４００には，切り子除去及び発熱防止のための切削水がかけられ，数十μｍ厚さの切り残し量でハーフダイスされる。
【０００５】
次いで，図７（ｃ）に示すように，ハーフダイスされた半導体ウェハ４００は，真空吸着を停止してダイシング装置から剥離される。次いで，半導体ウェハ４００裏面に貼り付けられた粘着テープ４０２を剥ぎ取った後，ハーフダイスされた半導体ウェハ４００をウェハトレイ（図示せず）に保管する。この粘着テープ４０２の剥ぎ取りは，例えば粘着テープ４０２の粘着材を溶解するか，あるいは半導体ウェハ４００を真空吸着により固定して強制的に剥ぎ取られる。
【０００６】
次いで，図７（ｄ）に示すように，ウェハトレイに保管されている半導体ウェハ４００を，ピンセット等を使用して測定ステージ４０６に移送して載置する。
この測定ステージ４０６上で，素子分離前の半導体ウェハ４００の電気特性あるいは光学特性などの素子特性がプローブ方式により測定される。
【０００７】
次いで，図７（ｅ）に示すように，素子特性の評価が終了した後，半導体ウェハ４００は，加圧プレス，ローラ押し付けなどによりフルダイス用粘着テープ（出荷用テープ）４０８に均一に貼り付けられる。この半導体ウェハ４００の均一な貼り付けは，フルダイス時に半導体ウェハ４００のチップの飛散を防止するために必要とされる。
【０００８】
最後に，半導体ウェハ４００をフルダイスした後，ブレーキングにより最終的に素子分離される。このフルダイス工程では，粘着テープ４０８の切り込みを防止するため，１０μｍ前後の切り残し量でダイシングされ，ブレーキング工程ではローラ等を使用して切り残し部を劈開して半導体ウェハ４００が素子分離される。分離された半導体素子４００は，フルダイス用粘着テープ（出荷用テープ）４０８に貼り付けられた状態で製品として出荷される。
【０００９】
【発明が解決しようとする課題】
しかしながら，上記方法では，僅か数十ミクロンの切り残し量しかないハーフダイスされた半導体ウェハを手作業で取り扱わなければならないので，作業者が十分な注意を払っても半導体ウェハが破損するという問題があった。
【００１０】
例えば，素子特性測定をする際には，作業者は，ピンセットを使用してハーフダイスされた半導体ウェハをウェハトレイから測定テーブルに移送するため，作業者の僅かな不注意でも半導体ウェハが破損してしまうという問題がある。また，例えば，ハーフダイスされた半導体ウェハからテープを剥ぎ取る際に，粘着材を溶解する場合には，不均一な粘着材の溶解により半導体ウェハが破損するという問題がある。また，半導体ウェハから強制的に粘着テープを剥ぎ取る場合には，微小な負荷が加わっても半導体ウェハが破損してしまうという問題がある。
【００１１】
また，例えば，素子分離工程では，加圧プレスやローラ押し付けによりハーフダイスされた半導体ウェハの粘着テープの貼り付けが行われるので，半導体ウェハに負荷がかかり破損してしまうという問題がある。さらに，このとき，破損した半導体ウェハはそのまま粘着テープに貼り付けられているので破損が判明しづらく，フルダイス時に切断ずれの原因となるという問題もある。
【００１２】
上記のように，ハーフダイスされた半導体ウェハは取り扱いが困難であり，半導体ウェハの破損により半導体素子製品の歩留が低下するという問題がある。
【００１３】
したがって，本発明の目的は，半導体ウェハをハーフダイスして特性評価する半導体ウェハの製造方法において，半導体ウェハの取り扱いを容易にして破損を防止することが可能な新規かつ改良された半導体素子の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため，少なくとも所定範囲に通気性を有する硬質基板上に半導体ウェハを載置する工程と，真空吸着可能なダイシング装置のステージ上に，前記半導体ウェハを載置した前記通気性硬質基板を載置し，前記硬質基板の前記通気性範囲を介して真空吸着により前記半導体ウェハを前記硬質基板上に固定する工程と，前記硬質基板上に固定された前記半導体ウェハを所定厚さを残してハーフダイスする工程と，前記ハーフダイスされた前記半導体ウェハを前記硬質基板から剥離する工程と，前記剥離した半導体ウェハの素子特性を評価した後，前記半導体ウェハを素子分離する工程と，を有することを特徴とする半導体素子の製造方法が提供される。
【００１５】
なお，ここでいう硬質基板は，セラミックスの他，ガラス，プラスチック，硬質ゴム等平坦な面を有し，真空吸着で変形しない程度の強度を有するものであれば，特に限定しない。また，通気性については，材質そのものが多孔質であるものが好ましいが，人工的に孔をあけたものでも構わない。
【００１６】
半導体ウェハのハーフダイスを実行する際には，セラミックス基板上に載せた状態でウェハトレイからダイシング装置に移送できるので，半導体ウェハの取り扱いが容易になり，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハは，粘着テープを剥がす工程がなくなるので，半導体ウェハの取り扱いが容易になる。この結果，作業効率の改善が図られ，半導体素子の歩留まりが向上する。
【００１７】
【課題を解決するための手段】
また，上記課題を解決するため，請求項１に記載の発明では，硬質基板に可溶性接着材を塗布し，前記可溶性接着剤を介して前記硬質基板上に半導体ウェハを貼り付ける工程と，前記硬質基板に貼り付られた前記半導体ウェハを所定厚さを残してハーフダイスする工程と，前記可溶性接着剤を溶解除去して，前記ハーフダイスされた前記半導体ウェハを前記硬質基板から剥離する工程と，前記剥離した半導体ウェハを粘着テープに支持されない状態で素子特性を評価した後，前記半導体ウェハを粘着テープに貼り付けてフルダイスして素子分離する工程と，を有することを特徴とする半導体素子の製造方法が提供される。
【００１８】
本項記載の発明では，半導体ウェハをハーフダイスする際には，硬質基板上に貼り付けた状態でウェハトレイからダイシング装置に移送できるので，半導体ウェハの取り扱いが容易になり，この工程での半導体ウェハの破損が防止される。
また，ハーフダイスされた半導体ウェハをダイシング装置から溶解槽に移送する際にも，硬質基板上に貼り付けた状態で半導体ウェハを移送できるので，半導体ウェハの取り扱いが容易になり，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハは，粘着テープを剥がす工程がなくなるので，半導体ウェハの取り扱いが容易になる。この結果，作業効率の改善が図られ，半導体素子の歩留まりが向上する。
【００１９】
また，上記課題を解決するため，請求項２に記載の発明では，少なくとも半導体ウェハ載置面とその対向面が導電性を有し，かつ，互いに電気的に導通する導電性硬質基板の前記半導体ウェハ載置面上に，少なくとも導電性を維持できるように可溶性接着剤を塗布する工程と，前記導電性を維持する可溶性接着剤を介して前記半導体ウェハを前記導電性硬質基板上に貼り付ける工程と，前記導電性硬質基板に貼り付られた前記半導体ウェハを所定厚さを残してハーフダイスする工程と，前記導電性硬質基板に貼り付られた前記ハーフダイスされた前記半導体ウェハの素子特性を評価する工程と，前記半導体ウェハの素子特性を評価した後，前記可溶性接着剤を溶解除去して，前記ハーフダイスされた半導体ウェハを前記導電性硬質基板から剥離する工程と，前記剥離した半導体ウェハを素子分離する工程と，を有することを特徴とする半導体素子の製造方法が提供される。
【００２０】
本項記載の発明では，半導体ウェハは，半導体素子として素子分離して出荷するまでのほぼ全工程を硬質基板上に貼り付けられているので，工程中の半導体ウェハの破損をほぼ皆無にすることができる。このため，半導体ウェハのハーフダイス時の切り残し量を極わずかな量（ほぼフルダイス）にすることができ，最終的な素子分離をブレーキングのみでおこなうことができる。
【００２１】
また，請求項３に記載の発明のように，前記導電性硬質基板は，全表面に導電性物質を形成するセラミックス基板である如く構成すれば，請求項３に記載の発明を実施するための導電性硬質基板を容易に得ることができる。
【００２２】
また，請求項４に記載の発明のように，前記ハーフダイスされた半導体ウェハの切り残し量となる厚さが５０μｍ以上である如く構成することができる。
【００２３】
【発明の実施の形態】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。尚，以下の説明および添付図面において，同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００２４】
（第１の実施の形態）
以下，図１を参照しながら，第１の実施の形態について説明する。図１は，本実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【００２５】
まず，図１（ａ）に示すように，半導体ウェハ１００は，例えば多孔質セラミックス基板１０２上に載置された後，真空吸着装置を有するダイシング装置のステージ１０４に移送して載置される。このとき，切断時のズレを防止するため，半導体ウェハ１００が多孔質セラミックス基板１０２の通気孔を介して，真空吸着装置により真空吸着され，半導体ウェハ１００は多孔質セラミックス基板１０２を介してステージ１０４に固定される。
【００２６】
次いで，図１（ｂ）に示すように，ダイシング装置のステージ１０４に固定された半導体ウェハ１００は，切り子除去及び発熱防止のための切削水をかけながら，５０μｍ〜８０μｍの厚さの切り残し量となるようにハーフダイスされる。
【００２７】
次いで，図１（ｃ）に示すように，ハーフダイスが終了すると，真空吸着を停止して，半導体ウェハ１００を多孔質セラミックス基板１０２から剥離する。その後，半導体ウェハ１００は，ウェハトレイ（図示せず）に移送され保管される。
なお，本実施形態においては，半導体ウェハ１００は，ハーフダイス時以外には多孔質セラミックス基板１０２に吸着していないので，手動で搬送する。
【００２８】
本実施形態においては，半導体ウェハをハーフダイスする際には，半導体ウェハを多孔質セラミックス基板上に載せたままウェハトレイからダイシング装置に移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハには粘着テープが貼り付けられていないので，従来において粘着テープの剥ぎ取りにより発生していた半導体ウェハの破損も防止できる。
【００２９】
次いで，図１（ｄ）に示すように，ウェハトレイに保管されている半導体ウェハ１００を，ピンセット等を使用して測定ステージ１０６に移送して載置する。
この測定ステージ１０６上で，素子分離前の半導体ウェハ１００の電気特性あるいは光学特性などの素子特性がプローブ方式により測定される。
【００３０】
次いで，図１（ｅ）に示すように，素子特性の評価が終了した後，半導体ウェハ１００は，加圧プレス，ローラ押し付けなどによりフルダイス用粘着テープ（出荷用テープ）１０８に均一に貼り付けられる。この半導体ウェハ１００の均一な貼り付けは，フルダイス時に半導体ウェハ１００のチップの飛散を防止するために必要とされる。
【００３１】
最後に，半導体ウェハ１００をフルダイスした後，ブレーキングにより最終的に素子分離される。このフルダイス工程では，粘着テープ１０８の切り込みを防止するため，１０μｍ前後の切り残し量でダイシングされ，ブレーキング工程ではローラ等を使用して切り残し部を劈開して半導体ウェハ１００が素子分離される。分離された半導体素子１００は，フルダイス用粘着テープ（出荷用テープ）１０８に貼り付けられた状態で製品として出荷される。
【００３２】
（第２の実施の形態）
上記第１の実施の形態においては，ハーフダイシング時にのみ多孔質セラミックス基板に半導体ウェハが固定されるが，ハーフダイシングが終了すると真空吸着を停止するので，多孔質セラミックス基板上に固定されないため，ハーフダイスされた半導体ウェハは自動搬送されない。本実施形態においては，ハーフダイス後でも半導体ウェハを硬質基板に固定して自動搬送可能な半導体素子の製造方法を示す。
【００３３】
以下，図２を参照しながら，第２の実施の形態について説明する。図２は，本実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【００３４】
まず，図２（ａ）に示すように，セラミックス基板２０４上にワックス２０２を塗布し，ワックス２０２を介してセラミックス基板２０４上に半導体ウェハ２００を貼り付ける。このセラミックス基板２０４の中央付近には，例えば略１ｍｍ径の複数の貫通孔（図示せず）が，略２３％の開口率となるように設けられている。この貫通孔は，半導体ウェハ２００を真空吸着し，接着剤であるワックス２０２を溶解するために必要とされる。また，貫通孔径あるいは開口率は，真空吸着時の半導体ウェハ２００の湾曲度合いや，半導体ウェハ２００剥離時のワックス２０２の溶解度合いを考慮して，適宜設定することができる。
【００３５】
次いで，半導体ウェハ２００を載置したセラミックス基板２０４は，真空吸着装置を有するダイシング装置のステージ２０６に移送して載置される。このとき，半導体ウェハ２００の切断ズレを防止するため，セラミックス基板２０４が真空吸着装置により真空吸着され，ダイシング装置のステージ２０６に固定される。
【００３６】
次いで，図２（ｂ）に示すように，ダイシング装置のステージ２０６に固定された半導体ウェハ２００は，切り子除去及び発熱防止のための切削水をかけながら，５０μｍ〜８０μｍの厚さの切り残し量となるようにハーフダイスされる。
【００３７】
次いで，図２（ｃ）に示すように，ハーフダイスが終了すると，真空吸着を停止して，セラミックス基板をステージ２０６から剥離する。なお，本実施形態においては，半導体ウェハ２００は，ハーフダイス時以外でもセラミックス基板２０４に接着しているので，自動搬送することができる。
【００３８】
その後，半導体ウェハ２００が載置されているセラミックス基板２０４を溶解槽（図示せず）に移送し，トリクレン，メタノールなどの有機溶剤に浸積してセラミックス基板２０４の貫通孔を介してワックス２０２を溶解する。このように，ハーフダイスされた半導体ウェハ２００をセラミックス基板２０４から剥離する。剥離した半導体ウェハ２００は，ウェハトレイ（図示せず）に移送されて保管される。
【００３９】
本実施形態においては，半導体ウェハをハーフダイスする際には，半導体ウェハを硬質基板上に貼り付けた状態でウェハトレイからダイシング装置に移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。また，ハーフダイスされた半導体ウェハ粘着テープが貼り付けられていないので，従来において粘着テープの剥ぎ取りにより発生していた半導体ウェハの破損も防止できる。また，半導体ウェハをダイシング装置から溶解槽に移送する際にも，半導体ウェハをセラミックス基板上に貼り付けた状態で移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。
【００４０】
次いで，図２（ｄ）に示すように，ウェハトレイに保管されている半導体ウェハ２００を，ピンセット等を使用して測定ステージ２０８に移送して積載する。
この測定ステージ２０８上で，素子分離前の半導体ウェハ２００の電気特性あるいは光学特性などの素子特性をプローブ方式により測定される。
【００４１】
次いで，図２（ｅ）に示すように，素子特性の評価が終了した後，半導体ウェハ２００は，加圧プレス，ローラ押し付けなどによりフルダイス用粘着テープ（出荷用テープ）２１０に均一に貼り付けられる。この半導体ウェハ２００の均一な貼り付けは，フルダイス時に半導体ウェハ２００のチップの飛散を防止するために必要とされる。
【００４２】
最後に，半導体ウェハ２００をフルダイスした後，ブレーキングにより最終的に素子分離される。このフルダイス工程では，粘着テープ２１０の切り込みを防止するため，１０μｍ前後の切り残し量でダイシングされ，ブレーキング工程ではローラ等を使用して切り残し部を劈開して半導体ウェハ２００が素子分離される。分離された半導体素子は，フルダイス用粘着テープ（出荷用テープ）２１０に貼り付けられた状態で製品として出荷される。
【００４３】
（第３の実施の形態）
上記実施形態においては，素子特性を評価する際に，ハーフダイスした半導体ウェハをセラミックス基板を剥離する必要があった。このため，特性評価時及びフルダイス時には，半導体ウェハの破損を防止することができなかった。本実施形態においては，半導体ウェハを導電性を維持できる接着剤を使用して導電性硬質基板に貼り付けることにより，特性評価時及びフルダイス時でも半導体ウェハの破損を防止することができる。
【００４４】
以下，図３を参照しながら，第３の実施の形態について説明する。図３は，本実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【００４５】
まず，図３（ａ）に示すように，例えばＡｕ，Ａｇ，Ｃｕなどの導電性材料３０８で表面を被覆したセラミックス基板３０６から構成される導電性被覆セラミックス基板３０４上に，ワックス３０２を導電性を維持できる程度に極薄く塗布する。次いで，半導体ウェハ３００をワックス３０２を介して導電材被覆セラミックス基板３０４上に貼り付ける。これにより，半導体ウェハ３００と導電材被覆セラミックス基板３０４とが導電性材料３０８を介して電気的に導通される。
【００４６】
なお，この導電材被覆セラミックス基板３０４の中央付近には，例えば略１ｍｍ径の複数の貫通孔（図示せず）が，略２３％の開口率となるように設けられている。この貫通孔は，半導体ウェハ３００を真空吸着し，接着剤であるワックス３０２を溶解するために必要とされる。また，貫通孔径あるいは開口率は，真空吸着時の半導体ウェハ３００の湾曲度合いや，半導体ウェハ３００剥離時のワックス３０２の溶解度合いを考慮して，適宜設定することができる。
【００４７】
次いで，半導体ウェハ３００を載置した導電材被覆セラミックス基板３０４は，真空吸着装置を有するダイシング装置のステージ３１０に移送して載置される。このとき，半導体ウェハ３００の切断ズレを防止するため，導電材被覆セラミックス基板３０４が真空吸着装置により真空吸着され，ダイシング装置のステージ３１０に固定される。
【００４８】
本実施形態においても，第２の実施の形態と同様に，半導体ウェハをハーフダイスする際には，半導体ウェハを硬質基板上に貼り付けた状態でウェハトレイからダイシング装置に移送でき，半導体ウェハの取り扱いが容易になるので，この工程での半導体ウェハの破損が防止される。
【００４９】
次いで，図３（ｂ）に示すように，ダイシング装置のステージ３１０に固定された半導体ウェハ３００は，切り子除去及び発熱防止のための切削水をかけながら，例えば５０〜８０μｍ程度の厚さの切り残し量となるようにハーフダイス（あるいはフルダイス）される。
【００５０】
次いで，図３（ｃ）に示すように，ハーフダイスが終了すると，真空吸着を停止して導電材被覆セラミックス基板３０４をステージ３１０から剥離する。なお，本実施形態においては，半導体ウェハ３００は，ハーフダイス時以外でも導電材被覆セラミックス基板３０４に接着しているので，自動搬送することができる。
【００５１】
次いで，半導体ウェハ３００を導電材被覆セラミックス基板３０４に貼り付けた状態で測定ステージ３１２に移送して載置する。この測定ステージ３１２上では，素子分離前の半導体ウェハ３００の電気特性あるいは光学特性などの素子特性をプローブ方式により測定される。
【００５２】
本実施形態においては，半導体ウェハとセラミックス基板とが導電性材料を介して電気的に導通されているので，半導体ウェハをセラミックス基板に載置した状態で特性評価することができる。この結果，特性評価工程でのハーフダイスされた半導体ウェハの取り扱いが容易になり，半導体ウェハの破損が防止される。
【００５３】
次いで，図３（ｄ）に示すように，素子特性の評価が終了した後，半導体ウェハ３００が載置され導電材被覆セラミックス基板３０４を溶解槽（図示せず）に移送し，トリクレン，メタノールなどの有機溶剤に浸積してワックス３０２を溶解する。このように，ハーフダイスされた半導体ウェハ３００を導電材被覆セラミックス基板３０４から剥離する。
【００５４】
その後，図３（ｅ）に示すように，半導体ウェハ３００は，出荷用粘着テープ３１４に均一に貼り付けられ，ローラ等を使用して切り残し部を劈開（ブレーキング）することにより，半導体ウェハ３００は素子分離される。なお，当然ながら，素子評価前に，通常の切り残し量でハーフダイスした場合には，最終の素子分離工程で，フルダイス及びブレーキングを行うことにより，素子分離することができる。分離された半導体素子は，出荷用テープ３１４に貼り付けられた状態で製品として出荷される。
【００５５】
このように，本実施形態においては，半導体ウェハは，半導体素子として素子分離して出荷するまでのほぼ全工程を硬質基板上に貼り付けられているので，工程中の半導体ウェハの破損をほぼ皆無にすることができる。このため，半導体ウェハのハーフダイス時の切り残し量を極わずかな量（ほぼフルダイス）にすることができ，最終的な素子分離をブレーキングのみでおこなうことができる。
【００５６】
以上，本発明に係る好適な実施の形態について説明したが，本発明はかかる構成に限定されない。当業者であれば，特許請求の範囲に記載された技術思想の範囲内において，各種の修正例および変更例を想定し得るものであり，それらの修正例および変更例についても本発明の技術範囲に包含されるものと了解される。
【００５７】
例えば，上記第１の実施形態においては，多孔質セラミックス基板を使用した構成を例に挙げて説明したが，例えば，所定の範囲に複数の貫通孔を設けた硬質基板を使用し，貫通孔を介して半導体ウェハを真空吸着して固定しても良い。
【００５８】
また，例えば，上記第２の実施の形態においては，硬質基板としてセラミックス基板を使用した構成を例に挙げて説明したが，他の硬質基板を使用することもできる。
【００５９】
さらに，例えば，上記第３の実施の形態においては，セラミックス基板の全面に導電性材料を蒸着した構成を例に挙げて説明したが，少なくとも半導体ウェハ載置面とその対向面が導電性を有し，互いに電気的に導通されていれば，いかなる構成の導電性硬質基板を採用することができる。
【００６０】
また，例えば，上記第３の実施の形態においては，導電性硬質基板として表面に金蒸着したセラミック基板を採用した構成を例に挙げて説明したが，導電性を有する材料であれば，他の金属元素あるいは他の材料を使用することができる。
また，セラミックス基板以外にも他の絶縁性硬質基板を使用することができる。
さらに，また，硬質基板として導電性を有する硬質基板を使用すれば，表面を導電性材料で蒸着しなくても実施することができる。
【００６１】
また，例えば，上記第３の実施の実施の形態においては，ワックスを極薄く塗布して導電性硬質基板と半導体ウェハとの導電性を維持する構成を使用した例を挙げて説明したが，可溶性の導電性接着材を使用しても実施することができる。
【００６２】
【実施例】
上記第３の実施の形態に基づいて本発明を実施したので，従来例と比較して説明する。
【００６３】
（実施例１）
まず，図４に示すように，５００μｍの厚さの絶縁性セラミックス基板の全表面に導電性金属であるＡｕ（金）を真空蒸着した。次いで，金蒸着したセラミックス基板上に，導電性が維持できる程度にワックスを薄く塗布し，半導体ウェハを貼り付けて固定した。次いで，切り残し量７０μｍで半導体ウェハのハーフダイスをおこなった。
【００６４】
その後，ハーフダイスした半導体ウェハを導電性セラミックス基板に張り付けた状態で，測定ステージに移送して，半導体ウェハの電気的特性あるいは光学特性などの特性評価をおこなった。この時の特性評価結果を図４，図５に示す。この結果，セラミック基板に半導体ウェハを貼り付けた状態で特性評価しても，素子を分離した後，基準器で光学特性あるいは電気特性の測定結果が同一であることが確認された。
【００６５】
次いで，特性評価後に，ハーフダイスされた半導体ウェハを導電性基板に貼り付けた状態で，フルダイスを行った。その後，トリクレン入りの溶解槽に移送してワックスを溶解し，半導体素子をセラミック基板から分離した。
【００６６】
この結果，半導体ウェハの破損率は，１％以下であった。
【００６７】
（従来例１）
半導体ウェハの裏面に粘着テープに貼り付けた後，切り残し量７０μｍで半導体ウェハのハーフダイスをおこなった。次いで，有機溶剤により粘着テープの粘着材を溶解して，ハーフダイスした半導体ウェハから粘着テープを剥離し，ウェハトレイに保管した。
【００６８】
次いで，ハーフダイスされた半導体ウェハを，ピンセットを使用して測定ステージに移送して，電気的特性及び光学特性の特性評価をおこなった。次いで，加圧プレス，ローラ押し付けにより，半導体ウェハをフルダイス用粘着テープに均一に貼り付けた後，フルダイスにより素子分離をおこなった。
【００６９】
この結果，半導体ウェハの破損率は，６０％であった。
【００７０】
上記に示すように，本実施例による半導体ウェハの破損率は，従来の６０％から１％以下と著しく低減された。
【００７１】
【発明の効果】
半導体ウェハは，半導体素子として素子分離して出荷するまでのほぼ全工程を硬質基板上に貼り付けられているので，工程中の半導体ウェハの破損をほぼ皆無にすることができる。また，ハーフダイス時の切り残し量を低減できるので，フルダイスを実施しなくても素子を分離することができる。この結果，半導体ウェハの取り扱いが容易になり，製品の歩留まりが著しく向上する。
【図面の簡単な説明】
【図１】第１の実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【図２】第２の実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【図３】第３の実施形態にかかる半導体素子の製造方法を示す断面工程図である。
【図４】本実施形態における金蒸着セラミックに貼り付けた半導体ウェハを示す上面図である。
【図５】本実施例において測定した半導体ウェハの光学的特性を示すグラフ図である。
【図６】本実施例において測定した半導体ウェハの光学的特性を示すグラフ図である。
【図７】従来の半導体素子の製造方法を示す断面工程図である。
【符号の説明】
１００，２００，３００ 半導体ウェハ
１０２ セラミックス基板
１０４，２０６，３１０ ダイシング装置のステージ
１０６，２０８，３１２ 測定ステージ
１０８，２１０，３１４ 出荷用テープ
２０２，３０２ ワックス
２０４ 多孔質セラミックス基板
３０４ 導電材被覆セラミックス基板
３０６ セラミックス基板
３０８ 導電性物質
Claims (4)
- 硬質基板に可溶性接着材を塗布し，前記可溶性接着剤を介して前記硬質基板上に半導体ウェハを貼り付ける工程と，
前記硬質基板に貼り付られた前記半導体ウェハを所定厚さを残してハーフダイスする工程と，
前記可溶性接着剤を溶解除去して，前記ハーフダイスされた前記半導体ウェハを前記硬質基板から剥離する工程と，
前記剥離した半導体ウェハを粘着テープに支持されない状態で素子特性を評価した後，前記半導体ウェハを粘着テープに貼り付けてフルダイスして素子分離する工程と，
を有することを特徴とする半導体素子の製造方法。 - 少なくとも半導体ウェハ載置面とその対向面が導電性を有し，かつ，互いに電気的に導通する導電性硬質基板の前記半導体ウェハ載置面上に，少なくとも導電性を維持できるように可溶性接着剤を塗布する工程と，
前記導電性を維持する可溶性接着剤を介して前記半導体ウェハを前記導電性硬質基板上に貼り付ける工程と，
前記導電性硬質基板に貼り付られた前記半導体ウェハを所定厚さを残してハーフダイスする工程と，
前記導電性硬質基板に貼り付られた前記ハーフダイスされた前記半導体ウェハの素子特性を評価する工程と，
前記半導体ウェハの素子特性を評価した後，前記可溶性接着剤を溶解除去して，前記ハーフダイスされた半導体ウェハを前記導電性硬質基板から剥離する工程と，
前記剥離した半導体ウェハを素子分離する工程と，
を有することを特徴とする半導体素子の製造方法。 - 前記導電性硬質基板は，全表面に導電性物質を形成するセラミックス基板であることを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記ハーフダイスされた半導体ウェハの切り残し量となる厚さが５０μｍ以上であることを特徴とする請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000207993A JP4564138B2 (ja) | 2000-07-10 | 2000-07-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000207993A JP4564138B2 (ja) | 2000-07-10 | 2000-07-10 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025947A JP2002025947A (ja) | 2002-01-25 |
| JP4564138B2 true JP4564138B2 (ja) | 2010-10-20 |
Family
ID=18704653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000207993A Expired - Fee Related JP4564138B2 (ja) | 2000-07-10 | 2000-07-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4564138B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011047782A (ja) * | 2009-08-27 | 2011-03-10 | Tokyo Electron Ltd | 半導体素子評価方法 |
| JP2020053656A (ja) * | 2018-09-28 | 2020-04-02 | Koa株式会社 | チップ部品の分割方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS54156478A (en) * | 1978-05-31 | 1979-12-10 | Toshiba Corp | Manufacture for semiconductor element |
| JPH0291961A (ja) * | 1988-09-29 | 1990-03-30 | Disco Abrasive Syst Ltd | 半導体ウエーハ用トレイ |
| JPH11126763A (ja) * | 1997-02-03 | 1999-05-11 | Toshiba Corp | 半導体デバイスの分離方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323558A (en) * | 1976-08-18 | 1978-03-04 | Toshiba Corp | Semiconductor production |
| JPS5419357A (en) * | 1977-07-14 | 1979-02-14 | Nec Corp | Production of semiconductor device |
| JPS5550637A (en) * | 1978-10-05 | 1980-04-12 | Nec Corp | Division method of wafer provided with semiconductor device |
| JPH0751221Y2 (ja) * | 1990-07-31 | 1995-11-22 | 京セラ株式会社 | 真空チャック |
| JPH06216243A (ja) * | 1993-01-18 | 1994-08-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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| JPH0974076A (ja) * | 1995-09-06 | 1997-03-18 | Rohm Co Ltd | 発光半導体ウエハの個別分離方法 |
| JPH1174167A (ja) * | 1997-08-29 | 1999-03-16 | Sharp Corp | 半導体素子の製造方法 |
-
2000
- 2000-07-10 JP JP2000207993A patent/JP4564138B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2002025947A (ja) | 2002-01-25 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
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| R150 | Certificate of patent or registration of utility model |
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