JP4554893B2 - 正特性サーミスタ素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電流制御用スイッチング素子や定温発熱体素子として利用される正特性サーミスタ素子の製造方法に関するものである。
【０００２】
【従来の技術】
Ｎ型半導体である正特性サーミスタ磁器に電極を形成する際、磁器本来の抵抗値が現れるようにし、電圧依存性をなくするため、オーミック接触が得られる金属が用いられるが、オーミック接触が得られる金属としては、一般的にＮｉまたはＮｉ合金が用いられている。また、その他のオーミック接触が得られる電極としては、Ａｌが用いられている。
【０００３】
これらの金属のオーミック接触が良好な理由は、正特性サーミスタ磁器よりも仕事関数が小さいためであり、正特性サーミスタ磁器よりも仕事関数の大きい金属は良好なオーミック接触を得ることができない。
【０００４】
正特性サーミスタ磁器と良好なオーミック接触をすることのできない、Ａｇ、Ｐｔ、Ｐｄ、Ｃｕを正特性サーミスタの電極として使用する場合、磁器と電極の間にパルス電圧を（＋），（−）方向に印加する方法を用いれば、正特性サーミスタとして良好なオーミック接触が得られるとされている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開平６−１３２０３号公報（第２−３頁）
【０００６】
【発明が解決しようとする課題】
ところが、Ａｇを電極として用いた場合、長時間の通電によりＡｇによるマイグレーションが発生し、短絡や抵抗値の変動などの問題が発生するため、車載用ヒータや消磁用回路など、長時間通電される用途に使用することは困難であった。
また、Ｐｔ、Ｐｄは非常に高価な金属であるので、電極として用いるには一般にＡｇと混合させて使用する。その際、上述したＡｇのマイグレーションの問題が発生する。
さらに、Ｃｕを用いた場合は非常に安価であり、マイグレーションも生じにくいが、焼成する際、酸化されやすく、酸化防止のため還元性雰囲気が必要となる。しかし、正特性サーミスタは、還元性雰囲気下では、本来の特性であるキュリー点以上の温度での急激な抵抗値上昇を起こさなくなってしまう。
【０００７】
そこで、正特性サーミスタの電極には、一般的に安価で量産性に優れ、かつマイグレーションが起こらないＮｉまたはＮｉ合金が用いられているが、ＮｉまたはＮｉ合金は、はんだ付け性が非常に悪く、電流容量も小さいことから、Ｎｉ電極の上に、第２電極としてはんだ付け性改善と電流容量拡大を目的としてＡｇおよび／またはＰｄ電極を形成している。
しかし、上記構成の電極構造ではＡｇおよび／またはＰｄ電極ペーストを印刷／塗布した後、熱処理にて電極とする必要があるが、その熱処理によりある種の障壁層が発生し、オーミック接触が得られないという問題が生じていた。
磁器と電極との界面のオーミック接触していない界面層は電圧を印加することにより破壊できるが、正特性サーミスタ素子に上記した障壁層を破壊できるような電圧を印加した場合、正特性サーミスタ素子が瞬時に発熱し、サーマルショックにより正特性サーミスタ素子にクラックが発生し、素子が破壊する場合がある。
サーマルショックによるクラックを防ぐため、電圧を徐々に昇圧していく方法も考えられるが、この場合、正特性サーミスタ素子の抵抗値が昇圧と共に上昇し、正特性サーミスタ素子の抵抗値が障壁層抵抗に比べ著しく大きくなるため、障壁層に電圧がかからず障壁層が破壊されないという問題がある。
【０００８】
また、直流電源を用いて一方向から障壁層の破壊を試みた場合、磁器の両主面に形成された各々一対の第１電極と第２電極との界面に生成された障壁層のうち、電位の高い側に生成された障壁層と低い側に生成された障壁層との破壊の大きさに差が生じてしまい、その結果若干の整流作用が残存するという問題を生じていた。
整流作用を残存させることなく障壁層を破壊する対策として、（＋），（−）電圧を交互に印加する方法も考えられるが、（＋），（−）各々の電圧を交互に印加するだけでは、上記の正特性サーミスタ素子の破壊や整流作用の残存という問題を解決できなかった。
【０００９】
【課題を解決するための手段】
本発明は、第１電極であるＮｉと第２電極であるＡｇとの界面に存在する障壁層を略同時に極短時間印加できる装置にて、通電を行うことにより、正特性サーミスタ素子の破壊や整流作用の残存という問題を発生させずに第１電極と第２電極の界面の障壁層を破壊してオーミック接触を得ようとするものである。
すなわち、正特性サーミスタ素子の両主面上に、ＮｉまたはＮｉ合金からなる第１電極を形成する工程と、
第１電極上に、Ａｇおよび／またはＰｄからなる第２電極を形成する工程と、
第２電極間に交番電源を用いて通電を行って前記第１電極と前記第２電極との界面に存在する障壁層を破壊する工程とからなり、交番電源により通電する正特性サーミスタ素子１個当たりの電流値が２５Ａ以上、５３Ａ以下であり、通電時間が１０ｍｓ以上、１００ｍｓ以下であることを特徴とする正特性サーミスタ素子の製造方法である。
【００１１】
【発明の実施の形態】
本発明は次の３工程、すなわち、
（１）正特性サーミスタ素子の両主面上に、ＮｉまたはＮｉ合金からなる第１電極を形成する工程、
（２）第１電極上に、はんだ付け性に優れ、かつ導電率の高いＡｇおよび／またはＰｄからなる第２電極を形成する工程、
（３）一対の第２電極間に交番電源を用い、通電する電流値を実効値として２５Ａ／個以上、通電時間を１００ｍｓ以下で、通電を行う工程
を行うことにより、正特性サーミスタ素子の破壊、整流作用の残存という問題を発生させずに、第１電極のＮｉまたはＮｉ合金と、第２電極のＡｇおよび／またはＰｄとの界面に存在する障壁層を破壊して、良好なオーミック接触を得ることができる。
【００１２】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
所定の特性が得られるよう、公知の粉末冶金法にてＢａ２ＣＯ３、ＴｉＯ２、ＳｒＣＯ３、ＰｂＯ、Ｙ２Ｏ３等を配合し、ボールミルにて混合を行い、脱水乾燥の後、仮焼を行い、再度ボールミルにて粉砕を行い、造粒の後、長辺３０ｍｍ×短辺２０ｍｍ×厚さ２．６ｍｍの寸法に成形を行った後、１３００℃で焼成し、正特性サーミスタ磁器を得た。
焼成後の磁器の両主面に、抵抗測定用のＩｎ−Ｇａ合金を塗布して電極とし、抵抗を測定したところ、磁器の抵抗値は１Ωであった。
【００１３】
上記焼成後の正特性サーミスタ磁器（抵抗測定用のＩｎ−Ｇａ合金を塗布せず。）の両主面に第１電極であるＮｉ電極を化学メッキにより形成し、熱処理した。
熱処理後の磁器の両主面に、Ｉｎ−Ｇａ合金を塗布して電極とし、抵抗測定を行ったところ、磁器の抵抗値は１Ωであった。
【００１４】
上記熱処理後の正特性サーミスタ磁器（抵抗測定用のＩｎ−Ｇａ合金を塗布せず。）のＮｉ電極の上にＡｇ電極を印刷塗布後、熱処理して第２電極とし正特性サーミスタ素子を得た。該素子の第２電極間の抵抗値を測定すると、５．５Ωであった。このことから、第１電極であるＮｉ電極と第２電極であるＡｇとの界面に障壁層が存在することが分かる。図１は、本状態の模式断面図である。正特性サーミスタ素子３の両主面にＮｉまたはＮｉ合金からなる一対の第１電極１ａ、１ｂが形成されており、その上に一対のＡｇおよび／またはＰｄからなる第２電極２ａ、２ｂが形成されている。第１電極１ａ、１ｂと第２電極２ａ、２ｂ間の界面に障壁層３ａ、３ｂが形成されている。
【００１５】
上記の障壁層を破壊するため、ＤＣ電圧１６Ｖを８秒間電圧印加したところ、正特性サーミスタ素子の急激な発熱によるサーマルショックで素子が破壊された。
【００１６】
上記のようなサーマルショックによる素子の破壊を発生させないようにするため、電圧を０Ｖから２Ｖ間隔で徐々に昇圧し、最終的にＤＣ電圧１６Ｖで８秒間通電を行った結果、正特性サーミスタ素子の抵抗値は４Ωまでしか下がらなかった。これは、正特性サーミスタ素子の抵抗値が電圧の昇圧と共に上昇し、正特性サーミスタ素子の障壁層間の抵抗が徐々に増大したため、障壁層が十分に破壊できなかったためと考えられる。
【００１７】
次に、上記のサーマルショックによる素子の破壊を防ぎ、かつ障壁層が破壊するに十分な電圧を調査した。
ＤＣ電圧１６Ｖで、３０ｍｓ通電したところ、電流は１８Ａ流れたが、短時間であるため、正特性サーミスタ素子は発熱せず、サーマルショックによる破壊は発生しなかった。この時の正特性サーミスタ素子の抵抗値は１．７Ωまで下がった。
また、ＤＣ電圧３０Ｖで、３０ｍｓ（１回）通電すると、正特性サーミスタ素子の抵抗値は１．２Ωまで下がった（表１、比較例３）。
【００１８】
さらに、正特性サーミスタ素子（第１電極：Ｎｉ化学メッキ、第２電極：Ａｇ印刷塗布）の性能評価を行うため、図２で示すように正特性サーミスタ素子に対し、Ａ、Ｂの２方向からＤＣ電圧１２Ｖを交互に印加し、正特性サーミスタ素子に流れる最大電流を測定したところ、Ａ方向から印加した場合は１３．３Ａであり、Ｂ方向から印加した場合は１１．９Ａであった。すなわち、印加する方向によって若干の整流作用が残存することが分かった。
【００１９】
上記の正特性サーミスタ素子の第１、第２電極間の障壁層を、整流作用が残存することなく破壊するため、ＤＣ電圧３０Ｖで、３０ｍｓ通電した試料をひっくり返し、逆方向から再度、ＤＣ電圧３０Ｖで、３０ｍｓ通電すると、正特性サーミスタ素子の抵抗値は１．１Ωとなり、焼成後の正特性サーミスタ磁器の両主面に第１電極（Ｎｉ電極）を化学メッキにより形成した時の抵抗値１Ωと略同じレベルとなった。
【００２０】
上記の正特性サーミスタ素子を用い、上記と同様にＤＣ電圧１２Ｖの性能評価試験を行ったところ、正特性サーミスタ素子に流れる最大電流をＡ方向から印加した場合は１４．５Ａであり、Ｂ方向から印加した場合は１３．９Ａであり、上記と比べて改善はされているが、まだ若干の整流作用が残存していることが分かった。
すなわち、最初の１方向目の通電で障壁層の大部分が破壊されてしまい、障壁層の抵抗値が磁器の抵抗値に比べ小さくなるが、不均等に障壁が残るので、２方向目の通電のときは磁器と、残存する障壁層とで分圧が生じ、障壁層に十分な電圧を印加することができず、障壁層がわずかに残り、若干の整流作用が残存してしまう。
【００２１】
上記正特性サーミスタ素子の障壁層を、整流作用が残存することなく確実に破壊するため、表１に示す電圧電流印加条件で、交番電源として周波数６０Ｈｚの交流電源を用い、略同時に両方向から印加し通電したところ、表１に示すように、正特性サーミスタ素子の抵抗値は１Ωまで下がり、焼成後の正特性サーミスタ磁器の両主面に第１電極（Ｎｉ電極）を化学メッキにより形成した時の抵抗値１Ωと略同じレベルとなった。なお、サーマルショックによる素子の破壊は皆無であった。
【００２２】
この正特性サーミスタ素子を用い、上記した性能評価試験を行ったところ、図２のようにＡ方向、Ｂ方向共に正特性サーミスタ素子に流れた最大電流は１６Ａであり印加方向による整流作用は見られなかった。すなわち、交番電源を用いて電圧を略同時に交互に印加すると磁器抵抗と障壁層抵抗との分圧が起こる前に障壁層を完全に破壊することができ、整流作用の残存という問題の発生を防ぐことができる。
交流電源による、電圧印加条件による処理の結果を比較例５、実施例２〜４として、表１に示す。
【００２３】
上記と同様、直流の電圧印加条件による通電前後の抵抗値変化と整流作用の有無も比較例１〜４として表１に示す。
【００２４】
【表１】
【００２５】
正特性サーミスタ素子への印加時間を変えて印加した結果を表２に示す。印加時間以外は実施例３と同じである。
【００２６】
【表２】
【００２７】
上記したとおり、交番電源を用いて通電する電流値が実効値として２５Ａ以上の場合、第１電極と第２電極の界面に生成された障壁層は完全に破壊され、良好なオーミック接触を得ることができるが（実施例２〜４）、２５Ａ未満の場合、障壁層が完全に破壊されず、良好なオーミック接触を得ることができない（比較例５）。
【００２８】
また、交番電源による通電時間が１００ｍｓ以下の場合、正特性サーミスタ素子が発熱に至らず、サーマルショックによる正特性サーミスタ素子が破壊することなく、第１電極と第２電極との界面に生成された障壁層を破壊させることができるが（実施例５〜７）、１００ｍｓを超える場合は正特性サーミスタ素子が発熱し、サーマルショックにより正特性サーミスタ素子が破壊する場合がある（比較例６、７）。
【００２９】
【発明の効果】
上記したとおり本発明によれば、ＮｉまたはＮｉ合金からなる第１電極と、Ａｇおよび／またはＰｄからなる第２電極との界面に存在する一対の障壁層に対し、交番電源を用い、電流値を実効値として２５Ａ以上で、時間を１００ｍｓ以下で通電することにより、サーマルショックによる素子の破壊や整流作用の残存という問題を発生させることなく障壁層を破壊することができ、第１電極と、第２電極との界面に良好なオーミック接触が得られ、磁器本来の抵抗値が現われ、電圧依存性のない正特性サーミスタ素子を製造することができる。
【図面の簡単な説明】
【図１】従来の正特性サーミスタ素子の断面模式図である。
【図２】本発明の実施例による正特性サーミスタ素子に交番電源を用いて通電するときの状態図である。
【符号の説明】
１ａ、１ｂ 第１電極（ＮｉまたはＮｉ合金）
２ａ、２ｂ 第２電極（Ａｇおよび／またはＰｄ）
３ 正特性サーミスタ磁器
３ａ、３ｂ 障壁層
【発明の属する技術分野】
本発明は電流制御用スイッチング素子や定温発熱体素子として利用される正特性サーミスタ素子の製造方法に関するものである。
【０００２】
【従来の技術】
Ｎ型半導体である正特性サーミスタ磁器に電極を形成する際、磁器本来の抵抗値が現れるようにし、電圧依存性をなくするため、オーミック接触が得られる金属が用いられるが、オーミック接触が得られる金属としては、一般的にＮｉまたはＮｉ合金が用いられている。また、その他のオーミック接触が得られる電極としては、Ａｌが用いられている。
【０００３】
これらの金属のオーミック接触が良好な理由は、正特性サーミスタ磁器よりも仕事関数が小さいためであり、正特性サーミスタ磁器よりも仕事関数の大きい金属は良好なオーミック接触を得ることができない。
【０００４】
正特性サーミスタ磁器と良好なオーミック接触をすることのできない、Ａｇ、Ｐｔ、Ｐｄ、Ｃｕを正特性サーミスタの電極として使用する場合、磁器と電極の間にパルス電圧を（＋），（−）方向に印加する方法を用いれば、正特性サーミスタとして良好なオーミック接触が得られるとされている（例えば特許文献１参照）。
【０００５】
【特許文献１】
特開平６−１３２０３号公報（第２−３頁）
【０００６】
【発明が解決しようとする課題】
ところが、Ａｇを電極として用いた場合、長時間の通電によりＡｇによるマイグレーションが発生し、短絡や抵抗値の変動などの問題が発生するため、車載用ヒータや消磁用回路など、長時間通電される用途に使用することは困難であった。
また、Ｐｔ、Ｐｄは非常に高価な金属であるので、電極として用いるには一般にＡｇと混合させて使用する。その際、上述したＡｇのマイグレーションの問題が発生する。
さらに、Ｃｕを用いた場合は非常に安価であり、マイグレーションも生じにくいが、焼成する際、酸化されやすく、酸化防止のため還元性雰囲気が必要となる。しかし、正特性サーミスタは、還元性雰囲気下では、本来の特性であるキュリー点以上の温度での急激な抵抗値上昇を起こさなくなってしまう。
【０００７】
そこで、正特性サーミスタの電極には、一般的に安価で量産性に優れ、かつマイグレーションが起こらないＮｉまたはＮｉ合金が用いられているが、ＮｉまたはＮｉ合金は、はんだ付け性が非常に悪く、電流容量も小さいことから、Ｎｉ電極の上に、第２電極としてはんだ付け性改善と電流容量拡大を目的としてＡｇおよび／またはＰｄ電極を形成している。
しかし、上記構成の電極構造ではＡｇおよび／またはＰｄ電極ペーストを印刷／塗布した後、熱処理にて電極とする必要があるが、その熱処理によりある種の障壁層が発生し、オーミック接触が得られないという問題が生じていた。
磁器と電極との界面のオーミック接触していない界面層は電圧を印加することにより破壊できるが、正特性サーミスタ素子に上記した障壁層を破壊できるような電圧を印加した場合、正特性サーミスタ素子が瞬時に発熱し、サーマルショックにより正特性サーミスタ素子にクラックが発生し、素子が破壊する場合がある。
サーマルショックによるクラックを防ぐため、電圧を徐々に昇圧していく方法も考えられるが、この場合、正特性サーミスタ素子の抵抗値が昇圧と共に上昇し、正特性サーミスタ素子の抵抗値が障壁層抵抗に比べ著しく大きくなるため、障壁層に電圧がかからず障壁層が破壊されないという問題がある。
【０００８】
また、直流電源を用いて一方向から障壁層の破壊を試みた場合、磁器の両主面に形成された各々一対の第１電極と第２電極との界面に生成された障壁層のうち、電位の高い側に生成された障壁層と低い側に生成された障壁層との破壊の大きさに差が生じてしまい、その結果若干の整流作用が残存するという問題を生じていた。
整流作用を残存させることなく障壁層を破壊する対策として、（＋），（−）電圧を交互に印加する方法も考えられるが、（＋），（−）各々の電圧を交互に印加するだけでは、上記の正特性サーミスタ素子の破壊や整流作用の残存という問題を解決できなかった。
【０００９】
【課題を解決するための手段】
本発明は、第１電極であるＮｉと第２電極であるＡｇとの界面に存在する障壁層を略同時に極短時間印加できる装置にて、通電を行うことにより、正特性サーミスタ素子の破壊や整流作用の残存という問題を発生させずに第１電極と第２電極の界面の障壁層を破壊してオーミック接触を得ようとするものである。
すなわち、正特性サーミスタ素子の両主面上に、ＮｉまたはＮｉ合金からなる第１電極を形成する工程と、
第１電極上に、Ａｇおよび／またはＰｄからなる第２電極を形成する工程と、
第２電極間に交番電源を用いて通電を行って前記第１電極と前記第２電極との界面に存在する障壁層を破壊する工程とからなり、交番電源により通電する正特性サーミスタ素子１個当たりの電流値が２５Ａ以上、５３Ａ以下であり、通電時間が１０ｍｓ以上、１００ｍｓ以下であることを特徴とする正特性サーミスタ素子の製造方法である。
【００１１】
【発明の実施の形態】
本発明は次の３工程、すなわち、
（１）正特性サーミスタ素子の両主面上に、ＮｉまたはＮｉ合金からなる第１電極を形成する工程、
（２）第１電極上に、はんだ付け性に優れ、かつ導電率の高いＡｇおよび／またはＰｄからなる第２電極を形成する工程、
（３）一対の第２電極間に交番電源を用い、通電する電流値を実効値として２５Ａ／個以上、通電時間を１００ｍｓ以下で、通電を行う工程
を行うことにより、正特性サーミスタ素子の破壊、整流作用の残存という問題を発生させずに、第１電極のＮｉまたはＮｉ合金と、第２電極のＡｇおよび／またはＰｄとの界面に存在する障壁層を破壊して、良好なオーミック接触を得ることができる。
【００１２】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
所定の特性が得られるよう、公知の粉末冶金法にてＢａ２ＣＯ３、ＴｉＯ２、ＳｒＣＯ３、ＰｂＯ、Ｙ２Ｏ３等を配合し、ボールミルにて混合を行い、脱水乾燥の後、仮焼を行い、再度ボールミルにて粉砕を行い、造粒の後、長辺３０ｍｍ×短辺２０ｍｍ×厚さ２．６ｍｍの寸法に成形を行った後、１３００℃で焼成し、正特性サーミスタ磁器を得た。
焼成後の磁器の両主面に、抵抗測定用のＩｎ−Ｇａ合金を塗布して電極とし、抵抗を測定したところ、磁器の抵抗値は１Ωであった。
【００１３】
上記焼成後の正特性サーミスタ磁器（抵抗測定用のＩｎ−Ｇａ合金を塗布せず。）の両主面に第１電極であるＮｉ電極を化学メッキにより形成し、熱処理した。
熱処理後の磁器の両主面に、Ｉｎ−Ｇａ合金を塗布して電極とし、抵抗測定を行ったところ、磁器の抵抗値は１Ωであった。
【００１４】
上記熱処理後の正特性サーミスタ磁器（抵抗測定用のＩｎ−Ｇａ合金を塗布せず。）のＮｉ電極の上にＡｇ電極を印刷塗布後、熱処理して第２電極とし正特性サーミスタ素子を得た。該素子の第２電極間の抵抗値を測定すると、５．５Ωであった。このことから、第１電極であるＮｉ電極と第２電極であるＡｇとの界面に障壁層が存在することが分かる。図１は、本状態の模式断面図である。正特性サーミスタ素子３の両主面にＮｉまたはＮｉ合金からなる一対の第１電極１ａ、１ｂが形成されており、その上に一対のＡｇおよび／またはＰｄからなる第２電極２ａ、２ｂが形成されている。第１電極１ａ、１ｂと第２電極２ａ、２ｂ間の界面に障壁層３ａ、３ｂが形成されている。
【００１５】
上記の障壁層を破壊するため、ＤＣ電圧１６Ｖを８秒間電圧印加したところ、正特性サーミスタ素子の急激な発熱によるサーマルショックで素子が破壊された。
【００１６】
上記のようなサーマルショックによる素子の破壊を発生させないようにするため、電圧を０Ｖから２Ｖ間隔で徐々に昇圧し、最終的にＤＣ電圧１６Ｖで８秒間通電を行った結果、正特性サーミスタ素子の抵抗値は４Ωまでしか下がらなかった。これは、正特性サーミスタ素子の抵抗値が電圧の昇圧と共に上昇し、正特性サーミスタ素子の障壁層間の抵抗が徐々に増大したため、障壁層が十分に破壊できなかったためと考えられる。
【００１７】
次に、上記のサーマルショックによる素子の破壊を防ぎ、かつ障壁層が破壊するに十分な電圧を調査した。
ＤＣ電圧１６Ｖで、３０ｍｓ通電したところ、電流は１８Ａ流れたが、短時間であるため、正特性サーミスタ素子は発熱せず、サーマルショックによる破壊は発生しなかった。この時の正特性サーミスタ素子の抵抗値は１．７Ωまで下がった。
また、ＤＣ電圧３０Ｖで、３０ｍｓ（１回）通電すると、正特性サーミスタ素子の抵抗値は１．２Ωまで下がった（表１、比較例３）。
【００１８】
さらに、正特性サーミスタ素子（第１電極：Ｎｉ化学メッキ、第２電極：Ａｇ印刷塗布）の性能評価を行うため、図２で示すように正特性サーミスタ素子に対し、Ａ、Ｂの２方向からＤＣ電圧１２Ｖを交互に印加し、正特性サーミスタ素子に流れる最大電流を測定したところ、Ａ方向から印加した場合は１３．３Ａであり、Ｂ方向から印加した場合は１１．９Ａであった。すなわち、印加する方向によって若干の整流作用が残存することが分かった。
【００１９】
上記の正特性サーミスタ素子の第１、第２電極間の障壁層を、整流作用が残存することなく破壊するため、ＤＣ電圧３０Ｖで、３０ｍｓ通電した試料をひっくり返し、逆方向から再度、ＤＣ電圧３０Ｖで、３０ｍｓ通電すると、正特性サーミスタ素子の抵抗値は１．１Ωとなり、焼成後の正特性サーミスタ磁器の両主面に第１電極（Ｎｉ電極）を化学メッキにより形成した時の抵抗値１Ωと略同じレベルとなった。
【００２０】
上記の正特性サーミスタ素子を用い、上記と同様にＤＣ電圧１２Ｖの性能評価試験を行ったところ、正特性サーミスタ素子に流れる最大電流をＡ方向から印加した場合は１４．５Ａであり、Ｂ方向から印加した場合は１３．９Ａであり、上記と比べて改善はされているが、まだ若干の整流作用が残存していることが分かった。
すなわち、最初の１方向目の通電で障壁層の大部分が破壊されてしまい、障壁層の抵抗値が磁器の抵抗値に比べ小さくなるが、不均等に障壁が残るので、２方向目の通電のときは磁器と、残存する障壁層とで分圧が生じ、障壁層に十分な電圧を印加することができず、障壁層がわずかに残り、若干の整流作用が残存してしまう。
【００２１】
上記正特性サーミスタ素子の障壁層を、整流作用が残存することなく確実に破壊するため、表１に示す電圧電流印加条件で、交番電源として周波数６０Ｈｚの交流電源を用い、略同時に両方向から印加し通電したところ、表１に示すように、正特性サーミスタ素子の抵抗値は１Ωまで下がり、焼成後の正特性サーミスタ磁器の両主面に第１電極（Ｎｉ電極）を化学メッキにより形成した時の抵抗値１Ωと略同じレベルとなった。なお、サーマルショックによる素子の破壊は皆無であった。
【００２２】
この正特性サーミスタ素子を用い、上記した性能評価試験を行ったところ、図２のようにＡ方向、Ｂ方向共に正特性サーミスタ素子に流れた最大電流は１６Ａであり印加方向による整流作用は見られなかった。すなわち、交番電源を用いて電圧を略同時に交互に印加すると磁器抵抗と障壁層抵抗との分圧が起こる前に障壁層を完全に破壊することができ、整流作用の残存という問題の発生を防ぐことができる。
交流電源による、電圧印加条件による処理の結果を比較例５、実施例２〜４として、表１に示す。
【００２３】
上記と同様、直流の電圧印加条件による通電前後の抵抗値変化と整流作用の有無も比較例１〜４として表１に示す。
【００２４】
【表１】
正特性サーミスタ素子への印加時間を変えて印加した結果を表２に示す。印加時間以外は実施例３と同じである。
【００２６】
【表２】
上記したとおり、交番電源を用いて通電する電流値が実効値として２５Ａ以上の場合、第１電極と第２電極の界面に生成された障壁層は完全に破壊され、良好なオーミック接触を得ることができるが（実施例２〜４）、２５Ａ未満の場合、障壁層が完全に破壊されず、良好なオーミック接触を得ることができない（比較例５）。
【００２８】
また、交番電源による通電時間が１００ｍｓ以下の場合、正特性サーミスタ素子が発熱に至らず、サーマルショックによる正特性サーミスタ素子が破壊することなく、第１電極と第２電極との界面に生成された障壁層を破壊させることができるが（実施例５〜７）、１００ｍｓを超える場合は正特性サーミスタ素子が発熱し、サーマルショックにより正特性サーミスタ素子が破壊する場合がある（比較例６、７）。
【００２９】
【発明の効果】
上記したとおり本発明によれば、ＮｉまたはＮｉ合金からなる第１電極と、Ａｇおよび／またはＰｄからなる第２電極との界面に存在する一対の障壁層に対し、交番電源を用い、電流値を実効値として２５Ａ以上で、時間を１００ｍｓ以下で通電することにより、サーマルショックによる素子の破壊や整流作用の残存という問題を発生させることなく障壁層を破壊することができ、第１電極と、第２電極との界面に良好なオーミック接触が得られ、磁器本来の抵抗値が現われ、電圧依存性のない正特性サーミスタ素子を製造することができる。
【図面の簡単な説明】
【図１】従来の正特性サーミスタ素子の断面模式図である。
【図２】本発明の実施例による正特性サーミスタ素子に交番電源を用いて通電するときの状態図である。
【符号の説明】
１ａ、１ｂ 第１電極（ＮｉまたはＮｉ合金）
２ａ、２ｂ 第２電極（Ａｇおよび／またはＰｄ）
３ 正特性サーミスタ磁器
３ａ、３ｂ 障壁層
Claims (1)
- 正特性サーミスタ素子の両主面上に、ＮｉまたはＮｉ合金からなる第１電極を形成する工程と、
第１電極上に、Ａｇおよび／またはＰｄからなる第２電極を形成する工程と、
第２電極間に交番電源を用いて通電を行って前記第１電極と前記第２電極との界面に存在する障壁層を破壊する工程とからなり、
前記交番電源により通電する正特性サーミスタ素子１個当たりの電流値が２５Ａ以上、５３Ａ以下であり、通電時間が１０ｍｓ以上、１００ｍｓ以下であることを特徴とする正特性サーミスタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003134273A JP4554893B2 (ja) | 2003-05-13 | 2003-05-13 | 正特性サーミスタ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004342658A JP2004342658A (ja) | 2004-12-02 |
| JP4554893B2 true JP4554893B2 (ja) | 2010-09-29 |
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ID=33524879
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003134273A Expired - Fee Related JP4554893B2 (ja) | 2003-05-13 | 2003-05-13 | 正特性サーミスタ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4554893B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011083843A1 (ja) * | 2010-01-08 | 2011-07-14 | 株式会社村田製作所 | サーミスタ及びその製造方法 |
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| JPH01106401A (ja) * | 1987-10-19 | 1989-04-24 | Nitto Denko Corp | 電極形成用接着シート |
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| JPH07283008A (ja) * | 1994-04-05 | 1995-10-27 | Murata Mfg Co Ltd | 正の抵抗温度特性を有する半導体磁器 |
| JP2000200703A (ja) * | 1998-12-29 | 2000-07-18 | Tdk Corp | 有機ｐｔｃサ―ミスタおよびその製造方法 |
-
2003
- 2003-05-13 JP JP2003134273A patent/JP4554893B2/ja not_active Expired - Fee Related
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| JP2000200703A (ja) * | 1998-12-29 | 2000-07-18 | Tdk Corp | 有機ｐｔｃサ―ミスタおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004342658A (ja) | 2004-12-02 |
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