JP4554893B2 - 正特性サーミスタ素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は電流制御用スイッチング素子や定温発熱体素子として利用される正特性サーミスタ素子の製造方法に関するものである。
【0002】
【従来の技術】
N型半導体である正特性サーミスタ磁器に電極を形成する際、磁器本来の抵抗値が現れるようにし、電圧依存性をなくするため、オーミック接触が得られる金属が用いられるが、オーミック接触が得られる金属としては、一般的にNiまたはNi合金が用いられている。また、その他のオーミック接触が得られる電極としては、Alが用いられている。
【0003】
これらの金属のオーミック接触が良好な理由は、正特性サーミスタ磁器よりも仕事関数が小さいためであり、正特性サーミスタ磁器よりも仕事関数の大きい金属は良好なオーミック接触を得ることができない。
【0004】
正特性サーミスタ磁器と良好なオーミック接触をすることのできない、Ag、Pt、Pd、Cuを正特性サーミスタの電極として使用する場合、磁器と電極の間にパルス電圧を(+),(−)方向に印加する方法を用いれば、正特性サーミスタとして良好なオーミック接触が得られるとされている(例えば特許文献1参照)。
【0005】
【特許文献1】
特開平6−13203号公報(第2−3頁)
【0006】
【発明が解決しようとする課題】
ところが、Agを電極として用いた場合、長時間の通電によりAgによるマイグレーションが発生し、短絡や抵抗値の変動などの問題が発生するため、車載用ヒータや消磁用回路など、長時間通電される用途に使用することは困難であった。
また、Pt、Pdは非常に高価な金属であるので、電極として用いるには一般にAgと混合させて使用する。その際、上述したAgのマイグレーションの問題が発生する。
さらに、Cuを用いた場合は非常に安価であり、マイグレーションも生じにくいが、焼成する際、酸化されやすく、酸化防止のため還元性雰囲気が必要となる。しかし、正特性サーミスタは、還元性雰囲気下では、本来の特性であるキュリー点以上の温度での急激な抵抗値上昇を起こさなくなってしまう。
【0007】
そこで、正特性サーミスタの電極には、一般的に安価で量産性に優れ、かつマイグレーションが起こらないNiまたはNi合金が用いられているが、NiまたはNi合金は、はんだ付け性が非常に悪く、電流容量も小さいことから、Ni電極の上に、第2電極としてはんだ付け性改善と電流容量拡大を目的としてAgおよび/またはPd電極を形成している。
しかし、上記構成の電極構造ではAgおよび/またはPd電極ペーストを印刷/塗布した後、熱処理にて電極とする必要があるが、その熱処理によりある種の障壁層が発生し、オーミック接触が得られないという問題が生じていた。
磁器と電極との界面のオーミック接触していない界面層は電圧を印加することにより破壊できるが、正特性サーミスタ素子に上記した障壁層を破壊できるような電圧を印加した場合、正特性サーミスタ素子が瞬時に発熱し、サーマルショックにより正特性サーミスタ素子にクラックが発生し、素子が破壊する場合がある。
サーマルショックによるクラックを防ぐため、電圧を徐々に昇圧していく方法も考えられるが、この場合、正特性サーミスタ素子の抵抗値が昇圧と共に上昇し、正特性サーミスタ素子の抵抗値が障壁層抵抗に比べ著しく大きくなるため、障壁層に電圧がかからず障壁層が破壊されないという問題がある。
【0008】
また、直流電源を用いて一方向から障壁層の破壊を試みた場合、磁器の両主面に形成された各々一対の第1電極と第2電極との界面に生成された障壁層のうち、電位の高い側に生成された障壁層と低い側に生成された障壁層との破壊の大きさに差が生じてしまい、その結果若干の整流作用が残存するという問題を生じていた。
整流作用を残存させることなく障壁層を破壊する対策として、(+),(−)電圧を交互に印加する方法も考えられるが、(+),(−)各々の電圧を交互に印加するだけでは、上記の正特性サーミスタ素子の破壊や整流作用の残存という問題を解決できなかった。
【0009】
【課題を解決するための手段】
本発明は、第1電極であるNiと第2電極であるAgとの界面に存在する障壁層を略同時に極短時間印加できる装置にて、通電を行うことにより、正特性サーミスタ素子の破壊や整流作用の残存という問題を発生させずに第1電極と第2電極の界面の障壁層を破壊してオーミック接触を得ようとするものである。
すなわち、正特性サーミスタ素子の両主面上に、NiまたはNi合金からなる第1電極を形成する工程と、
第1電極上に、Agおよび/またはPdからなる第2電極を形成する工程と、
第2電極間に交番電源を用いて通電を行って前記第1電極と前記第2電極との界面に存在する障壁層を破壊する工程とからなり、交番電源により通電する正特性サーミスタ素子1個当たりの電流値が25A以上、53A以下であり、通電時間が10ms以上、100ms以下であることを特徴とする正特性サーミスタ素子の製造方法である。
【0011】
【発明の実施の形態】
本発明は次の3工程、すなわち、
(1)正特性サーミスタ素子の両主面上に、NiまたはNi合金からなる第1電極を形成する工程、
(2)第1電極上に、はんだ付け性に優れ、かつ導電率の高いAgおよび/またはPdからなる第2電極を形成する工程、
(3)一対の第2電極間に交番電源を用い、通電する電流値を実効値として25A/個以上、通電時間を100ms以下で、通電を行う工程
を行うことにより、正特性サーミスタ素子の破壊、整流作用の残存という問題を発生させずに、第1電極のNiまたはNi合金と、第2電極のAgおよび/またはPdとの界面に存在する障壁層を破壊して、良好なオーミック接触を得ることができる。
【0012】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
所定の特性が得られるよう、公知の粉末冶金法にてBa2CO3、TiO2、SrCO3、PbO、Y2O3等を配合し、ボールミルにて混合を行い、脱水乾燥の後、仮焼を行い、再度ボールミルにて粉砕を行い、造粒の後、長辺30mm×短辺20mm×厚さ2.6mmの寸法に成形を行った後、1300℃で焼成し、正特性サーミスタ磁器を得た。
焼成後の磁器の両主面に、抵抗測定用のIn−Ga合金を塗布して電極とし、抵抗を測定したところ、磁器の抵抗値は1Ωであった。
【0013】
上記焼成後の正特性サーミスタ磁器(抵抗測定用のIn−Ga合金を塗布せず。)の両主面に第1電極であるNi電極を化学メッキにより形成し、熱処理した。
熱処理後の磁器の両主面に、In−Ga合金を塗布して電極とし、抵抗測定を行ったところ、磁器の抵抗値は1Ωであった。
【0014】
上記熱処理後の正特性サーミスタ磁器(抵抗測定用のIn−Ga合金を塗布せず。)のNi電極の上にAg電極を印刷塗布後、熱処理して第2電極とし正特性サーミスタ素子を得た。該素子の第2電極間の抵抗値を測定すると、5.5Ωであった。このことから、第1電極であるNi電極と第2電極であるAgとの界面に障壁層が存在することが分かる。図1は、本状態の模式断面図である。正特性サーミスタ素子3の両主面にNiまたはNi合金からなる一対の第1電極1a、1bが形成されており、その上に一対のAgおよび/またはPdからなる第2電極2a、2bが形成されている。第1電極1a、1bと第2電極2a、2b間の界面に障壁層3a、3bが形成されている。
【0015】
上記の障壁層を破壊するため、DC電圧16Vを8秒間電圧印加したところ、正特性サーミスタ素子の急激な発熱によるサーマルショックで素子が破壊された。
【0016】
上記のようなサーマルショックによる素子の破壊を発生させないようにするため、電圧を0Vから2V間隔で徐々に昇圧し、最終的にDC電圧16Vで8秒間通電を行った結果、正特性サーミスタ素子の抵抗値は4Ωまでしか下がらなかった。これは、正特性サーミスタ素子の抵抗値が電圧の昇圧と共に上昇し、正特性サーミスタ素子の障壁層間の抵抗が徐々に増大したため、障壁層が十分に破壊できなかったためと考えられる。
【0017】
次に、上記のサーマルショックによる素子の破壊を防ぎ、かつ障壁層が破壊するに十分な電圧を調査した。
DC電圧16Vで、30ms通電したところ、電流は18A流れたが、短時間であるため、正特性サーミスタ素子は発熱せず、サーマルショックによる破壊は発生しなかった。この時の正特性サーミスタ素子の抵抗値は1.7Ωまで下がった。
また、DC電圧30Vで、30ms(1回)通電すると、正特性サーミスタ素子の抵抗値は1.2Ωまで下がった(表1、比較例3)。
【0018】
さらに、正特性サーミスタ素子(第1電極:Ni化学メッキ、第2電極:Ag印刷塗布)の性能評価を行うため、図2で示すように正特性サーミスタ素子に対し、A、Bの2方向からDC電圧12Vを交互に印加し、正特性サーミスタ素子に流れる最大電流を測定したところ、A方向から印加した場合は13.3Aであり、B方向から印加した場合は11.9Aであった。すなわち、印加する方向によって若干の整流作用が残存することが分かった。
【0019】
上記の正特性サーミスタ素子の第1、第2電極間の障壁層を、整流作用が残存することなく破壊するため、DC電圧30Vで、30ms通電した試料をひっくり返し、逆方向から再度、DC電圧30Vで、30ms通電すると、正特性サーミスタ素子の抵抗値は1.1Ωとなり、焼成後の正特性サーミスタ磁器の両主面に第1電極(Ni電極)を化学メッキにより形成した時の抵抗値1Ωと略同じレベルとなった。
【0020】
上記の正特性サーミスタ素子を用い、上記と同様にDC電圧12Vの性能評価試験を行ったところ、正特性サーミスタ素子に流れる最大電流をA方向から印加した場合は14.5Aであり、B方向から印加した場合は13.9Aであり、上記と比べて改善はされているが、まだ若干の整流作用が残存していることが分かった。
すなわち、最初の1方向目の通電で障壁層の大部分が破壊されてしまい、障壁層の抵抗値が磁器の抵抗値に比べ小さくなるが、不均等に障壁が残るので、2方向目の通電のときは磁器と、残存する障壁層とで分圧が生じ、障壁層に十分な電圧を印加することができず、障壁層がわずかに残り、若干の整流作用が残存してしまう。
【0021】
上記正特性サーミスタ素子の障壁層を、整流作用が残存することなく確実に破壊するため、表1に示す電圧電流印加条件で、交番電源として周波数60Hzの交流電源を用い、略同時に両方向から印加し通電したところ、表1に示すように、正特性サーミスタ素子の抵抗値は1Ωまで下がり、焼成後の正特性サーミスタ磁器の両主面に第1電極(Ni電極)を化学メッキにより形成した時の抵抗値1Ωと略同じレベルとなった。なお、サーマルショックによる素子の破壊は皆無であった。
【0022】
この正特性サーミスタ素子を用い、上記した性能評価試験を行ったところ、図2のようにA方向、B方向共に正特性サーミスタ素子に流れた最大電流は16Aであり印加方向による整流作用は見られなかった。すなわち、交番電源を用いて電圧を略同時に交互に印加すると磁器抵抗と障壁層抵抗との分圧が起こる前に障壁層を完全に破壊することができ、整流作用の残存という問題の発生を防ぐことができる。
交流電源による、電圧印加条件による処理の結果を比較例5、実施例2〜4として、表1に示す。
【0023】
上記と同様、直流の電圧印加条件による通電前後の抵抗値変化と整流作用の有無も比較例1〜4として表1に示す。
【0024】
【表1】
【0025】
正特性サーミスタ素子への印加時間を変えて印加した結果を表2に示す。印加時間以外は実施例3と同じである。
【0026】
【表2】
【0027】
上記したとおり、交番電源を用いて通電する電流値が実効値として25A以上の場合、第1電極と第2電極の界面に生成された障壁層は完全に破壊され、良好なオーミック接触を得ることができるが(実施例2〜4)、25A未満の場合、障壁層が完全に破壊されず、良好なオーミック接触を得ることができない(比較例5)。
【0028】
また、交番電源による通電時間が100ms以下の場合、正特性サーミスタ素子が発熱に至らず、サーマルショックによる正特性サーミスタ素子が破壊することなく、第1電極と第2電極との界面に生成された障壁層を破壊させることができるが(実施例5〜7)、100msを超える場合は正特性サーミスタ素子が発熱し、サーマルショックにより正特性サーミスタ素子が破壊する場合がある(比較例6、7)。
【0029】
【発明の効果】
上記したとおり本発明によれば、NiまたはNi合金からなる第1電極と、Agおよび/またはPdからなる第2電極との界面に存在する一対の障壁層に対し、交番電源を用い、電流値を実効値として25A以上で、時間を100ms以下で通電することにより、サーマルショックによる素子の破壊や整流作用の残存という問題を発生させることなく障壁層を破壊することができ、第1電極と、第2電極との界面に良好なオーミック接触が得られ、磁器本来の抵抗値が現われ、電圧依存性のない正特性サーミスタ素子を製造することができる。
【図面の簡単な説明】
【図1】従来の正特性サーミスタ素子の断面模式図である。
【図2】本発明の実施例による正特性サーミスタ素子に交番電源を用いて通電するときの状態図である。
【符号の説明】
1a、1b 第1電極(NiまたはNi合金)
2a、2b 第2電極(Agおよび/またはPd)
3 正特性サーミスタ磁器
3a、3b 障壁層
Claims (1)
- 正特性サーミスタ素子の両主面上に、NiまたはNi合金からなる第1電極を形成する工程と、
第1電極上に、Agおよび/またはPdからなる第2電極を形成する工程と、
第2電極間に交番電源を用いて通電を行って前記第1電極と前記第2電極との界面に存在する障壁層を破壊する工程とからなり、
前記交番電源により通電する正特性サーミスタ素子1個当たりの電流値が25A以上、53A以下であり、通電時間が10ms以上、100ms以下であることを特徴とする正特性サーミスタ素子の製造方法。
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