JP4526714B2 - リードフレーム積層物および半導体装置の製造方法 - Google Patents

リードフレーム積層物および半導体装置の製造方法 Download PDF

Info

Publication number
JP4526714B2
JP4526714B2 JP2001020244A JP2001020244A JP4526714B2 JP 4526714 B2 JP4526714 B2 JP 4526714B2 JP 2001020244 A JP2001020244 A JP 2001020244A JP 2001020244 A JP2001020244 A JP 2001020244A JP 4526714 B2 JP4526714 B2 JP 4526714B2
Authority
JP
Japan
Prior art keywords
resin
lead frame
heat
sealing
resistant sheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001020244A
Other languages
English (en)
Other versions
JP2002222911A (ja
Inventor
均 高野
喜久 古田
俊光 橘
憲兼 名畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Priority to JP2001020244A priority Critical patent/JP4526714B2/ja
Publication of JP2002222911A publication Critical patent/JP2002222911A/ja
Application granted granted Critical
Publication of JP4526714B2 publication Critical patent/JP4526714B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01039Yttrium [Y]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01046Palladium [Pd]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体チップを樹脂封止する際に封止樹脂面から突出可能な端子部を有するリードフレームに耐熱性シートを積層したリードフレーム積層物およびそれに用いる耐熱性シート、並びにそれらを用いた半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年、LSIの実装技術において、CSP(Chip Size/ScalePackage)技術が注目されている。この技術のうち、QFN(QuadFlat Non−leaded package)に代表されるリード端子がパッケージ内部に取り込まれた形態のパッケージについては、小型化と高集積の面で特に注目されるパッケージ形態のひとつである。このようなQFNパッケージは片面だけをモールド樹脂により封止する構造であることから、反対面側へのモールド樹脂のはみ出しや廻りこみを防止するのが好ましい。
【0003】
このため、特開2000−294580号公報には、上記の如きQFNの製造方法において、リードフレームのアウター側に粘着テープを貼り付け、この粘着テープのマスキングによるシール効果により、樹脂封止時のアウター側への樹脂漏れを防ぐ製造方法が開示されている。
【0004】
【発明が解決しようとする課題】
しかしながら、上記の方法では、一般的なQFNにおいては有効であるものの、近年の半導体の高集積化に伴い、端子が複数列に配置されたLLGA(Lead−frame Land Grid Array)パッケージ(図5参照)などでは、個々の端子のサイズが小さいため、テープの粘着力だけでモールド樹脂の廻りこみを抑えることが難しくなってきた。
【0005】
また、配線基板への半導体装置の実装時の信頼性を高めるために、封止樹脂面から端子部分がわずかに突出している「スタンドオフ」を持つものが知られており、この突出した端子部によって、配線基板等の平面性誤差による影響を受けにくくしている。しかし、上記従来の粘着テープでは、粘着層の薄いものが好適に使用されるため、端子部を封止樹脂面から突出させるほど、端子部の突出側を埋入させることはできなかった。
【0006】
つまり、上記のような、高集積化に伴ったパターンの精細化や、実装時の信頼性向上が求められていくと、従来の単なる耐熱性粘着テープでは充分な対応ができなかった。
【0007】
そこで、本発明の目的は、樹脂封止時にアウター側の端子部を突出させることができ、しかも、粘着力だけでは樹脂の廻りこみを抑制できなかったような小さな端子に対しても、立体的なシール効果が得られるリードフレーム積層物およびそれに用いる耐熱性シート、並びにそれらを用いた半導体装置の製造方法を提供することにある。
【0008】
【課題を解決するための手段】
上記目的は、下記の如き本発明により達成できる。即ち、本発明のリードフレーム積層物は、半導体チップを樹脂封止する際に封止樹脂面から突出可能な端子部を有するリードフレームと、その端子部の突出側を深さ5μm以上で埋入させた耐熱性シートとを備え、前記耐熱性シートが、耐熱性樹脂からなる多孔質層を備えるとともに、前記多孔質層の封止する側の表面に非多孔質層を備えることを特徴とする。
【0012】
他方、本発明の半導体装置の製造方法は、上記いずれかに記載のリードフレーム積層物のインナー側の端子部に半導体チップを電気的に接続した状態で、その半導体チップを封止樹脂によりインナー側から樹脂封止する工程を含むことを特徴とする。
【0013】
[作用効果]
本発明のリードフレーム積層物によると、リードフレームの端子部の突出側を深さ5μm以上で埋入させた耐熱性シートを積層してあるため、樹脂封止時に端子部が埋入した分に相当するスタンドオフを作成することができ、また、粘着力だけでは樹脂の廻りこみを抑制できなかったような小さな端子に対しても、立体的なシール効果により樹脂の廻りこみを効果的に抑えることができるようになる。
【0014】
前記耐熱性シートが、耐熱性樹脂からなる多孔質層を備える場合、積層時に端子部の押圧力により多孔質層が変形し易いため、リードフレームの端子部の突出側を深さ5μm以上で容易に埋入させることができる。
【0015】
また、前記耐熱性シートが、前記端子部の突出側を埋入させた後に硬化反応させた樹脂層と、その樹脂層が接着した基材層とを備える場合、未硬化の状態で端子部の突出側を深さ5μm以上で容易に埋入させることができ、しかも硬化反応後の樹脂層が基材層に接着しているため、基材層と共に樹脂層を剥離し易くなる。
【0016】
一方、本発明の耐熱性シートによると、上記いずれかに記載のリードフレーム積層物に使用され、積層状態で前記端子部の突出側を深さ5μm以上で埋入可能なため、樹脂封止時にアウター側の端子部を突出させることができ、しかも、粘着力だけでは樹脂の廻りこみを抑制できなかったような小さな端子に対しても、立体的なシール効果が得られる
他方、本発明の半導体装置の製造方法によると、上記いずれかに記載のリードフレーム積層物のインナー側の端子部に半導体チップを電気的に接続した状態で、その半導体チップを封止樹脂によりインナー側から樹脂封止する工程を含むため、樹脂封止時にアウター側の端子部を突出させることができ、しかも、粘着力だけでは樹脂の廻りこみを抑制できなかったような小さな端子に対しても、立体的なシール効果が得られる。その結果、高集積化に伴ったパターンの精細化にも対応でき、また、「スタンドオフ」の形成によって、実装時の信頼性が向上する半導体装置を製造することができる。
【0017】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。まず、一般的な半導体装置の製造方法について説明する。
【0018】
図1は、当該製造方法の一例を示す工程図である。この実施形態では、図1(a)〜(e)に示すように、耐熱性シート20を積層する積層工程と、半導体チップ15の搭載工程と、ボンディングワイヤ16による接続工程と、封止樹脂17による封止工程と、封止された構造物21を切断する切断工程とを含む例を示す。
【0019】
積層工程は、図1(a)に示すように、開口部11a及び表裏両面の端子部11bを備えるリードフレーム10のアウター側(図の下側)に、開口部11aを塞ぐように耐熱性シート20を積層するものである。
【0020】
リードフレーム10とは、例えば銅、銅を含む合金などの金属を素材としてCSPの端子パターンが刻まれたものであり、その電気接点部分には、銀、ニッケル、パラジウム、金などの素材で被覆(めっき)されている場合もある。なお、リードフレーム10の厚みは、50〜300μmが一般的である。
【0021】
リードフレーム10は、後の切断工程にて切り分けやすいよう、個々のQFNの配置パターンが整然と並べられているものが好ましい。例えば図2に示すように、リードフレーム10上に縦横のマトリックス状に配列された形状などは、マトリックスQFNあるいはMAP−QFNなどと呼ばれ、もっとも好ましいリードフレーム形状のひとつである。
【0022】
図2(a)〜(b)に示すように、リードフレーム10のパッケージパターン領域11には、隣接した複数の開口部11aに端子部11bを複数配列した、QFNの基板デザインが整然と配列されている。一般的なQFNの場合、各々の基板デザイン(図2(a)の格子で区分された領域)は、開口部11aの周囲に配列れさた端子部11bと、開口部11aの中央に配置されるダイパッド11cと、ダイパッド11cを開口部11aの4角に支持させるダイバー11dとで構成される。
【0023】
耐熱性シート20は、開口部11aを塞ぐように、少なくともパッケージパターン領域11より外側に積層され、樹脂封止される樹脂封止領域の外側の全周を含む領域に積層するのが好ましい。リードフレーム10は、通常、樹脂封止時の位置決めを行うための、ガイドピン用孔13を端辺近傍に有しており、それを塞がない領域に積層するのが好ましい。また、樹脂封止領域はリードフレーム10の長手方向に複数配置されるため、それらの複数領域を渡るように連続して耐熱性シート20を積層するのが好ましい。
【0024】
本発明のリードフレーム積層物は、上記のようなリードフレーム10が樹脂封止の際に封止樹脂面から突出可能な端子部を有すると共に、上記の耐熱性シート20が端子部の突出側を深さ5μm以上で埋入させることを特徴とする。これらの点については、後に詳述する。
【0025】
搭載工程は、図1(b)に示すように、リードフレーム10のダイパッド11c上に半導体チップ15をボンディングする工程である。半導体チップ15とは、例えば半導体集積回路部分であるシリコン・チップを指す。ダイパッド11cは半導体チップ15を固定するためのエリアであり、ダイパッド11cヘのボンディング(固定)の方法は、導電性ペースト19を使用したり、接着テープ、接着剤など各種の方法が用いられる。導電性ペーストや熱硬化性の接着剤等を用いてダイボンドする場合、一般的に150〜200℃程度の温度で30分〜90分程度加熱キュアする。
【0026】
結線工程は、図1(c)に示すように、リードフレーム10のインナー側の端子部11b(インナーリード)と半導体チップ15上の電極パッド15aとをボンディングワイヤ16で電気的に接続する工程である。ボンディングワイヤ16としては、例えば金線あるいはアルミ線などが用いられる。一般的には150〜250℃に加熱された状態で、超音波による振動エネルギーと印加加圧による圧着エネルギーの併用により結線される。その際、リードフレーム10に積層した耐熱性シート20面を真空吸引することで、ヒートブロックに確実に固定することができる。
【0027】
封止工程は、図1(d)に示すように、封止樹脂17により半導体チップ側を片面封止する工程である。封止工程は、リードフレーム10に搭載された半導体チップ15やボンディングワイヤ16を保護するために行われ、とくにエポキシ系の樹脂をはじめとした封止樹脂17を用いて金型中で成型されるのが代表的である。その際、図3に示すように、複数のキャビティを有する上金型18aと下金型18bからなる金型18を用いて、複数の封止樹脂17にて同時に封止工程が行われるのが一般的である。具体的には、例えば樹脂封止時の加熱温度は170〜180℃であり、この温度で数分間キュアされた後、更に、ポストモールドキュアが数時間行われる。なお、耐熱性シート20はポストモールドキュアの前に剥離するのが好ましい。
【0028】
切断工程は、図1(e)に示すように、封止された構造物21を個別の半導体装置21aに切断する工程である。一般的にはダイサーなどの回転切断刃を用いて封止樹脂17の切断部17aをカットする切断工程が挙げられる。
【0029】
一方、本発明のリードフレーム積層物は、半導体チップを樹脂封止する際に封止樹脂面から突出可能な端子部を有するリードフレームと、その端子部の突出側を深さ5μm以上で埋入させた耐熱性シートとを備えるものである。
【0030】
本発明に用いられるリードフレームは、図1〜図3に示すように、リードフレーム10のアウター側(図の下側)面がフラットなものでもよく、その場合、図4(a)〜(b)に示すように、端子部11bの全面が封止樹脂17面から突出(スタンドオフ)した状態となる。また、図5〜図6に示すように、リードフレーム10のアウター側面が凸状となった端子部11f,11gを有するものでもよい(LLGAタイプ)。その場合、図6に示すように、端子部11f,11gの突出側が封止樹脂17面から突出(スタンドオフ)した状態となる。なお、内周側の端子部11fと外周側の端子部11gとは、リードフレーム10の開口部11aに対して順次交互に配列されている。
【0031】
本発明における耐熱性シートは、少なくともモールド樹脂による封止の工程でかかる加熱に対して耐えるだけの耐熱性を有していればよく、モールド樹脂による封止工程は一般的に175℃前後の温度がかかることから、このような温度条件下での著しい収縮といった変形、あるいは流動や分解などシートそのものが破壊を生じない耐熱性を持っている必要性がある。さらに好ましくは、リードフレームとの合わせる作業性を考慮した場合、ワイヤボンディング工程以前、あるいは半導体チップの搭載工程以前にあらかじめリードフレームと合わせておくことも考えられるため、それぞれの工程に対してもかかる温度に十分耐える熱特性を有していることがさらに好ましい。
【0032】
なお、本発明のリードフレーム積層物とは、粘着あるいは接着テープのように貼り合わせるタイプだけでなく、成型金型中などでリードフレームとシートを重ねて単に密着させている場合なども含まれる。
【0033】
本発明の特徴は、図6に示すように、上記のごとき積層状態で、リードフレーム10の端子部11f,11gの突出側を深さ5μm以上で耐熱性シート20に埋入させたことにある。すなわち、リードフレーム10の端子部11f,11gのアウター側の最表面に単に粘着テープがついているだけでなく、リードフレームの端子部11f,11gと立体的な接触を得ることで、テープの粘着力だけでは抑えにくかった小型の端子部分に関しても立体的にシールする形とすることで、樹脂の廻りこみをよく抑えることが出来る。なお、埋入するとは、端子部11f,11gなど一部分だけが埋入していてもよく、この場合の5μm以上というのは最大埋入深さを意味している。
【0034】
また、耐熱性シート20に埋入している分だけ、封止樹脂17による封止が行われないことから、結果的にスタンドオフを形成することとなり、半導体装置の基板等への実装信頼性も向上する。この場合のスタンドオフは少なくとも5μm以上、好ましくは10〜50μm程度がもっとも効果的である。従って、耐熱性シート20に埋入する深さも、10〜50μmが好ましい。
【0035】
具体的な埋入の方法は、特に限定されるものではないが、たとえば、
(1)耐熱性シートを構成する部材の一部または全部が変形しやすい構造を備えており、リードフレームと合わせた際にその密着力によって埋入させる方法、
(2)耐熱性シートを構成する一部が、積層時において未硬化あるいは軟化状態でリードフレームを積層して埋入させ、後に樹脂封止あるいはその後のシート剥離に耐える剛性強度に硬化させる方法、
(3)耐熱性シートとリードフレームを合わせた後、耐熱性シート側が膨張変形してリードフレームを取り込む方法などが挙げられる。
【0036】
上記(1)の方法としては、例えば多孔質、発泡体などのクッション素材を配置するものが挙げられる。好ましくは、耐熱性樹脂からなる多孔質層を備える耐熱性シートを用いる方法であり、封止工程で封止樹脂が多孔質層に含浸されるのを防止する上で、図7に示すように、多孔質層20の封止する側の表面に非多孔質層20を設けたものが更に好ましい。
【0037】
多孔質層を形成する耐熱性樹脂としては、ポリテトラフルオロエチレン(PTFE)、エチレン−テトラフルオロエチレン共重合体(ETFE)、テトラフルオロエチレン−パーフルオロアルキルビニルエーテル共重合体(PFA)、テトラフルオロエチレン−ヘキサフルオロプロピレン共重合体(FEP)等のフッ素樹脂、又はポリイミド、ポリエステル、ポリアミド、特に芳香族ポリアミド、ポリアミドイミド、ポリエーテルイミド、ポリエーテルサルホン等が挙げられる。また、多孔質層は、湿式凝固法、乾式凝固法、延伸法など種々の製膜法にて形成することができる。
【0038】
また、多孔質層の空孔率は、好適な埋入深さを得る上での変形のしやすさから、少なくとも30%以上、更に取扱い性なども考慮すると、40〜80%程度であることがよい。また、多孔質層の厚みは、同様の理由から、10〜500μmが好ましい。
【0039】
非多孔質層を設ける場合の材質としては、上記と同様の耐熱性樹脂などが挙げられるが、封止樹脂との離型性の点から、フッ素樹脂、例えばポリテトラフルオロエチレン(PTFE)、エチレン−テトラフルオロエチレン共重合体(ETFE)、テトラフルオロエチレン−パーフルオロアルキルビニルエーテル共重合体(PFA)、テトラフルオロエチレン−ヘキサフルオロプロピレン共重合体(FEP)等が好適なものとして挙げられる。また、端子部の埋入を好適にする上で、非多孔質層の厚みは5〜50μmが好ましい。非多孔質層を多孔質層と積層一体化する方法は、全面に接着剤等や、熱ラミネートして貼り合わせる他、部分的に端部のみ接着させて実質的に重ねられた状態であってもよい。
【0040】
上記(2)の方法の場合、図8に示すように、耐熱性シート20が、端子部11f,11gの突出側を埋入させた後に硬化反応させた樹脂層20cと、その樹脂層20cが接着した基材層20dとを備えるものとなる。樹脂層20cは、ホットメルト型接着剤のように加熱状態で軟化する樹脂層でもよいが、端子部の突出側を埋入させた後に硬化反応によりある程度硬化する粘着剤又は接着剤からなる樹脂層が好ましい。当該樹脂層20cとしては、UV架橋性樹脂、熱架橋性樹脂などを樹脂成分とするものが挙げられ、アクリル系の粘着剤、シリコーン系の粘着剤などが好ましい。
【0041】
但し、本発明では、樹脂封止後に耐熱性シートを剥離する必要があり、その際に接着力が高過ぎると、半導体装置を破損するおそれがあるため、上記の樹脂層が、金属及び封止樹脂との接着力が適度に小さいことが好ましい。かかる観点から、当該樹脂層としては、アクリル系又はシリコーン系の粘着剤とUV硬化型の架橋剤を混合して用いることが、硬化前の粘度と硬化後の強度を任意に調整しやすいので好ましい。なお、樹脂層の厚みは、端子部の埋入深さ以上となる5μm以上であればよいが、硬化反応後の樹脂層のクッション性(弾性)が高くなる材質の場合には、端子部の埋入深さに合わせて、厚さ10〜50μmが好ましい。
【0042】
基材層としては、アルミニウム箔などの金属箔や、耐熱性樹脂フィルムが使用でき、耐熱性樹脂フィルムとしては、耐熱性の高いポリイミドフィルムやアラミドフィルムの他、ポリエチレンテレフタレート(PET)フィルム、ポリエチレンナフタレート(PEN)フィルム、ポリエーテルサルフォン(PES)フィルム、ポリエーテルイミド(PEI)フィルム、ポリサルフォン(PSF)フィルム、ポリフェニレンサルファイド(PPS)フィルム、ポリアリレート(PAR)フィルム、又は液晶ポリマー(LCP)フィルムなどが挙げられる。基材層の厚みは、耐熱性シートの引き剥がし時に、破断を生じくくする上で、10〜100μmが好ましく、20〜50μmがより好ましい。
【0043】
また、封止樹脂面から突出させる端子部のアウター側面を平坦化(面一)する上で、端子部のアウター側面の少なくとも一部が、基材層の表面に接当した状態で樹脂層に埋入していることが好ましい。
【0044】
上記(3)の方法において、積層後に膨張変形する材料としては、加熱等により発泡増量して不可逆的に厚みが増加する熱発泡体シートや、それを基材層に形成したものなどが挙げられる。
【0045】
一方、本発明の半導体装置の製造方法は、以上のようなリードフレーム積層物のインナー側の端子部に半導体チップを電気的に接続した状態で、その半導体チップを封止樹脂によりインナー側から樹脂封止する工程を含むものである。具体的には、図1に示すように、耐熱性シート20を積層する積層工程と、半導体チップ15の搭載工程と、ボンディングワイヤ16による接続工程と、封止樹脂17による封止工程と、封止された構造物21を切断する切断工程とを含むものが例示できる。
【0046】
〔別の実施形態〕
(1)前述の実施形態では、ダイパッドを有するリードフレームを用いた半導体装置の製造方法の例を示したが、ダイパッドを有しないリードフレームを用いてもよい。また、端子部の配置形状なども何れでもよい。またリードフレームは、少なくとも端子部が金属製であればよく、他の部分は耐熱性樹脂やセラミックス等で形成されていてもよい。
【0047】
(2)前述の実施形態では、ボンディングワイヤにて接続工程を行う例を示したが、例えば半導体チップの下側に設けた電極パッドと端子部との間で、はんだ等のソルダーによる接続を行ってもよい。これは、第2実施形態についても同様である。
【0048】
(3)前述の実施形態では、複数の半導体チップ15を同じキャビティ内で一括封止する例を示したが、液状の封止樹脂を用いて、ポッティング後に硬化させてもよい。また、1つの半導体チップのみをキャビティ内で個別封止してもよい。
個別封止の場合、封止樹脂を切断する工程が不要となる。
【0049】
【実施例】
以下、本発明の構成と効果を具体的に示す実施例等について説明する。
【0050】
実施例1
PTFEファインパウダー(ダイキン(株)製ポリフロンF−104)に液状潤滑剤20wt%を加えたペースト状の混和物を予備成形し、ペースト押出により丸棒状に成型した。成形物を厚み0.2mmに圧延し液状潤滑剤を除去後、二軸に延伸して厚さ:40μm,気孔率:55%のPTFE多孔質シートを得た。次いで、厚さ10μmのPTFEフィルム上に厚さ約2μmのFEP層をキャスティングした基材フィルムに、上記多孔質シートをを加熱ラミネートして貼り合わせ、耐熱性シートを得た。
【0051】
この耐熱製シートのPTFEキャスティングフィルム側を、端子部分に銀めっきが施された一辺が9Pin×2列配列タイプのLLGAが3個×3個に配列された銅製のリードフレームのアウター側に圧着した。その際、リード端子を初めとしたパターン部分のPTFE多孔質部分が潰れて,PTFEキャスティングフィルムが変形し、結果的に耐熱性シートへ30〜40μm程度リードフレームの端子部が食い込んだ状態となった(図7参照)。
【0052】
このリードフレームのダイパッド部分に半導体チップをエポキシフェノール系の銀ペーストを用いて接着し、180℃にて1時間ほどキュアすることで固定した。つぎに、リードフレームは耐熱性シート側から真空吸引する形で200℃に加熱したヒートブロックに固定し、さらにリードフレームの周辺部分をウインドクランパーにて押さえて固定した。これらを、(日本アビオニクス製)の60KHzワイヤボンダーを用いての25μmの金線(田中貴金属製GLD−25)にてワイヤボンディングを行った。
【0053】
さらにエポキシ系モールド樹脂(日東電工製HC−300)により、これらをモールドマシン(TOWA製Model−Y−serise)を用いて、175℃で、プレヒート40秒、インジェクション時間11.5 秒、キュア時間120秒にてモールドした後、耐熱性シートを剥離した。なお、さらに175℃にて3時間ほどポストモールドキュアを行って樹脂を十分に硬化させた後、ダイサーによって切断して、個々のLLGAタイプ半導体装置を得た。
【0054】
このようにして得られたLLGAは、樹脂のはみ出しもなく、また各リード端子部分におよそ20μmのスタンドオフを作成することができた。
【0055】
実施例2
アクリル酸エステル(2−エチルヘキシルアクリレート)80重量部にアクリル酸20重量部と光開始剤(チバガイギー製『イルガキュア184』)を0.5重量部混合したUV硬化型粘着剤を、厚さ50μmのFTFE製フィルムに約30〜35μmの厚さで塗布した。この粘着層側に実施例1と同様のリードフレームを載せて積層し、その端子部のアウター側が基材フィルムに接当した状態(図8参照、埋入深さ約35μm)、高圧水銀灯にて紫外線を照射し、粘着剤を充分硬化させることで貼り合わせを行った。
【0056】
以下、実施例1と同様に処理したところ、得られたLLGAは、樹脂のはみ出しもなく、また各リード端子部分に35μm程度のスタンドオフを作成することができた。更に、樹脂封止後の耐熱性シートの剥離性も良好であった。
【0057】
比較例1
25μmポリイミドフィルム(東レデュポン製カプトン100H)を基材として、シリコーン系粘着材(東レダウコーニング製SD−4587L)を用いた厚さ5μmの粘着層を設けた耐熱性粘着テープを作成した。
【0058】
このテープを実施例1の耐熱性シートと同様にリードフレームに貼り合わせた(実質的に埋入せず)以外は、実施例1と同様に処理したが、端子部分への樹脂の廻りこみを充分に抑えることができず、約60%以上の端子にフラッシュバリが認められた。また、スタンドオフも実質的にほとんど確認できなかった。
【図面の簡単な説明】
【図1】一般的な半導体装置の製造方法の例を示す工程図
【図2】本発明におけるリードフレームの一例を示す図であり、(a)は正面図、(b)は要部拡大図、(c)は樹脂封止後の状態を示す底面図
【図3】本発明における樹脂封止工程の一例を示す縦断面図
【図4】本発明によって得られる半導体装置の一例を示す図であり、(a)は底面図、(b)は正面視断面図
【図5】本発明によって得られる半導体装置の他の例を示す図であり、(a)は底面図、(b)は正面視断面図
【図6】耐熱性シートを剥離する前の図5の半導体装置を示す正面視断面図
【図7】耐熱性シートを剥離する前の半導体装置の一例を示す要部拡大した正面視断面図
【図8】耐熱性シートを剥離する前の半導体装置の他の例を示す要部拡大した正面視断面図
【符号の説明】
10 リードフレーム
11a 開口部
11b 端子部
11c ダイパッド
11f〜g 端子部
15 半導体チップ
15a 電極パッド
16 ボンディングワイヤ
17 封止樹脂
20 耐熱性シート
20a 非多孔質層
20b 多孔質層
20c 樹脂層
20d 基材層
21 封止された構造物
21a 半導体装置

Claims (2)

  1. 半導体チップを樹脂封止する際に封止樹脂面から突出可能な端子部を有するリードフレームと、その端子部の突出側を深さ5μm以上で埋入させた耐熱性シートとを備え、
    前記耐熱性シートが、耐熱性樹脂からなる多孔質層を備えるとともに、前記多孔質層の封止する側の表面に非多孔質層を備えるリードフレーム積層物。
  2. 請求項1に記載のリードフレーム積層物のインナー側の端子部に半導体チップを電気的に接続した状態で、その半導体チップを封止樹脂によりインナー側から樹脂封止する工程を含む半導体装置の製造方法。
JP2001020244A 2001-01-29 2001-01-29 リードフレーム積層物および半導体装置の製造方法 Expired - Fee Related JP4526714B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001020244A JP4526714B2 (ja) 2001-01-29 2001-01-29 リードフレーム積層物および半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001020244A JP4526714B2 (ja) 2001-01-29 2001-01-29 リードフレーム積層物および半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010103891A Division JP2010212715A (ja) 2010-04-28 2010-04-28 リードフレーム積層物および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002222911A JP2002222911A (ja) 2002-08-09
JP4526714B2 true JP4526714B2 (ja) 2010-08-18

Family

ID=18885981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001020244A Expired - Fee Related JP4526714B2 (ja) 2001-01-29 2001-01-29 リードフレーム積層物および半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4526714B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5077980B2 (ja) * 2006-03-06 2012-11-21 日東電工株式会社 半導体装置の製造方法
JP5588950B2 (ja) * 2011-10-17 2014-09-10 日東電工株式会社 耐熱性粘着テープ
JP5907084B2 (ja) * 2013-02-01 2016-04-20 株式会社デンソー 半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08142107A (ja) * 1994-11-21 1996-06-04 Apic Yamada Kk 樹脂モールド装置及び樹脂モールド用リリースフィルム
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JPH10305439A (ja) * 1997-05-01 1998-11-17 Apic Yamada Kk 樹脂モールド方法及び樹脂モールド装置
JPH11260985A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム,樹脂封止型半導体装置及びその製造方法
JP2000243891A (ja) * 1999-02-24 2000-09-08 Matsushita Electronics Industry Corp 樹脂封止型半導体装置,その製造方法及びリードフレーム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08142107A (ja) * 1994-11-21 1996-06-04 Apic Yamada Kk 樹脂モールド装置及び樹脂モールド用リリースフィルム
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JPH10305439A (ja) * 1997-05-01 1998-11-17 Apic Yamada Kk 樹脂モールド方法及び樹脂モールド装置
JPH11260985A (ja) * 1998-03-12 1999-09-24 Matsushita Electron Corp リードフレーム,樹脂封止型半導体装置及びその製造方法
JP2000243891A (ja) * 1999-02-24 2000-09-08 Matsushita Electronics Industry Corp 樹脂封止型半導体装置,その製造方法及びリードフレーム

Also Published As

Publication number Publication date
JP2002222911A (ja) 2002-08-09

Similar Documents

Publication Publication Date Title
JP5551568B2 (ja) 樹脂封止用粘着テープ及びこれを用いた樹脂封止型半導体装置の製造方法
JP3849978B2 (ja) 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
JP4125668B2 (ja) 半導体装置の製造方法
JP4619486B2 (ja) リードフレーム積層物および半導体部品の製造方法
JP4566568B2 (ja) 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
JP4357754B2 (ja) 半導体装置の製造方法
JP2006318999A (ja) 半導体装置製造用接着フィルム
JP4526714B2 (ja) リードフレーム積層物および半導体装置の製造方法
JP3934041B2 (ja) 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
CN103305138A (zh) 树脂密封用压敏粘合带和树脂密封型半导体器件的生产方法
JP2010212715A (ja) リードフレーム積層物および半導体装置の製造方法
WO2008073084A1 (en) An integrated circuit package and a method for dissipating heat in an integrated circuit package
JPH10135249A (ja) 樹脂封止型半導体装置
JP5160575B2 (ja) 半導体装置の製造方法及びこれに用いる耐熱性粘着テープ
JP2005056888A (ja) 耐熱性シート
JP2005243706A (ja) 半導体装置製造用耐熱性粘着テープおよび半導体装置の製造方法
JP4910336B2 (ja) 接着シートのラミネート方法及び半導体装置の製造方法
JP4507380B2 (ja) 半導体装置の製造方法及びそれに用いるリードフレーム積層物
JPH10214925A (ja) 半導体素子封止用封止ラベル
JP2002110884A (ja) リードフレーム積層物
JP5275159B2 (ja) 半導体装置の製造方法
JP4140963B2 (ja) 半導体装置の製造方法及びその方法に使用する接着テープ並びにその方法によって製造される半導体装置
KR101923736B1 (ko) 수지 봉지용 점착 테이프 및 수지 봉지형 반도체 장치의 제조방법
JP2002222822A (ja) 半導体装置の製造方法
JP4902627B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061225

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091016

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091214

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20091214

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100209

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100428

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100517

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100601

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100602

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130611

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160611

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees