JP4495466B2 - 微小電気機械システム - Google Patents
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Description
(a)バリア材料を電気的に絶縁する第1の層を基板の表面に形成する工程と、
(b)前記基板の第1の領域を露出するように前記第1の層をパタニングする工程と、
(c)前記基板の第1の領域をイオン注入を用いてドープしてJFETのウェル領域を形成する工程と、
(d)基板の第1層および第1の領域の両方の表面にバリア材料の第2の層を形成する工程と、
(e)基板の第1の領域の一部分を露出するように、前記バリア材料をパタニングする工程と、
(f)基板の第1の領域の露出した部分をイオン注入を用いてドープして、JFETのソースコンタクト領域およびドレインコンタクト領域を形成する工程と、
(g)基板の第2の領域を露出するように、バリア材料をパタニングする工程と、
(h)基板の第2の領域をイオン注入を用いてドープして、JFETのゲートコンタクト領域および基板コンタクト領域を1回の注入工程で形成する工程とを含む。
Claims (27)
- センシング素子および該センシング素子に電気的に接続された接合電界効果トランジスタ(JFET)を組み込んだ微小電気機械システム(MEMS)を製造する方法であって、
(a)電気絶縁のバリア材料の第1の層を基板の表面に形成する工程と、
(b)基板の第1の領域を露出するように第1の層をパタニングする工程と、
(c)基板の第1の領域をイオン注入を用いてドープしてJFETのウェル領域を形成する工程と、
(d)基板の第1の層および第1の領域の両方の表面にバリア材料の第2の層を形成する工程と、
(e)基板の第1の領域の一部分を露出するように、バリア材料の第2の層をパタニングする工程と、
(f)基板の第1の領域の露出した部分をイオン注入を用いてドープして、JFETのソースコンタクト領域およびドレインコンタクト領域を形成する工程と、
(g)基板の第2の領域を露出するように、バリア材料の第2の層をパタニングする工程と、
(h)基板の第2の領域をイオン注入を用いてドープして、JFETのゲートコンタクト領域および基板コンタクト領域を1回の注入工程で形成する工程とを含んだ、微小電気機械システム(MEMS)を製造する方法。 - 工程(e)において第2の層をパタニングする前に、工程(f)において第2の領域におけるイオン注入を妨げるために十分なバリア材料が残るように、基板上に重ね合わされた第1の層および第2の層を合わせた厚さよりも基板上の第2の層の厚さを実質的に薄くする請求項1に記載の方法。
- ゲート−基板間の漏れを低減させるさらなる工程において、第2の層を用いて第1の領域を被覆することによって形成されたウェルの端部周囲にスペーサが形成される請求項1または2に記載の方法。
- 下側のトポロジに起因して層がより厚くなっている領域内にスペーサを残すために、第2の層上にバリア材料の別の層を形成し、かつ該別の層が延在する全体にわたって前記別の層を方向的にエッチングすることによって、スペーサが形成される請求項3に記載の方法。
- ソースコンタクト領域およびドレインコンタクト領域がそこを通して注入される第1の領域の一部分を露出するようにバリア材料をパタニングする間に、前記一部分を露出させるためにバリア層の部分がエッチングされ、かつ第2の領域に重なっている層のさらなる部分が、層厚の途中までだけ同時にエッチングされる請求項1から4のいずれかに記載の方法。
- ドーピングを活性化するためにアニーリング工程が提供される請求項1から5のいずれかに記載の方法。
- JFETおよびセンシング素子のコンタクト領域への電気的に導電性のある接続を形成するために、1つまたは複数のメタライゼーション層がデポジットかつパタニングされるメタライゼーション工程が提供される請求項1から6のいずれかに記載の方法。
- 電気的に導電性のある接続とコンタクト領域との間に電気的コンタクトを確立するために、バリア材料のさらなる層にコンタクトホールが形成される、さらなるパタニング工程が提供される請求項7に記載の方法。
- 少なくとも1つのバイアス抵抗器が、材料のさらなる層をデポジットかつパタニングすること、およびバイアス抵抗器を形成するためにパタニングにより露出させた領域をドーピングすることによって形成される、抵抗器を形成する工程が提供される請求項1から8のいずれか一項に記載の方法。
- 材料のさらなる層がポリシリコン層である請求項9に記載の方法。
- JFETをバイアスするバイアスダイオード接合が製造工程によって形成される請求項1から10のいずれかに記載の方法。
- 各パタニング工程が、フォトレジストマスクを通して層が選択的に露出されかつ層が選択的にエッチングされるリソグラフィ工程を含む請求項1から11のいずれかに記載の方法。
- エピタキシャル層が基板の表面の少なくとも選択された領域に形成される請求項1から12のいずれかに記載の方法。
- ディープ反応性イオンエッチング(DRIE)、異方性ウェットエッチング、または犠牲表面マイクロマシニング加工によって、MEMSの機械的アクチュエータが形成される請求項1から13のいずれかに記載の方法。
- 可動素子および可動素子の起動を示す電気的出力信号を提供する電気的センシング素子を組み込んだ基板を備えた微小電気機械システム(MEMS)であって、接合電界効果トランジスタ(JFET)が、センシング素子と共に基板上にモノリシック集積され、かつ外部の効果に対して感度の低い出力信号を提供するインピーダンス変成器として機能するようにセンシング素子に電気的に接続され、JFETのゲートコンタクト領域および基板コンタクト領域が、基板の同じ側に1回のイオン注入工程によって形成された微小電気機械システム。
- センシング素子が、アクチュエータの動きに依存する程度までアクチュエータに容量結合された容量素子である請求項15に記載のシステム。
- センシング素子およびセンシング素子に電気的に接続された接合電界トランジスタ(JFET)を組み込んだ基板を備えた微小電気機械システム(MEMS)であって、該微小電気機械システムが、請求項1から14のいずれか一項の方法を用いて形成される微小電気機械システム。
- JFETが、センシング素子内に形成される請求項15、16、または17に記載のシステム。
- JFETが、ウェルによって定められ、スペーサがウェルの端部周囲に形成される請求項15、16、17、または18に記載のシステム。
- 基板が、2つの回路部分内に異なる基板電位が可能となるように、メサ分離によって分離された2つの回路部分を組み込んだ請求項15から19のいずれか一項に記載のシステム。
- 2つの回路部分が、1つまたは複数のエアブリッジまたは分離リフィルブリッジを用いて相互接続された請求項20に記載のシステム。
- JFETのコンタクトへの接続が、寄生端部トランジスタが形成されるのを実質的に回避するように絶縁層内のコンタクトホールを通して形成される請求項15から21のいずれか一項に記載のシステム。
- JFETが形成される層が結晶n型シリコンである請求項15から22のいずれか一項に記載のシステム。
- JFETが形成される層が結晶p型シリコンである請求項15から22のいずれか一項に記載のシステム。
- JFETが、下方の基板層に対する異なるドーピングレベルの基板上のエピタキシャル層に形成される請求項15から24のいずれか一項に記載のシステム。
- JFETが、基板上のエピタキシャル層に形成され、可動素子が、エピタキシャル層が存在していない基板の近接する部分に形成される請求項25に記載のシステム。
- 基板が、SOI、SOG、またはSOS基板である請求項15から26のいずれか一項に記載のシステム。
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