JP2005519778A

JP2005519778A - 電子回路を有する炭化ケイ素超小型電気機械デバイス

Info

Publication number: JP2005519778A
Application number: JP2003574560A
Authority: JP
Inventors: コーネゲイ，ケビン; アトウェル，アンドリュー，ライアン; バルセヌ，ミハエラ; ダスター，ジョン; ハイル，エスキンダー; リー，セ
Original assignee: コーネルリサーチファウンデーション、インコーポレイティッド
Priority date: 2002-03-08
Filing date: 2003-03-07
Publication date: 2005-07-07
Also published as: AU2003231965A8; WO2003076330A3; US20080093605A1; US20040077164A1; EP1487738B1; ATE407097T1; EP1487738A2; CN1652995A; US7170141B2; WO2003076330A2; AU2003231965A1; US7615788B2; DE60323344D1

Abstract

エッチング速度の遅い炭化ケイ素を基板上に電子デバイス及び超小型電気機械デバイスを形成する方法は、基板上に回路を形成することによって実行する。炭化ケイ素基板よりエッチング速度が遅い保護層を回路上に形成する。その後、基板により支持される超小型電気機械構造を形成する。回路は１つの実施例では電界効果トランジスタより成り、保護層は重金属層より成る。

Description

本発明は、炭化ケイ素上のデバイスの形成に関し、さらに詳細には、炭化ケイ素上における超小型電気機械デバイスと電子回路のモノリシック集積化に関する。

現在、超小型電気機械デバイス（ＭＥＭＳ）は集積回路を有するシリコン基板上に形成されている。しかしながら、シリコンを用いる回路は過酷な環境には十分にふさわしいとは言えない。過酷な環境に対するＭＥＭＳの多くの用途あるいは多くのＭＥＭＳデバイスが考慮されているが、高温に耐えうるＭＥＭＳ及び回路の堅牢な組み合わせが求められている。

発明の概要

電子回路を有する超小型電気機械（ＭＥＭＳ）デバイスは、共通の炭化ケイ素基板上に形成される。ＭＥＭＳデバイスは、炭化ケイ素電子プロセスの一部として作製されるため、大型の圧電歪み感知領域または表面を微細加工した静電感知領域の形成が可能となる。

１つの実施例において、電子回路プロセスは、特注のプログラム可能な論理回路のための不揮発性メモリを介するプログラム可能なデジタル機能により信号のコンディショニング及びシステム制御を行うための温度補償金属酸化物半導体（ＭＯＳ）デバイスを含む。

炭化ケイ素の特異な材料特性を有効に活用して、電子回路をモノリシックに集積化した超小型電気機械デバイスを作製するためのプラットフォームが与えられる。処理ステップにより、構造部分及び電子部分をそれぞれ独立して作製できるだけでなく、これらの部品を同一の基板上にモノリシック構造として集積化することが可能である。

１つの実施例において、電子回路を部分的に作製し、保護層を形成した後、ＭＥＭＳ構造及び残りの電子回路を形成する。ＭＥＭＳ構造には幾つかのオプションがあるが、それには、膜またはボス付き膜もしくは保証質量のあるまたはない片持ちばりを作り出すバルク微細加工プロセス及びプレナー構造のための２つの構造層を有する表面微細加工プロセスが含まれる。機械的な運動を電気信号に変換するこのプロセスの変換作用は、バルクプロセスの圧電歪み感知領域かまたは表面微細加工プロセスからの静電感知により生じる。

このプロセスの電子部分は高温動作に対して補償されたＭＯＳ構造を含むが、これはアナログ増幅器または信号制御回路として使用できる。さらに、プログラミングのためのデジタル及び論理機能を提供するために不揮発性メモリ構造が作製される。

さらに別の実施例において、１またはそれ以上の炭化ケイ素超小型電気機械デバイスと、電子回路とは、共通の炭化ケイ素基板上で集積化される。ＭＥＭＳデバイスは炭化ケイ素電子プロセスの一部として作製させるため、バルク圧電歪み感知領域または表面微細加工静電感知領域を、バルク微細加工から表面微細加工構造にわたるＭＥＭＳ素子から形成することが可能である。電子回路プロセスは、特注のプログラム可能な論理デバイスのための不揮発性メモリを介するプログラム可能なデジタル機能により信号コンディショニング及びシステム制御のための温度補償ＭＯＳ回路を含む。

以下の詳細な説明において、本発明の特定の好ましい実施例を例示し、本願の一部を構成する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も利用可能であり、本発明の思想及び範囲から逸脱しないで構造的、論理的及び電気的な変形を行えることを理解されたい。従って、以下の詳細な説明は限定の意味で捉えるべきではなく、本発明の範囲は、頭書の特許請求の範囲をこの範囲に当然備わるべきである均等物の全範囲と共に正しく解釈することにより決定される。

過去数年にわたり、シリコン上での超小型電気機械デバイス（ＭＥＭＳ）と電子デバイスのモノリシックな集積化が成功裏に進んでいる。しかしながら、かかるデバイスは過酷な環境条件では故障するのが通例である。ＳｉＣ上に形成されたデバイスは過酷な環境においては格段に良好な動作性能を示すが、かかるデバイスと電子デバイスとの集積化は困難であることがわかっている。

ＳｉＣを用いるＭＥＭＳと電子デバイスの集積化に係る大きな課題の１つは処理技術である。炭化ケイ素はシリコンＣＭＯＳプロセスに使用される殆どのウェットエッチング用化学物質に対して不活性であるため、プラズマを用いるディープ反応性イオンエッチング（ＤＲＩＥ）をＭＥＭＳ構造の形成に使用することができる。長いＤＲＩＥプロセスが電子デバイス及び回路に損傷を与える可能性があるため、これにより、電子デバイスの集積化を行う際に特異な課題が提供される。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のゲートが存在する金属酸化物半導体界面を維持することは、使用可能なＭＯＳＦＥＴを成功裏に作製する上で重要である。このプロセス時にＭＥＭＳ構造を形成しながらその界面を保護しなければならない。

１つの実施例において、電気メッキした重金属のような保護層が電子回路上に形成される。炭化ケイ素はエッチング速度が小さいため、酸化物を用いる保護層はエッチング速度が速すぎてその仕事ができない。保護層は、１つの実施例では厚さ約１０ミクロンのニッケルである。この層の厚さは、リフトオフを成功裏に使用するために制限される。他の重金属を用いることも可能である。炭化ケイ素のエッチング速度よりも長く生き残る犠牲マスク材料を用いることもできる。１つの実施例において、犠牲層のエッチング速度は、フッ素化プラズマ中で毎分１マイクロメートルのオーダーである。エッチング剤としてＳＦ₆、ＣＦ₄または高温アンモニア浴のウェットエッチング剤を用いる。さらに別の実施例において、回路形成前に炭化ケイ素基板に、ＭＥＭＳデバイスの形成を容易にする所望形状のスルーホールを切削する。

１またはそれ以上の炭化ケイ素超小型電気機械（ＭＥＭＳ）デバイスと電子回路とを共通の炭化ケイ素基板上に集積化する方法が開示される。ＭＥＭＳデバイスは、バルク圧電歪感知領域または表面微細加工静電感知領域の形成を可能にする炭化ケイ素電子プロセスの一部として作製される。１つの実施例において、電子回路プロセスは、特注のプログラム可能な論理デバイスのために不揮発性メモリを介してプログラム可能なデジタル機能により信号コンディショニング及びシステム制御を行うための温度補償ＭＯＳを含む。

炭化ケイ素の特異な材料特性を有効に活用して、電子回路を有するモノリシックに集積化された超小型電気機械デバイスを作製するためのプラットフォームが形成される。炭化ケイ素の材料特性は作製上の多くの課題を提供する。これらの課題に対処するために、特異で新規なプロセス手順が特異な処理ステップと共に開発されており、これにより構造部分及び電子部分を別個に作製できるだけでなくこれらの部分を同一基板上にモノリシックに集積化することが可能となっている。シリコン基板のために開発された方法は簡単に炭化ケイ素に転用できるものではない。作製上の異なるアプローチがこれらの構造を開発する上で必要である。

１つの実施例において、電子デバイスを部分的に作製した後、ＭＥＭＳ構造及び残りの電子デバイスを作製する。ＭＥＭＳ構造には幾つかのオプションがあるが、それには、膜またはボス付き膜もしくは保証質量のあるまたはない片持ちばりを作り出すバルク微細加工プロセス及びプレナー構造のための２つの構造層を有する表面微細加工プロセスが含まれる。機械的な運動を電気信号に変換するこのプロセスの変換作用は、バルクプロセスの圧電歪み感知領域かまたは表面微細加工プロセスからの静電感知により生じる。

ＳｉＣのＭＥＭＳをＳｉＣの電子デバイスとモノリシックに集積化するための詳細な作製上の流れ及び回路プロセスは以下の通りである。このプロセスを用いると、約２８０℃の温度で作動する機能電子デバイス及び回路だけでなくＭＥＭＳ構造を形成できる。このプロセスにより、ＭＥＭＳ構造を、プロセスの流れの初期に、中間で、または最後の最後に作製することができる。ＭＥＭＳコンポーネントを任意の電子デバイス処理の前に作製する場合は、イオンインプラント活性化熱サイクル（１６００℃で３０分）の間にＭＥＭＳ構造が損傷しないように注意を払う必要がある。ＭＥＭＳ構造を全てのイオンインプランテーション及び高温活性化ステップの直後に作製するのが理想的である。さらに、全ての電子デバイスを処理した後にＭＥＭＳ構造を作製してもよい。この場合、厚い保護パッシベーション誘電層を電子デバイスの上に堆積させる。ＭＥＭＳ構造を形成するために長時間ＤＲＩＥステップを用いるため、作製前に回路のレイアウトにかなりの注意と考慮を払う必要があろう。例えば、完成したデバイス及び回路が厚さ１５ミクロン以下のニッケルのＤＲＩＥマスクにより高エネルギーのプラズマから保護されるようにレイアウトを構成する。

形成可能なさらに別の電子デバイスには、Ｐ−Ｎ及びショットキーダイオード、ＭＯＳ及びＭＩＭキャパシタ、Ｎ及びＰ型エンハンスメントモードＭＯＳＦＥＴ、Ｎ型ノーマリオンデプリーションモードＮＭＯＳＦＥＴ、及びＭＥＭＳ構造から得られるデータを処理する信号コンディショニング／増幅器回路が含まれる。これらの装置及びデバイスは、最高約２８０℃またはそれより高い温度で機能する。さらに、ＭＥＭＳ構造には、歪み感知に使用する圧電抵抗を有する微細加工円形ダイアフラム圧力／加速度センサーを含まれる。

以下の記述は、図１乃至１Ｕに示す炭化ケイ素電子デバイス及びＭＥＭＳ構造を作製するためのプロセスの流れを示す一例である。

図１Ａは、このプロセスの開始に用いる単結晶炭化ケイ素基板１００を示す。１つの実施例において、回路形成前にベースとなる基板を提供するために、ウェーハ上にはＳｉＣの約３マイクロメートルのエピタキシャル層を形成する。このエピタキシャル層には所望の濃度にドーピングすることができる。さらに別の実施例では、イオンインプランテーションにより基板に所望の濃度のドーピングが行われる。

基板１００の表面は、洗浄用溶媒及び洗浄用酸により適当な状態にする。１つの実施例において、少なくとも１つの表面１００をそのような状態にする。種々のマスクステップ間にアラインメントを行うために、基板にレジストレーションマーク１０３をエッチングにより形成する。このようなマークを多数使用することがある。Ｐウェル１０４を形成するために表面１００にパターンを形成する。Ｐウェブを画定するためにＰ型ドーパントをイオンインプランテーションまたは選択エピタキシャル成長により導入する。その後、再び、Ｎウェブを形成するために基板表面にパターンを形成する。Ｎウェル１０６を画定するために、Ｎ型ドーパントをイオンインプランテーションまたは選択エピタキシャル成長により導入する。その後、イオンインプランテーションまたは選択エピタキシャル成長によりＰ型ドーパントを導入するために表面１００にパターンを形成して、ＰＦＥＴデバイスのＰ＋領域１０８を画定する。その後、イオンインプランテーションまたは選択エピタキシャル成長によりＮ型ドーパントを導入するために表面１００にパターンを形成して、ＮＦＥＴデバイスのためのＮ＋領域を１０６で画定する。

その後、１１０及び１１２で示すように、ＭＯＳＦＥＴのしきい値を調整するためのインプランテーションを実施する。このしきい値調整のためのインプランテーションにより、エンハンスメントモードＭＯＳＦＥＴのしきい電圧を低下させると共にノーマリオン型デプリーションモードＭＯＳＦＥＴを実現することができる。その後、電界誘電層１１４を堆積させた後、図１Ｂに示すような活性領域を画定するためにパターンを形成する。図１Ｃからわかるように、ゲート誘電層１１６を熱成長させるか堆積させ、パターンを形成する。１１８に、ポリシリコン層（ドーピング済みまたはドーピングを施していない）もしくは他のゲート電極材料を堆積させる。図１Ｄのゲート１を１１８で形成するためにゲート電極層をパターン形成する。

図１Ｅにおいて、誘電層１２０を熱成長または堆積させる。ドーピングを施した、または施していないポリシリコン層もしくは他のゲート電極材料を堆積させる。ゲート電極層にパターンを形成して１２４の所にゲート２を形成する。

図１Ｆからわかるように、その後、Ｐ＋及び／またはＮ＋オーミックコンタクトを種々のオプションに従って形成する。第１のオプションでは、Ｐ＋及びＮ＋コンタクトについてそれぞれ同じ金属１２８、１３０を堆積させた後、アニーリングステップを１回施す。別例として、その同じ金属は実際は、コンタクトの形成に適した金属の組み合わせである。第２のオプションでは、金属をＰ＋及びＮ＋コンタクトにつき別個のステップで堆積させた後、アニーリングステップを１回実行する。第３のオプションでは、金属を堆積させ、１２８、１３０で示すようにＰ＋及びＮ＋をコンタクトにつきそれぞれ別個のステップでアニーリングを行う。

図１Ｇに示すように、誘電層１３４を堆積させる。図１Ｈはポリシリコンゲートへのビアを示す。その後、誘電層１３４にパターンを形成し、エッチングしてソース／ドレインビアを、即ち、図１Ｈに示すようにゲート１ビア１３６及びゲート２ビア１３８を画定する。図１Ｉからわかるように、これらのビアに金属１４０を充填する。図１Ｊに示すように、金属層１４４を堆積させ、パターン形成した後、エッチングを施す。その後、誘電層１４８を堆積させる。図１Ｋに示すように、この誘電層にパターンを形成し、エッチングを施して金属間ビア１５０を画定する。図１Ｌに示すように、金属間ビアに金属１５４を充填する。図１Ｍに示すように、その後、金属２層１６０を堆積させ、パターンを形成し、エッチングを施す。この層はさらに別の相互接続レベルとして働く。図１Ｎからわかるように、その後、誘電層１６２を堆積させる。誘電層１６２は厚く、ＭＥＭＳ構造のエッチングに応じて直下に形成される電子デバイスの劣化を阻止するための保護層として働く。

図２からわかるように、誘電層の堆積後には幾つかのオプションが利用可能である。ボックス２１０はオプションを選択できることを示す。第１のオプションであるＡ２２０は電子デバイスの形成だけが必要な場合に選択される。オプションＢ２３０は、電子デバイスを有する表面微細加工ＭＥＭＳ構造を含めなければならない場合に選択される。オプションＣ２４０は、電子デバイスを有するバルク微細加工ＭＥＭＳ構造を含めなければならない場合に選択される。さらに別のオプション２５０は、バルク及び表面微細加工構造の両方が所望される場合に、オプションＢの後のオプションＣを使用するように、２つまたはそれ以上のオプションを利用する。

図３の断面図はオプションＡを示す。オプションＡは、電子デバイスだけを形成するために利用する。誘電体にパターンを形成し、エッチングして、パッドカット３１０を画定する。基板に到達する深いカットを形成できるが、これにより基板への直接の接触が可能となる。これは、例えば、ショットキーバリアダイオードなどの形成に利用できる。

オプションＢを、バルク微細加工を示す図４の断面図に示す。第２の、または裏側のマスクにより基板の裏側４１０にパターンを形成する。その後、裏側にエッチングを施して開口４１５、４２０を形成する。その後、基板の第１の面４２５に、上面マスクを用いてパターンを形成する。その後、上面のエッチングを行って、開口４２０を介して裏面４１０に開いたスルーホール４３０を形成する。解放構造４３３はかかるエッチングにより形成する。１つの実施例において、種々の解放構造には、片持ちばり、質量を有するビームまたはボス付き構造が含まれる。誘電層にパターンを形成し、エッチングを施して、パッドカット４３５を画定する。かかるエッチングの後、金属層１６０の残余部が存在する。

図面に示す寸法は実尺ではなく、一部の特徴部分を明瞭にするために他の特徴部分と比べて大きく描いていることに注意されたい。１つの実施例において、基板の厚さは約１００乃至３００マイクロメートルであるが、基板上に形成される種々の層は厚さが約３乃至５ミクロンである。Ｐウェル１０４の厚さは約１ミクロン、開口４１５は基板の上面の約５０マイクロメートル延びる。これらの寸法は例示的なものにすぎず、本発明から逸脱することなく有意に変更可能である。

表面微細加工のためのオプションＣを図５Ａ−５Ｅに示す。図５Ａに示すように、頂部のパッシベーション及び犠牲誘電層５１０を、パターン形成された金属アースプレーン５１５の上に堆積させる。金属層をＳｉＯ₂のような絶縁体の誘電層の上に形成する。ビア５２０または多数のビアを、金属アースプレーン５１５までエッチングした後パターン形成によるなどして形成する。図５Ｄに示すように、第１の構造層５２５を堆積させ、パターンを形成した後、第２の犠牲酸化物５３０を堆積させる。図５Ｃにおいて、第１の構造層５２５へのビア５３５はパターン形成後に形成する。図５Ｂにおいて、第２の構造層５４０を堆積させ、パターンを形成させる。パッドカットを画定し、犠牲層５１０をエッチングして、構造５２５及び５４０を同時に解放する。

この作製法を用いて構成可能なデバイスの一例には、高加速度、高Ｇ負荷及び耐高温用途のためのインテリジェント超小型システムがある。

１つの作製例において、このプロセスを、Cree, Inc.の直径１インチ、リサーチグレードのウェーハ（０００１方向から３．５度ずれている）により開始する。このウェーハは、厚さ５ミクロン以下のｎタイプ（ｎ_d＝２．９ｘ１０¹⁵ｃｍ^-3）のエピタキシャル層を含む。１つの実施例において、電子デバイスの作製に非セルフアラインメントプロセスを採用する。Ｐウェル、Ｎ＋及びＰ＋領域を形成すると共にノーマリオン型デプリーションモードＮＭＯＳＦＥＴのしきい電圧を調整するために、６００℃でのイオンインプランテーション（Ｐウェル、Ｎ＋及びＰ＋インプラント）及び室温でのイオンインプランテーション（しきい値調整インプラント）を使用する。１つの実施例に用いるインプラント種のドーズ量及びエネルギーは下記の通りである。保護層により提供される保護により、他の多くのドーズ量及びエネルギーレベルを利用できる。かかるドーズ量及びエネルギーレベルは、種々の所望のデバイス特性を得るために変更可能である。

Ｐ＋（アルミニウム）：2.2X10¹⁴cm^-2@40keV, 3.4X10¹⁴cm^-2@80keV, 4X10¹⁴cm^-2@ l30keV及び1X10¹⁵cm^-2@210keV
Ｎ＋（窒素）：4X10¹⁵cm^-2@30keV, 6X10¹⁵cm^-2@65keV, 8X10¹⁵ cm^-2@115keV及び1.4X10¹⁶ cm^-2@190keV.
Ｐウェル（ホウ素）：3.75X10¹²cm^-2@15keV, 6.3X10¹²cm^-2@35keV, 9.3X10¹²cm^-2@70keV, 1.44X10¹³cm^-2@125keV, 2.69X10¹³ cm^-2@230keV及び6X10¹³cm^-2@ 360keV.
Ｎしきい値調整インプラント（窒素）：1x10¹²cm^-2@23keV, 1.5x10¹²cm^-2@58keV, 2x10¹² cm^-2@110keV及び3.8x10¹² cm^-2@190keV.
イオンインプランテーションの後にＲＣＡ洗浄を行った後、二酸化ケイ素の薄い（２００オングストローム以下）層を熱成長させ、ＨＦディップにより剥ぎ取る。アルゴン雰囲気中において１６００℃で３０分間、ブラケット「インプラント活性化」行う。第２のＲＣＡ洗浄後、成長（１１５０℃で２時間）及び堆積ゲートの酸化（８００℃）の組み合わせにより、全厚が７５０オングストロームのゲート誘電層を形成する。Ｐ＋のドーピングを施したポリシリコンを用いてゲート電極を形成する。アルミニウム及びチタンを用いてＰ＋及びＮ＋領域のオーミックコンタクトを形成し、白金を両方の金属レベルの相互接続金属として使用する。

炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。炭化ケイ素基板上における電子デバイス及びＭＥＭＳデバイスの形成を示す断面図である。種々の構造を形成するオプションを示すブロック図である。保護層形成後における電子デバイスの形成を示す断面図である。保護層形成後のバルク微細加工を示す断面図である。保護層形成後における表面微細加工を示す断面図である。保護層形成後における表面微細加工を示す断面図である。保護層形成後における表面微細加工を示す断面図である。保護層形成後における表面微細加工を示す断面図である。保護層形成後における表面微細加工を示す断面図である。

Claims

エッチング速度が遅い炭化ケイ素基板上に電子デバイスと超小型電気機械デバイスを形成する方法であって、
基板上に回路を形成し、
回路上に炭化ケイ素基板よりエッチング速度が遅い保護層を形成し、
基板により支持される超小型電気機械構造を形成するステップより成る方法。
回路は電界効果トランジスタより成る請求項１の方法。
保護層は重金属層より成る請求項１の方法。
保護層は電気メッキされる請求項３の方法。
保護層のエッチング速度は毎分約１マイクロメートルである請求項３の方法。
保護層はニッケルより成る請求項３の方法。
保護層は約１０マイクロメートルの厚さに形成される請求項１の方法。
超小型電気機械構造はセンサーを構成する請求項１の方法。
超小型電気機械構造は、圧電歪センサー及び静電感知領域より成る群から選択される請求項１の方法。
回路は温度補償ＭＯＳデバイスより成る請求項１の方法。
回路は２８０℃またはそれより高い温度で機能する請求項１０の方法。
基板上に炭化ケイ素のエピタキシャル層を形成するステップをさらに含む請求項１１の方法。
イオンインプランテーションにより基板に不純物をインプラントするステップをさらに含む請求項１１の方法。
回路は保護層及び超小型電気機械構造の形成前に形成される請求項１の方法。
保護層は超小型電気機械構造の形成前に形成される請求項１の方法。
超小型電気機械構造の一部は回路を形成する前に形成される請求項１の方法。
炭化ケイ素基板上にデバイスを形成する方法であって、
イオンインプランテーションまたは選択エピタキシャル成長により電界効果トランジスタのウェルを形成し、
電界効果トランジスタのしきい値を調整し、
電界効果トランジスタの電極を形成し、
オーミックコンタクトを形成し、
ソース／ドレイン及び多数のゲートビアを画定し、
金属間ビアを形成し、
保護金属層を形成し、
保護金属層の上に誘電層を形成し、
保護金属層を形成した後、超小型電気機械デバイスを形成するステップより成る炭化ケイ素基板上にデバイスを形成する方法。
超小型電気機械デバイスは、トランジスタが形成される面とは反対側の基板面に形成される請求項１７の方法。
保護層は電気メッキされる請求項１７の方法。
保護層のエッチング速度は毎分約１マイクロメートルである請求項１７の方法。
保護層はニッケルより成る請求項１７の方法。
保護層は約１０マイクロメートルの厚さに形成される請求項１７の方法。
超小型電気機械構造はセンサーを構成する請求項１７の方法。
超小型電気機械構造は、圧電歪センサー及び静電感知領域より成る群から選択される請求項１７の方法。
回路は温度補償ＭＯＳデバイスより成る請求項１７の方法。
基板上に炭化ケイ素のエピタキシャル層を形成するステップをさらに含む請求項１７の方法。
炭化ケイ素基板上にデバイスを形成する方法であって、
イオンインプランテーションまたは選択エピタキシャル成長により電界効果トランジスタのウェルを形成し、
電界効果トランジスタのしきい値を調整し、
電界効果トランジスタの電極を形成し、
オーミックコンタクトを形成し、
ソース／ドレイン及び多数のゲートビアを画定し、
金属間ビアを形成し、
保護金属層を形成し、
保護金属層の上に誘電層を形成し、
金属アースプレーンへのビアを形成し、
構造層を形成し、
構造層を解放するステップより成る炭化ケイ素基板上にデバイスを形成する方法。
炭化ケイ素基板上に形成されたデバイスであって、
基板上に形成された回路と、
炭化ケイ素基板より小さいエッチング速度を有する、回路上の保護層の残余部と、
基板により支持される超小型電気機械構造より成るデバイス。