JP2009098022A - 半導体装置 - Google Patents

Abstract

【課題】加速度センサおよび圧力センサとして使用可能なＭＥＭＳセンサを備える、半導体装置を提供する。
【解決手段】半導体装置１では、半導体基板２上に、４つの下薄膜６（下電極８）および４つの上薄膜７（上電極１１）を備えるＭＥＭＳセンサ５が設けられている。上薄膜７は、それぞれ振動可能に設けられ、下薄膜６は、それぞれ上薄膜７に対して所定の間隔を空けて対向配置されている。
【選択図】図１

Description

本発明は、ＭＥＭＳ（Micro Electro Mechanical Systems）センサを備える半導体装置に関する。

最近、ＭＥＭＳセンサの携帯電話機への搭載が開始されたことから、そのＭＥＭＳセンサの注目度が急激に高まっている。ＭＥＭＳセンサの代表的なものとして、たとえば、物体の加速度を検出するための加速度センサが知られている。
図６は、加速度センサの構成を模式的に示す断面図である。
図６に示す加速度センサは、センサ本体１０１と、センサ本体１０１に保持された錘１０２と、センサ本体１０１を支持する環状の台座１０３とを備えている。

センサ本体１０１は、メンブレン１０４と、メンブレン１０４の一方面（下面）の周縁部に接続された環状の支持部１０５と、メンブレン１０４の一方面の中央部に接続された錘固定部１０６とを一体的に備えている。メンブレン１０４の他方面（上面）には、ピエゾ抵抗素子（図示せず）が形成されている。支持部１０５と錘固定部１０６とは、メンブレン１０４に近づくほど狭まる断面等脚台形状の環状溝１０７により、互いに分離されている。

錘１０２は、たとえば、円板状に形成されている。この錘１０２は、錘固定部１０６の下方に配置されて、その上面の中央部が錘固定部１０６に固定されている。
台座１０３は、センサ本体１０１の支持部１０５の下面とほぼ同じ内径および外径を有する環状に形成されている。この台座１０３上に支持部１０５が載置されることにより、センサ本体１０１が台座１０３に支持されている。そして、錘１０２は、センサ本体１０１と台座１０３が設置される面との間において、台座１０３および支持部１０５と非接触状態に設けられている。

錘１０２が加速度に応じて振れると、メンブレン１０４が振動し、メンブレン１０４上に設けられたピエゾ抵抗素子に応力が作用する。ピエゾ抵抗素子は、これに作用する応力に比例して抵抗率が変化する。そのため、各ピエゾ抵抗素子の抵抗率変化量を信号として取り出せば、その信号に基づいて、錘１０２に作用した加速度を求めることができる。
特開２００５−３５１７１６号公報

ところが、図６に示す加速度センサは、加速度の検出にのみ用いることができ、加速度以外の物理量の検出に用いることはできない。たとえば、最近の携帯電話機では、ＥＣＭ（Electret Condenser Microphone）に代えて、ＭＥＭＳ技術により作成されるシリコンマイクが搭載されてきているが、図６に示す加速度センサを、シリコンマイクとして用いたり、シリコンマイクと兼用したりすることはできない。

そこで、本発明の目的は、加速度センサおよび圧力センサとして使用可能なＭＥＭＳセンサを備える、半導体装置を提供することである。

前記の目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板上に設けられたＭＥＭＳセンサとを含み、前記ＭＥＭＳセンサは、振動可能な複数の第１電極と、前記各第１電極に対して間隔を空けて対向配置された、前記第１電極の数と同数の第２電極とを備えている、半導体装置である。
この構成によれば、半導体基板上に、複数の第１電極およびこれと同数の第２電極を備えるＭＥＭＳセンサが設けられている。第１電極は、それぞれ振動可能に設けられ、第２電極は、それぞれ第１電極に対して間隔を空けて対向配置されている。

これにより、第１電極とこれに対向する第２電極とは、第１電極の振動により静電容量が変化するコンデンサを形成する。半導体装置に加速度が生じると、各第１電極が振動し、各第１電極とそれらに対向する第２電極との間の間隔にばらつきが生じる。その結果、各コンデンサの静電容量にばらつきが生じる。したがって、各コンデンサの静電容量の差に基づいて、半導体装置に生じた加速度を求めることができる。

また、すべての第１電極を１つの電極（以下、この項において「第１集合電極」という。）とみなし、すべての第２電極を１つの電極（以下、この項において「第２集合電極」という。）とみなしたときには、第１集合電極および第２集合電極は、それぞれダイヤフラムおよびバックプレートに相当し、第１集合電極（ダイヤフラム）の振動により静電容量が変化する１つのコンデンサを形成する。このコンデンサの静電容量は、第１電極と第２電極とからなる各コンデンサの静電容量の和に等しいので、各コンデンサの静電容量の和に基づいて、第１集合電極に入力される圧力（たとえば、音圧）の大きさを求めることができる。

よって、ＭＥＭＳセンサは、加速度センサとして用いることができ、また、圧力センサとしても用いることができる。
ＭＥＭＳセンサが加速度センサとして用いられる場合、請求項２に記載のように、前記半導体装置は、前記第１電極と前記第２電極とからなる各コンデンサの静電容量の変化に基づいて、前記第１電極に作用した加速度を検出する加速度検出回路を備えていてもよい。

半導体装置に加速度検出回路が備えられていれば、加速度検出回路が作り込まれた半導体チップを半導体装置と別に設ける必要がないので、半導体装置が搭載される機器の構成の簡素化を図ることができる。
また、ＭＥＭＳセンサが圧力センサとして用いられる場合、請求項３に記載のように、前記半導体装置は、前記第１電極と前記第２電極とからなる各コンデンサの静電容量の変化に基づいて、前記第１電極に入力された圧力を検出する圧力検出回路を備えていてもよい。

半導体装置に圧力検出回路が備えられていれば、圧力検出回路が作り込まれた半導体チップを半導体装置と別に設ける必要がないので、半導体装置が搭載される機器の構成の簡素化を図ることができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。
半導体装置１は、半導体基板（たとえば、シリコン基板）２を備えている。半導体基板２上には、センサ部３およびパッド部４を有するＭＥＭＳセンサ５が設けられている。
センサ部３は、半導体基板２の表面に接触して設けられた４つの下薄膜６と、各下薄膜６に対して所定の間隔を空けて対向する４つの上薄膜７とを備えている。

４つの下薄膜６は、それぞれ平面視扇形状に形成され、たとえば、各下薄膜６の円弧状の周縁が同一円周上に位置するように配置されている。
各下薄膜６は、下電極８を第１下絶縁膜９および第２下絶縁膜１０により被覆した構造を有している。具体的には、第１下絶縁膜９は、ＳｉＮ（窒化シリコン）からなり、半導体基板２の表面上に形成されている。そして、第１下絶縁膜９上に、Ａｌ（アルミニウム）からなる下電極８が形成されている。第２下絶縁膜１０は、ＳｉＮからなり、下電極８および第１下絶縁膜９上に形成されている。これにより、下電極８の下面が第１下絶縁膜９に覆われ、下電極８の上面および側面が第２下絶縁膜１０に覆われている。

４つの上薄膜７は、平面視において、それぞれ下薄膜６とほぼ同一形状（扇形状）に形成されている。
各上薄膜７は、上電極１１を第１上絶縁膜１２および第２上絶縁膜１３により被覆した構造を有している。具体的には、第１上絶縁膜１２は、ＳｉＮからなり、下薄膜６の上方に、下薄膜６に対して間隔を隔てて形成されている。そして、第１上絶縁膜１２上に、Ａｌからなる上電極１１が形成されている。第２上絶縁膜１３は、ＳｉＮからなり、上電極１１および第１上絶縁膜１２上に形成されている。これにより、上電極１１の下面が第１上絶縁膜１２に覆われ、上電極１１の上面および側面が第２上絶縁膜１３に覆われている。

上電極１１は、多数の孔を有するメッシュ状に形成されている。第１上絶縁膜１２には、上電極１１の各孔と対向する位置に、それぞれ微細な孔１４が膜厚方向に貫通して形成されている。また、第２上絶縁膜１３には、各孔１４と対向する位置に、孔１４と平面視同形状の孔１５が膜厚方向に貫通して形成されている。
パッド部４は、第１絶縁層１６、第１配線１７、第２絶縁層１８、第３絶縁層１９、第２配線２０、第４絶縁層２１およびパッド２２を備えている。

第１絶縁層１６は、ＳｉＮからなる。第１絶縁層１６は、センサ部３（４つの下薄膜６）の周囲において、半導体基板２の表面上に形成されている。また、第１絶縁層１６は、各下薄膜６の第１下絶縁膜９に接続された接続部（図示せず）を有し、各下薄膜６の第１下絶縁膜９と一体をなしている。
第１配線１７は、Ａｌからなる。第１配線１７は、各下薄膜６の下電極８に対応づけて、４本設けられている。各第１配線１７は、第１絶縁層１６上に形成され、第１絶縁層１６の各接続部上を延びて、その対応する下電極８に接続されている。

第２絶縁層１８は、ＳｉＮからなる。第２絶縁層１８は、第１絶縁層１６上に形成され、第１配線１７の上面および側面を覆っている。また、第２絶縁層１８は、第１絶縁層１６の各接続部とともに各第１配線１７を覆う部分において、各下薄膜６の第２下絶縁膜１０に接続されることにより、各下薄膜６の第２下絶縁膜１０と一体をなしている。
第３絶縁層１９は、ＳｉＮからなる。第３絶縁層１９は、第２絶縁層１８上に形成されている。また、第３絶縁層１９は、各上薄膜７の第１上絶縁膜１２に接続された接続部２５を有し、各上薄膜７の第１上絶縁膜１２と一体をなしている。

第２配線２０は、Ａｌからなる。第２配線２０は、第３絶縁層１９上に形成され、第３絶縁層１９の各接続部２５上を延びて、各上薄膜７の上電極１１と電気的に接続されている。
第４絶縁層２１は、ＳｉＮからなる。第４絶縁層２１は、第３絶縁層１９上に形成され、第２配線２０の上面および側面を覆っている。また、第４絶縁層２１において、第３絶縁層１６の各接続部２５上とともに第２配線２０を覆う部分２６は、各上薄膜７の第２上絶縁膜１３に連続している。これにより、第４絶縁層２１は、第２上絶縁膜１３と一体をなしている。

パッド２２は、Ａｌからなり、４つ設けられている。第２絶縁層１８および第３絶縁層１９には、各第１配線１７を部分的に露出させるための４つの開口２３（図１においては、１つの開口２３のみが図示されている。）がそれらを層厚方向に連続して貫通して形成されている。各パッド２２は、各開口２３内において第１配線１７を被覆し、その周縁部が第３絶縁層１９上に乗り上げた状態に形成されている。また、第４絶縁層２１には、各パッド２２を露出させるための４つの開口２４が形成されている。各パッド２２の周縁部は、第４絶縁層２１における開口２４の周囲の部分により覆われている。各パッド２２には、各第１配線１７に流れる電流を取り出すための配線が接続される。

図２は、上薄膜７の近傍の平面図である。
上薄膜７は、第３絶縁層１９の接続部２５（図１参照）、この接続部２５上に形成される第２配線２０、および第４絶縁層１９における接続部２５とともに第２配線２０を覆う部分２６により、下薄膜６との間に空洞を有する状態で、振動可能に片持ち支持されている。したがって、各上薄膜７は、微小な加速度または圧力により振動する。

図３は、ＭＥＭＳセンサ５が有するコンデンサについて説明するための図解的な斜視図である。
前述したように、ＭＥＭＳセンサ５は、振動可能な４つの上薄膜７と、各上薄膜７に対してその下方に所定の間隔を空けて対向する４つの下薄膜６とを備えている。そして、各下薄膜６には、下電極８が備えられ、各上薄膜７には、上電極１１が備えられている。

これにより、４対の下電極８および上電極１１は、それぞれ上電極１１（上薄膜７）の振動により静電容量が変化するコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４を形成する。半導体装置１に加速度が生じると、各上電極１１が振動し、各下電極８（下薄膜６）とそれらに対向する上電極１１（上薄膜７）との間の間隔にばらつきが生じる。その結果、各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量にばらつきが生じる。したがって、各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量の差に基づいて、半導体装置１に生じた加速度を求めることができる。

また、４つの下電極８を１つの電極（以下、この項において「下集合電極」という。）とみなし、４つの上電極１１を１つの電極（以下、この項において「上集合電極」という。）とみなしたときには、下集合電極および上集合電極は、それぞれバックプレートおよびダイヤフラムに相当し、上集合電極（ダイヤフラム）の振動により静電容量が変化する１つのコンデンサを形成する。このコンデンサの静電容量は、各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量の和に等しいので、各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量の和に基づいて、上薄膜７（上電極１１）に入力される圧力（たとえば、音圧）の大きさを求めることができる。

よって、ＭＥＭＳセンサ５は、加速度センサとして用いることができ、また、圧力センサとしても用いることができる。
図４は、ＭＥＭＳセンサ５を用いた加速度および圧力の検出のための回路構成を示す図である。
半導体装置１は、加速度／圧力検出回路３１と、この加速度／圧力検出回路３１からの信号を処理し、加速度および圧力値を表す信号を出力するデータ処理回路３２とを備えている。加速度／圧力検出回路３１およびデータ処理回路３２は、半導体基板２に作り込まれた素子や半導体基板２上に形成された配線などで構成され、ＭＥＭＳセンサ５とともに１チップ化されている。

加速度／圧力検出回路３１は、５つのＣ／Ｖ変換回路３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ，３３Ｅと、２つの差動アンプ３４，３５と、１つのゲインアンプ３６とを備えている。
４つのＣ／Ｖ変換回路３３Ａ，３３Ｂ，３３Ｃ，３３Ｄの入力端は、それぞれ、配線３７Ａ，３７Ｂ，３７Ｃ，３７Ｄを介して、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の下電極８に接続されている。配線３７Ａ，３７Ｂ，３７Ｃ，３７Ｄには、それぞれ第１配線１７（図１参照）が含まれる。

ここで、図３に示すように、コンデンサＣ１，Ｃ２の各下電極８は、平面視で上電極１１の中心を挟んで互いに対向し、コンデンサＣ３，Ｃ４の各下電極８は、平面視で上電極１１の中心を挟んで互いに対向する。なお、以下では、コンデンサＣ１，Ｃ２の各下電極８の対向方向を「Ｘ方向」とし、コンデンサＣ３，Ｃ４の各下電極８の対向方向をＸ方向と直交する「Ｙ方向」とする。また、Ｘ方向およびＹ方向と直交する方向を「Ｚ方向」とする。

２つのＣ／Ｖ変換回路３３Ａ，３３Ｂの出力端は、一の差動アンプ３４の入力端に接続されている。残り２つのＣ／Ｖ変換回路３３Ｃ，３３Ｄの出力端は、他の差動アンプ３５の入力端に接続されている。差動アンプ３４，３５の出力端は、データ処理回路３２に接続されている。
配線３７Ａの途中部には、接続配線３８の一端が接続されている。接続配線３８の他端は、配線３７Ｂの途中部に接続されている。配線３７Ａには、接続配線３８の接続点３９とＣ／Ｖ変換回路３３Ａとの間に、スイッチＳＡが介在されている。配線３７Ｂには、接続配線３８の接続点４０とＣ／Ｖ変換回路３３Ｂとの間に、スイッチＳＢが介在されている。また、接続配線３８の途中部には、スイッチＳ１が介在されている。

配線３７Ｃの途中部には、接続配線４１の一端が接続されている。接続配線４１の他端は、配線３７Ｄの途中部に接続されている。配線３７Ｃには、接続配線４１の接続点４２ＡとＣ／Ｖ変換回路３３Ｃとの間に、スイッチＳＣが介在されている。配線３７Ｄには、接続配線４１の接続点４３とＣ／Ｖ変換回路３３Ｄとの間に、スイッチＳＤが介在されている。また、接続配線４１の途中部には、スイッチＳ２が介在されている。

接続点４０には、接続配線４４の一端が接続されている。接続配線４４の他端は、接続点４２に接続されている。接続配線４４の途中部には、Ｃ／Ｖ変換回路３３Ｅの入力端が接続されている。Ｃ／Ｖ変換回路３３Ｅの出力端は、ゲインアンプ３６の入力端に接続されている。ゲインアンプ３６の出力端は、データ処理回路３２に接続されている。また、接続配線４４には、接続点４０とＣ／Ｖ変換回路３３Ｅの接続点４５との間および接続点４２と接続点４５との間に、それぞれスイッチＳ３，Ｓ４が介在されている。

各上電極１１には、所定の電圧（たとえば、１１Ｖ）が印加されている。
Ｘ方向の加速度の検出時には、スイッチＳＡ，ＳＢがオンにされるとともに、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４がオフにされる。このとき、半導体装置１にＸ方向の加速度が生じ、Ｘ方向の加速度による振動が上電極１１に生じると、コンデンサＣ１，Ｃ２の静電容量がそれぞれ変化する。コンデンサＣ１の静電容量の変化に伴い、コンデンサＣ１の下電極８に接続された配線３７Ａには、その静電容量変化量に応じた電流が流れる。配線３７Ａを流れる電流は、Ｃ／Ｖ変換回路３３Ａに入力される。Ｃ／Ｖ変換回路３３Ａでは、入力電流に応じた電圧信号が生成される。一方、コンデンサＣ２の静電容量の変化に伴い、コンデンサＣ２の下電極８に接続された配線３７Ｂには、その静電容量変化量に応じた電流が流れる。配線３７Ｂを流れる電流は、Ｃ／Ｖ変換回路３３Ｂに入力される。Ｃ／Ｖ変換回路３３Ｂでは、入力電流に応じた電圧信号が生成される。Ｃ／Ｖ変換回路３３Ａ，３３Ｂで生成された各電圧信号は、差動アンプ３４に入力される。差動アンプ３４では、Ｃ／Ｖ変換回路３３Ａ，３３Ｂで生成された各電圧信号の差に適当なゲインを乗じることにより差動増幅信号が生成される。こうして生成される差動増幅信号は、Ｘ方向の加速度により各コンデンサＣ１，Ｃ２に生じた静電容量変化量の差に対応する。したがって、データ処理回路３２では、差動アンプ３４から入力される差動増幅信号に基づいて、Ｘ方向の加速度（向きおよび大きさ）を求めることができる。

Ｙ方向の加速度の検出時には、スイッチＳＣ，ＳＤがオンにされるとともに、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４がオフにされる。このとき、半導体装置１にＹ方向の加速度が生じ、Ｙ方向の加速度による振動が上電極１１に生じると、コンデンサＣ３，Ｃ４の静電容量がそれぞれ変化する。コンデンサＣ３の静電容量の変化に伴い、コンデンサＣ３の下電極８に接続された配線３７Ｃには、その静電容量変化量に応じた電流が流れる。配線３７Ｃを流れる電流は、Ｃ／Ｖ変換回路３３Ｃに入力される。Ｃ／Ｖ変換回路３３Ｃでは、入力電流に応じた電圧信号が生成される。一方、コンデンサＣ４の静電容量の変化に伴い、コンデンサＣ４の下電極８に接続された配線３７Ｄには、その静電容量変化量に応じた電流が流れる。配線３７Ｄを流れる電流は、Ｃ／Ｖ変換回路３３Ｄに入力される。Ｃ／Ｖ変換回路３３Ｄでは、入力電流に応じた電圧信号が生成される。Ｃ／Ｖ変換回路３３Ｃ，３３Ｄで生成された各電圧信号は、差動アンプ３５に入力される。差動アンプ３５では、Ｃ／Ｖ変換回路３３Ｃ，３３Ｄで生成された各電圧信号の差に適当なゲインを乗じることにより差動増幅信号が生成される。こうして生成される差動増幅信号は、Ｙ方向の加速度により各コンデンサＣ３，Ｃ４に生じた静電容量変化量の差に対応する。したがって、データ処理回路３２では、差動アンプ３５から入力される差動増幅信号に基づいて、Ｙ方向の加速度（向きおよび大きさ）を求めることができる。

Ｚ方向の加速度の検出時には、スイッチＳＡ，ＳＢ，ＳＣ，ＳＤがオフにされるとともに、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４がオンにされる。このとき、Ｚ方向の加速度による振動が各上電極１１に生じると、各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量がそれぞれ変化する。これに伴い、配線３７Ａ，３７Ｂ，３７Ｃ，３７Ｄには、それぞれコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量変化量に応じた電流が流れる。スイッチＳＡ，ＳＢがオフにされ、スイッチＳ１，Ｓ３がオンにされているので、配線３７Ａを流れる電流は、接続配線３８を通り、配線３７Ｂを流れる電流と合流する。そして、各配線３７Ａ，３７Ｂを流れる電流は、その合流後、接続配線４４を通り、Ｃ／Ｖ変換回路３３Ｅに入力される。また、スイッチＳＣ，ＳＤがオフにされ、スイッチＳ２，Ｓ４がオンにされているので、配線３７Ｄを流れる電流は、接続配線４１を通り、配線３７Ｃを流れる電流と合流する。そして、各配線３７Ｃ，３７Ｄを流れる電流は、その合流後、接続配線４４を通り、Ｃ／Ｖ変換回路３３Ｅに入力される。すなわち、Ｃ／Ｖ変換回路３３Ｅには、各配線３７Ａ，３７Ｂ，３７Ｃ，３７Ｄを流れる電流が合流して入力される。Ｃ／Ｖ変換回路３３Ｅでは、入力電流に応じた電圧信号が生成される。Ｃ／Ｖ変換回路３３Ｅで生成された電圧信号は、ゲインアンプ３６に入力される。ゲインアンプ３６では、Ｃ／Ｖ変換回路３３Ｅで生成された電圧信号に適当なゲインを乗じることにより増幅信号が生成される。こうして生成される増幅信号は、Ｚ方向の加速度により各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４に生じた静電容量変化量の和に対応する。したがって、データ処理回路３２では、ゲインアンプ３６から入力される増幅信号に基づいて、Ｚ方向の加速度（向きおよび大きさ）を求めることができる。

加速度の検出時には、スイッチＳＡ，ＳＢをオンにするとともに、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４をオフにした状態、スイッチＳＣ，ＳＤをオンにするとともに、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４をオフにした状態、スイッチＳＡ，ＳＢ，ＳＣ，ＳＤをオフにするとともに、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４をオンにした状態に適当なタイミングで切り換えられることにより、データ処理回路３２において、Ｘ方向、Ｙ方向およびＺ方向の加速度を順次に求めることができる。

一方、圧力の検出時には、スイッチＳＡ，ＳＢ，ＳＣ，ＳＤがオフにされるとともに、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４がオンにされる。このとき、各上薄膜７（図１参照）に圧力が入力され、その圧力に応じた振動（撓み）が上電極１１に生じると、各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量がそれぞれ変化する。これに伴い、配線３７Ａ，３７Ｂ，３７Ｃ，３７Ｄには、それぞれコンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の静電容量変化量に応じた電流が流れる。スイッチＳＡ，ＳＢ，ＳＣ，ＳＤがオフにされ、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４がオンにされているので、Ｚ方向の加速度の検出時と同様に、Ｃ／Ｖ変換回路３３Ｅに、各配線３７Ａ，３７Ｂ，３７Ｃ，３７Ｄを流れる電流が合流して入力される。Ｃ／Ｖ変換回路３３Ｅでは、入力電流に応じた電圧信号が生成される。Ｃ／Ｖ変換回路３３Ｅで生成された電圧信号は、ゲインアンプ３６に入力される。ゲインアンプ３６では、Ｃ／Ｖ変換回路３３Ｅで生成された電圧信号に適当なゲインを乗じることにより増幅信号が生成される。こうして生成される増幅信号は、圧力の入力により各コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４に生じた静電容量変化量の和に対応する。したがって、データ処理回路３２では、ゲインアンプ３６から入力される増幅信号に基づいて、上薄膜７に入力された圧力（たとえば、音圧）の大きさを求めることができる。

半導体装置１に加速度／圧力検出回路３１およびデータ処理回路３２が備えられており、それらの回路が作り込まれた半導体チップを半導体装置１と別に設ける必要がないので、半導体装置１が搭載される機器の構成の簡素化を図ることができる。
図５Ａ〜５Ｆは、ＭＥＭＳセンサ５の製造方法を工程順に示す模式的な断面図である。
まず、図５Ａに示すように、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法により、半導体基板２の表面上に、第１ＳｉＮ層５１が形成される。その後、スパッタ法により、第１ＳｉＮ層５１上に、Ａｌ膜が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌ膜がパターニングされる。これにより、第１ＳｉＮ層５１上に、下電極８および第１配線１７が形成される。

次に、Ｐ−ＣＶＤ法により、下電極８および第１配線１７上を含む第１ＳｉＮ層５１上の全域に、第２ＳｉＮ層が形成される。そして、図５Ｂに示すように、公知のフォトリソグラフィ技術およびエッチング技術により、第１ＳｉＮ層５１および第２ＳｉＮ層がパターニングされる。これにより、第１ＳｉＮ層５１は、第１下絶縁膜９および第１絶縁層１６となり、第２ＳｉＮ層は、４つの第２下絶縁膜１０および第２絶縁層１８となる。こうして、第１下絶縁膜９および第２下絶縁膜１０によって下電極８を挟み込んだ構造をそれぞれ有する４つの下薄膜６が得られる。ただし、この時点では、第２絶縁層１８に、第１配線１７の一部を露出させるための開口は形成されていない。

次いで、Ｐ−ＣＶＤ法により、半導体基板２上の全域（第２下絶縁膜１０および第２絶縁層１８上を含む。）に、ＳｉＯ_２（酸化シリコン）が堆積され、公知のフォトリソグラフィ技術およびエッチング技術により、第２絶縁層１８上からＳｉＯ_２が除去される。これにより、図５Ｃに示すように、第２下絶縁膜１０上および第２下絶縁膜１０と第２絶縁層１８との間から露出する半導体基板２上に、ＳｉＯ_２からなる第１犠牲層５２が形成される。

第１犠牲層５２の形成後、Ｐ−ＣＶＤ法により、半導体基板２上の全域に、ＳｉＮが堆積され、公知のフォトリソグラフィ技術およびエッチング技術により、そのＳｉＮの堆積層がパターニングされる。これにより、図４Ｄに示すように、第３ＳｉＮ層５３が形成される。ＳｉＮの堆積層のエッチングの際に、第２絶縁層１８の一部がエッチングされることにより、第２絶縁層１８および第３ＳｉＮ層５３には、それらを層厚方向に連続して貫通する開口２３が形成される。

次いで、スパッタ法により、半導体基板２上の全域に、Ａｌ膜が形成される。そして、公知のフォトリソグラフィ技術およびエッチング技術により、そのＡｌ膜がパターニングされる。これにより、図５Ｅに示すように、第３ＳｉＮ層５３上に、上電極１１、第２配線２０およびパッド２２が形成される。
その後、Ｐ−ＣＶＤ法により、半導体基板２上の全域に、第４ＳｉＮ層が形成される。そして、図５Ｆに示すように、公知のフォトリソグラフィ技術およびエッチング技術により、第４ＳｉＮ層に、孔１５、開口２４および各上薄膜７間の隙間に対応する溝５４が形成される。これにより、第４ＳｉＮ層は、４つの第２上絶縁膜１３および第４絶縁層２１となる。そして、多数の孔１５および溝５４を介して、第３ＳｉＮ層５３がエッチングされることにより、図１に示すように、第３ＳｉＮ層５３に、多数の孔１４が形成されるとともに、溝５４に連続する溝が形成される。これにより、第３ＳｉＮ層５３は、４つの第１上絶縁膜１２および第３絶縁層１９となり、第１上絶縁膜１２および第２上絶縁膜１３によって上電極１１を挟み込んだ構造を有する４つの上薄膜７が得られる。

そして、孔１４，１５からエッチング液（たとえば、ふっ酸）が供給されることにより、第１犠牲層５２がエッチングされる。これにより、下薄膜６と上薄膜７との間に空洞が形成され、上薄膜７が下薄膜６との対向方向に振動可能な状態となり、半導体装置１が得られる。
本発明の一実施形態の説明は以上のとおりであるが、本発明は、他の形態で実施することもできる。たとえば、第１下絶縁膜９、第２下絶縁膜１０、第１上絶縁膜１２、第２上絶縁膜１３、第１絶縁層１６、第２絶縁層１８、第３絶縁層１９および第４絶縁層２１がＳｉＮからなるとしたが、それらの材料としては、絶縁性を有してればよく、ＳｉＯ_２やＳｉＯ_２よりも誘電率の低いＬｏｗ−ｋ膜材料を採用することもできる。

また、第１犠牲層５２がＳｉＯ_２からなるとしたが、第１犠牲層５２の材料は、ＳｉＯ_２に限らず、第１下絶縁膜９、第２下絶縁膜１０、第１上絶縁膜１２、第２上絶縁膜１３、第１絶縁層１６、第２絶縁層１８、第３絶縁層１９および第４絶縁層２１の材料とエッチング選択比を有するものであればよい。たとえば、第１下絶縁膜９、第２下絶縁膜１０、第１上絶縁膜１２、第２上絶縁膜１３、第１絶縁層１６、第２絶縁層１８、第３絶縁層１９および第４絶縁層２１がＳｉＯ_２からなる場合、第１犠牲層５２の材料としてＳｉＮが採用されてもよい。

さらに、下電極８および上電極１１の材料としては、Ａｌに限らず、Ａｕなどの他の金属が用いられてもよい。
また、４つの下薄膜６は、半導体基板２の表面に対して間隔を空けた状態で、振動可能に設けられていてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

図１は、本発明の一実施形態に係る半導体装置の構造を示す断面図である。 図２は、図１に示す上薄膜の近傍の平面図である。 図３は、図１に示すＭＥＭＳセンサが有するコンデンサについて説明するための図解的な斜視図である。 図４は、ＭＥＭＳセンサを用いた加速度および圧力の検出のための回路構成を示す図である。 図５Ａは、半導体装置の製造方法を説明するための模式的な断面図である。 図５Ｂは、図５Ａの次の工程を模式的に示す断面図である。 図５Ｃは、図５Ｂの次の工程を模式的に示す断面図である。 図４Ｄは、図５Ｃの次の工程を模式的に示す断面図である。 図５Ｅは、図４Ｄの次の工程を模式的に示す断面図である。 図５Ｆは、図５Ｅの次の工程を模式的に示す断面図である。 図６は、従来の加速度センサの構成を模式的に示す断面図である。

符号の説明

１ 半導体装置
２ 半導体基板
５ ＭＥＭＳセンサ
８ 下電極（第２電極）
１１ 上電極（第１電極）
３１ 加速度／圧力検出回路（加速度検出回路、圧力検出回路）

Claims (3)

1. 半導体基板と、
   前記半導体基板上に設けられたＭＥＭＳセンサとを含み、
   前記ＭＥＭＳセンサは、
   振動可能な複数の第１電極と、
   前記各第１電極に対して間隔を空けて対向配置された、前記第１電極の数と同数の第２電極とを備えている、半導体装置。
2. 前記第１電極と前記第２電極とからなる各コンデンサの静電容量の変化に基づいて、前記第１電極に作用した加速度を検出する加速度検出回路を含む、請求項１に記載の半導体装置。
3. 前記第１電極と前記第２電極とからなる各コンデンサの静電容量の変化に基づいて、前記第１電極に入力された圧力を検出する圧力検出回路を含む、請求項１または２に記載の半導体装置。

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