JP4492242B2 - 半導体パッケージ - Google Patents
半導体パッケージ Download PDFInfo
- Publication number
- JP4492242B2 JP4492242B2 JP2004221706A JP2004221706A JP4492242B2 JP 4492242 B2 JP4492242 B2 JP 4492242B2 JP 2004221706 A JP2004221706 A JP 2004221706A JP 2004221706 A JP2004221706 A JP 2004221706A JP 4492242 B2 JP4492242 B2 JP 4492242B2
- Authority
- JP
- Japan
- Prior art keywords
- plate
- outer shell
- semiconductor chip
- main
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
- H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
- H01L2224/331—Disposition
- H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/33181—On opposite sides of the body
Description
図1は、本発明第1の実施の形態である半導体パッケージを説明する断面図である。また、図2は、図1に示した半導体パッケージを上部から眺めた平面図であり、図2中の線分A−A’を通る面における断面図が図1で示されている。
次に、本発明第2の実施の形態を、図12を使って説明する。この図では、外殻32、33の半導体チップ1とは反対側の面に放熱フィン70が接続している。半導体チップ1が高温になっても、端子部は高温にしてはいけない場合が多い。とはいえ、配線12、13が繋がっているので、これらを半導体チップ1との接続部から端子22、23までの間で冷却する必要がある。そこで、図のような板状の放熱フィン70は通常、その一辺を外殻32、33と繋げるが、そうすると今度は放熱フィンを介して半導体チップ1からの熱伝達が支配的になってしまう。そこで、図のように、放熱フィンにスリット71をもうけてこれを抑制する。もちろん、それぞれ独立した放熱フィンを備えても良い。また、外殻を伝って高温が端子部側に伝わってもいけないので、そのような懸念がある場合は図のように熱を伝導させる絶縁膜42を一部途絶させる方法もある。
Claims (6)
- 対向する2つの主面に、それぞれ、第1および第2の主電極を有する半導体チップと、
前記第1および第2の主電極にそれぞれ、低電気抵抗かつ低熱抵抗で接続する第1および第2の板状主配線を有し、
前記第1および第2の板状主配線の、前記接続部以外にそれぞれ、外部接続用端子を有し、
前記第1の板状主配線の、前記第1の主電極と接する面とは反対側の面に、絶縁膜を介して少なくとも一箇所が低熱抵抗で接続する、金属板からなる第1の外殻を有し、
前記第2の板状主配線の、前記第2の主電極と接する面とは反対側の面に、絶縁膜を介して少なくとも一箇所が低熱抵抗で接続する、金属板からなる第2の外殻を有し、
前記第1と第2の板状主配線のうち、前記半導体チップと接続している部分と、前記外部接続用端子部を除く領域が、互いの一主面を平行近接させている、
ことを特徴とする半導体パッケージ。 - 前記第1および第2の板状主配線のそれぞれに個別に接続する外部接続用端子は、ぞれぞれ、前記第1の外殻の一部に穿たれた孔および前記第2の外殻の一部に穿たれた孔から露出し、
前記孔と前記外部接続用端子との間は絶縁物で埋められ、
前記第1の外殻の外周部と前記第2の外殻の外周部とが遍く接着され、
該接着によって一体化した前記第1および第2の外殻の内部は気密性が保たれていることを特徴とする請求項1に記載の半導体パッケージ。 - 前記第1および第2の板状主配線のそれぞれに個別に接続する外部接続用端子は前記第1の外殻と前記第2の外殻との間から外部に露出し、
前記第1の外殻の外周部と前記第2の外殻の外周部とが遍く接着され、
該接着によって一体化した前記第1および第2の外殻の内部は気密性が保たれていることを特徴とする請求項1に記載の半導体パッケージ。 - 前記一体化した第1および第2の外殻の内部の圧力が、0℃において3.4×104Pa以下であることを特徴とする請求項2または3に記載の半導体パッケージ。
- 前記第1または第2の外殻の、前記半導体チップとは反対側の面に放熱フィンが接続していることを特徴とする、請求項1、2、3または4に記載の半導体パッケージ。
- 前記半導体チップが可撓性を有し、
前記第1および第2の主配線ならびに前記第1および第2の外殻が可撓性を有する素材からなり、装置全体が可撓性を有することを特徴とする前記請求項1、2、3、4または5に記載の半導体パッケージ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004221706A JP4492242B2 (ja) | 2004-07-29 | 2004-07-29 | 半導体パッケージ |
US11/189,886 US7521795B2 (en) | 2004-07-29 | 2005-07-27 | Semiconductor package |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004221706A JP4492242B2 (ja) | 2004-07-29 | 2004-07-29 | 半導体パッケージ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006041348A JP2006041348A (ja) | 2006-02-09 |
JP4492242B2 true JP4492242B2 (ja) | 2010-06-30 |
Family
ID=35731180
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004221706A Expired - Fee Related JP4492242B2 (ja) | 2004-07-29 | 2004-07-29 | 半導体パッケージ |
Country Status (2)
Country | Link |
---|---|
US (1) | US7521795B2 (ja) |
JP (1) | JP4492242B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI482550B (zh) * | 2007-11-22 | 2015-04-21 | Ajinomoto Kk | 多層印刷配線板之製造方法及多層印刷配線板 |
JP5942349B2 (ja) * | 2011-07-07 | 2016-06-29 | セイコーエプソン株式会社 | センサー装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61224345A (ja) * | 1985-03-28 | 1986-10-06 | Mitsubishi Electric Corp | 電力用半導体装置 |
JPH07202057A (ja) * | 1993-12-29 | 1995-08-04 | Murata Mfg Co Ltd | パッケージ型電子部品及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3831066A (en) * | 1970-06-08 | 1974-08-20 | Gen Electric | Hermetically sealed semiconductor device with corrosion inhibited ferrous metal portions |
JP4015190B2 (ja) * | 1995-02-02 | 2007-11-28 | パック テック−パッケージング テクノロジーズ ゲーエムベーハー | チップハウジング及びチップハウジングの製造方法 |
US6911727B1 (en) * | 1995-06-06 | 2005-06-28 | Analog Devices, Inc. | Package for sealing an integrated circuit die |
JP4173751B2 (ja) * | 2003-02-28 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2004
- 2004-07-29 JP JP2004221706A patent/JP4492242B2/ja not_active Expired - Fee Related
-
2005
- 2005-07-27 US US11/189,886 patent/US7521795B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61224345A (ja) * | 1985-03-28 | 1986-10-06 | Mitsubishi Electric Corp | 電力用半導体装置 |
JPH07202057A (ja) * | 1993-12-29 | 1995-08-04 | Murata Mfg Co Ltd | パッケージ型電子部品及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060022307A1 (en) | 2006-02-02 |
US7521795B2 (en) | 2009-04-21 |
JP2006041348A (ja) | 2006-02-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20190229033A1 (en) | Power module and method for manufacturing the same | |
KR101388737B1 (ko) | 반도체 패키지, 반도체 모듈, 및 그 실장 구조 | |
KR101017452B1 (ko) | 반도체 패키지 | |
TWI757554B (zh) | 半導體封裝裝置 | |
JP5672305B2 (ja) | 半導体装置 | |
TW201448137A (zh) | 功率覆蓋結構及其製造方法 | |
JP6885175B2 (ja) | 半導体装置 | |
JP2008060172A (ja) | 半導体装置 | |
WO2007145303A1 (ja) | 半導体モジュールおよびその製造方法 | |
JP4935220B2 (ja) | パワーモジュール装置 | |
JPH0677357A (ja) | 改良された半導体パッケージ、集積回路デバイスをパッケージする改良された方法、および半導体デバイスを冷却する方法 | |
JP6448418B2 (ja) | 電力用半導体装置 | |
US20190237381A1 (en) | Semiconductor device | |
JP2010251427A (ja) | 半導体モジュール | |
CN114078790A (zh) | 功率半导体模块装置及其制造方法 | |
JP2013026296A (ja) | パワーモジュール | |
JP7170614B2 (ja) | 半導体装置 | |
JP4492242B2 (ja) | 半導体パッケージ | |
US11276617B2 (en) | Electronic device mounting board, electronic package, and electronic module | |
JP6021745B2 (ja) | 冷却部材および半導体装置 | |
JP3818310B2 (ja) | 多層基板 | |
JP7059714B2 (ja) | 電力変換装置及び電力変換装置の製造方法 | |
JPH10233473A (ja) | 半導体素子の放熱構造とその放熱方法 | |
JP6953859B2 (ja) | 半導体装置 | |
CN112310029A (zh) | 衬板和基体集成的功率半导体器件及其制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070625 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091222 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100329 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |