JP4490714B2 - スイッチ制御装置、半導体試験装置、及び生成プログラム - Google Patents
スイッチ制御装置、半導体試験装置、及び生成プログラム Download PDFInfo
- Publication number
- JP4490714B2 JP4490714B2 JP2004089022A JP2004089022A JP4490714B2 JP 4490714 B2 JP4490714 B2 JP 4490714B2 JP 2004089022 A JP2004089022 A JP 2004089022A JP 2004089022 A JP2004089022 A JP 2004089022A JP 4490714 B2 JP4490714 B2 JP 4490714B2
- Authority
- JP
- Japan
- Prior art keywords
- opening
- instruction data
- open
- closing
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
Description
そこで、従来、半導体スイッチ毎に、その半導体スイッチの開閉のタイミングを制御する論理回路であるシーケンス回路を設ける技術が用いられている。
現時点で先行公知文献の存在を把握していないので、先行公知文献の記載を省略する。
これに対して、シーケンス回路を論理回路として構成するのではなく、スイッチの開閉を指示するシーケンスをシーケンスメモリに書き込むプログラムを作成し、シーケンスメモリの書き換えにより試験の内容を容易に変更できるようにすることが課題である。
また、シーケンスメモリは、複数のシーケンスパターンを格納し、アドレス制御部は、複数のシーケンスパターンの各々の開閉指示データを順次読み出し、開閉状態記憶部は、一のシーケンスパターンの最初の開閉指示データが読み出されてから連続して当該最初の開閉指示データと同一のデータが読み出されている間に、一のシーケンスパターン以前に読み出された他のシーケンスパターンの最後の開閉指示データにより指示される開閉状態を保持してもよい。
また、アドレス制御部は、シーケンスパターンの最初の開閉指示データを、第1のフリップフロップ及び第2のフリップフロップの双方に記憶させてもよい。
また、アドレス制御部は、シーケンスメモリの最初の開閉指示データを、第2番目以降の開閉指示データと比較して短い時間で読み出して、第1のフリップフロップ及び第2のフリップフロップの双方に記憶させてもよい。
また、第1のシーケンスメモリは、被試験デバイスを試験する試験モード毎に、シーケンスパターンを記憶し、第1の開閉状態記憶部は、試験モードが切り替えられる場合に、切替後のシーケンスパターンの最初の開閉指示データが読み出されてから連続して当該最初の開閉指示データと同一のデータが読み出されている間に、切替前のシーケンスパターンの最後の開閉指示データにより指示される開閉指示を保持してもよい。
本発明の第3の形態においては、スイッチ制御装置がスイッチに対して出力する当該スイッチの開閉を指示する開閉指示データを配列したシーケンスパターンを、コンピュータにより生成する生成プログラムであって、スイッチ制御装置は、スイッチの開閉を指示する開閉指示データを配列したシーケンスパターンを記録するシーケンスメモリと、シーケンスメモリから、シーケンスパターンの各開閉指示データを順次読み出すアドレス制御部と、アドレス制御部により読み出された開閉指示データが変化した場合に、変化した当該開閉指示データにより指示される開閉状態を記憶する開閉状態記憶部とを備え、コンピュータに、アドレス制御部がシーケンスパターンの開閉指示データの読み出しを開始してから、開閉状態記憶部がスイッチの開閉を開始するまでの間に出力される開閉指示データとして、開閉状態記憶部がスイッチの開閉を開始する時に出力する開閉指示データと異なる開閉指示データを配列したシーケンスパターンを生成させる生成プログラムを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群の組み合わせもまた、発明となりうる。
15 被試験デバイス
20 スイッチ制御装置
30 電源ユニット
40 コンピュータ
200 シーケンスメモリ
210 アドレス制御部
220 開閉状態記憶部
225 論理回路
230 論理積回路
240 論理積回路
250 フリップフロップ
260 フリップフロップ
270 排他的論理和回路
280 論理積回路
290 フリップフロップ
300 スイッチ
1100 シーケンスメモリ
1110 アドレス制御部
1120 開閉状態記憶部
1130 論理積回路
1140 論理回路
1150 シーケンスメモリ
1160 アドレス制御部
1170 開閉状態記憶部
Claims (10)
- スイッチを制御するスイッチ制御装置であって、
前記スイッチの開閉を指示する開閉指示データを配列したシーケンスパターンを記録するシーケンスメモリと、
前記シーケンスメモリから、前記シーケンスパターンの各開閉指示データを順次読み出すアドレス制御部と、
前記アドレス制御部により読み出された開閉指示データが変化した場合に、変化した当該開閉指示データにより指示される開閉状態を記憶する開閉状態記憶部と
を備え、前記スイッチは、前記開閉状態記憶部により記憶された開閉状態に応じて開閉するスイッチ制御装置。 - 前記開閉状態記憶部は、前記シーケンスパターンの最初の開閉指示データが読み出されてから連続して当該最初の開閉指示データと同一のデータが読み出されている間に、当該最初の開閉指示データが読み出される以前に記憶していた開閉状態を保持する
請求項1記載のスイッチ制御装置。 - 前記シーケンスメモリは、複数の前記シーケンスパターンを格納し、
前記アドレス制御部は、前記複数のシーケンスパターンの各々の開閉指示データを順次読み出し、
前記開閉状態記憶部は、一のシーケンスパターンの最初の開閉指示データが読み出されてから連続して当該最初の開閉指示データと同一のデータが読み出されている間に、前記一のシーケンスパターン以前に読み出された他のシーケンスパターンの最後の開閉指示データにより指示される開閉状態を保持する
請求項2記載のスイッチ制御装置。 - 前記開閉状態記憶部は、
前記アドレス制御部により読み出された前記開閉指示データを記憶する第1のフリップフロップと、
前記第1のフリップフロップにより記憶された開閉指示データに先立って前記アドレス制御部により読み出された前記開閉指示データを記憶する第2のフリップフロップと、
前記第1のフリップフロップ及び前記第2のフリップフロップに記憶された開閉指示データが異なる場合に、前記アドレス制御部により読み出された開閉指示データにより指示される開閉状態を記憶する第3のフリップフロップと
を有し、
前記スイッチは、前記第3のフリップフロップにより記憶された開閉状態に応じて開閉する請求項1記載のスイッチ制御装置。 - 前記アドレス制御部は、前記シーケンスパターンの最初の開閉指示データを、前記第1のフリップフロップ及び前記第2のフリップフロップの双方に記憶させる
請求項4記載のスイッチ制御装置。 - 前記アドレス制御部は、前記シーケンスメモリの最初の開閉指示データを、第2番目以降の開閉指示データと比較して短い時間で読み出して、前記第1のフリップフロップ及び前記第2のフリップフロップの双方に記憶させる
請求項5記載のスイッチ制御装置。 - 被試験デバイスの各部分に順次電源を供給することにより前記被試験デバイスを試験する半導体試験装置であって、
前記被試験デバイスに入力する電力又は前記被試験デバイスから出力される電力を制御する複数のスイッチと、
前記スイッチの開閉を指示する開閉指示データを配列したシーケンスパターンをスイッチ毎に記録する第1のシーケンスメモリと、
前記第1のシーケンスメモリから、前記複数のシーケンスパターンの各々における各開閉指示データを順次読み出す第1のアドレス制御部と、
前記スイッチ毎に設けられ、前記第1のアドレス制御部により読み出された当該スイッチの開閉を指示する開閉指示データが変化した場合に、変化した当該開閉指示データにより指示される開閉状態を記憶する第1の開閉状態記憶部と
を備え、前記複数のスイッチの各々は、当該スイッチに対応して設けられた前記第1の開閉状態記憶部に記憶された開閉状態に応じて開閉する半導体試験装置。 - 前記第1のシーケンスメモリは、前記被試験デバイスを試験する試験モード毎に、シーケンスパターンを記憶し、
前記第1の開閉状態記憶部は、前記試験モードが切り替えられる場合に、切替後のシーケンスパターンの最初の開閉指示データが読み出されてから連続して当該最初の開閉指示データと同一のデータが読み出されている間に、切替前のシーケンスパターンの最後の開閉指示データにより指示される開閉指示を保持する
請求項7記載の半導体試験装置。 - 前記複数のスイッチとは異なる他のスイッチの開閉を指示する開閉指示データを配列したシーケンスパターンを記録する第2のシーケンスメモリと、
前記第1の開閉状態記憶部に記憶された開閉状態が変化した場合に、前記第2のシーケンスメモリから、シーケンスパターンの各開閉指示データを順次読み出す第2のアドレス制御部と、
前記他のスイッチに対応して設けられ、前記第2のアドレス制御部により読み出された当該他のスイッチの開閉を指示する開閉指示データが変化した場合に、変化した当該開閉指示データにより指示される開閉状態を記憶する第2の開閉状態記憶部と
を更に備え、前記他のスイッチは、当該他のスイッチに対応して設けられた前記第2の開閉状態記憶部に記憶された開閉状態に応じて開閉する請求項7記載の半導体試験装置。 - スイッチ制御装置がスイッチに対して出力する当該スイッチの開閉を指示する開閉指示データを配列したシーケンスパターンを、コンピュータにより生成する生成プログラムであって、
前記スイッチ制御装置は、
前記スイッチの開閉を指示する開閉指示データを配列したシーケンスパターンを記録するシーケンスメモリと、
前記シーケンスメモリから、前記シーケンスパターンの各開閉指示データを順次読み出すアドレス制御部と、
前記アドレス制御部により読み出された開閉指示データが変化した場合に、変化した当該開閉指示データにより指示される開閉状態を記憶する開閉状態記憶部と
を備え、
前記コンピュータに、
前記アドレス制御部がシーケンスパターンの開閉指示データの読み出しを開始してから、前記開閉状態記憶部が前記スイッチの開閉を開始するまでの間に出力される開閉指示データとして、前記開閉状態記憶部が前記スイッチの開閉を開始する時に出力する開閉指示データと異なる開閉指示データを配列したシーケンスパターンを生成させる生成プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089022A JP4490714B2 (ja) | 2004-03-25 | 2004-03-25 | スイッチ制御装置、半導体試験装置、及び生成プログラム |
US11/089,053 US7395477B2 (en) | 2004-03-25 | 2005-03-24 | Switch control apparatus, semiconductor device test apparatus and sequence pattern generating program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089022A JP4490714B2 (ja) | 2004-03-25 | 2004-03-25 | スイッチ制御装置、半導体試験装置、及び生成プログラム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005274402A JP2005274402A (ja) | 2005-10-06 |
JP4490714B2 true JP4490714B2 (ja) | 2010-06-30 |
Family
ID=35174227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004089022A Expired - Fee Related JP4490714B2 (ja) | 2004-03-25 | 2004-03-25 | スイッチ制御装置、半導体試験装置、及び生成プログラム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7395477B2 (ja) |
JP (1) | JP4490714B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113485173B (zh) * | 2021-06-11 | 2022-08-19 | 荣耀终端有限公司 | 一种开关切换方法及相关装置 |
CN113611102B (zh) * | 2021-07-30 | 2022-10-11 | 中国科学院空天信息创新研究院 | 基于fpga的多通道雷达回波信号传输方法及系统 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04131907A (ja) * | 1990-09-25 | 1992-05-06 | Toshiba Lighting & Technol Corp | シーケンス制御装置 |
CA2082919C (en) * | 1991-11-22 | 1997-03-18 | Cheryl P. Cochran | Method for diagnosing an electrically controlled mechanical device |
JPH0954143A (ja) * | 1995-08-11 | 1997-02-25 | Advantest Corp | 半導体試験装置における並列接続する電圧発生器及びコンタクト試験方法 |
JP4346839B2 (ja) * | 2001-07-17 | 2009-10-21 | 富士通株式会社 | 光スイッチの制御方法および制御装置 |
US6815992B1 (en) * | 2003-06-25 | 2004-11-09 | Atmel Corporation | Circuit for testing and fine tuning integrated circuit (switch control circuit) |
-
2004
- 2004-03-25 JP JP2004089022A patent/JP4490714B2/ja not_active Expired - Fee Related
-
2005
- 2005-03-24 US US11/089,053 patent/US7395477B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20060208767A1 (en) | 2006-09-21 |
US7395477B2 (en) | 2008-07-01 |
JP2005274402A (ja) | 2005-10-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04218785A (ja) | Ic試験装置 | |
JPH0434110B2 (ja) | ||
JPH10187554A (ja) | 自己テスト回路を有する半導体メモリ装置 | |
WO2006109463A1 (ja) | 診断プログラム、切替プログラム、試験装置、および診断方法 | |
WO2010001468A1 (ja) | 試験装置、プログラム、および、記録媒体 | |
JPH01184700A (ja) | メモリ試験装置 | |
JPH03269376A (ja) | 半導体装置のテスト装置 | |
KR100486310B1 (ko) | 메모리 시험장치 및 메모리 시험방법 | |
JP5054106B2 (ja) | 試験装置および回路装置 | |
JP4490714B2 (ja) | スイッチ制御装置、半導体試験装置、及び生成プログラム | |
JP5153670B2 (ja) | 診断装置、診断方法および試験装置 | |
JP2002071762A (ja) | 半導体試験装置及びそのモニタ装置 | |
KR100939199B1 (ko) | 시험 장치, 시험 방법, 프로그램, 및 기록 매체 | |
JP4153884B2 (ja) | 試験装置及び試験方法 | |
JP3458906B2 (ja) | 半導体試験装置の試験パターン発生装置 | |
JP2011043354A (ja) | 集積回路装置、表示コントローラー及び電子機器 | |
JP3240630B2 (ja) | Icテスタ | |
KR100247858B1 (ko) | 메모리 장치의 실패정보 저장회로 | |
JP2837615B2 (ja) | テスト容易化回路を備えたマイクロコンピュータ | |
JPH11328089A (ja) | Pciバスインタフェース用デバイスにおけるid情報書き込み回路 | |
JP2824853B2 (ja) | パターンデータ書込み方式 | |
JP4761120B2 (ja) | 電子機器、画像形成装置 | |
JP4922506B2 (ja) | 半導体メモリ試験装置 | |
JP2002062340A (ja) | 半導体試験装置 | |
JP2000284917A (ja) | ディスクコントローラ評価装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100402 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130409 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140409 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |