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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタを有する半導体装置の構成に関する。本発明はまた、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、ＴＦＴと表記する)を有する半導体装置を含むアクティブマトリクス型の表示装置の構成に関する。また、このような表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】
近年、エレクトロルミネッセンス(Electro Luminescence：ＥＬ)素子等を始めとした発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために視認性が高く、液晶表示装置(ＬＣＤ)等において必要なバックライトを必要としないために薄型化に適しているとともに、視野角にほとんど制限が無い。
【０００３】
ここで、ＥＬ素子とは、電場を加えることで発生するルミネッセンスが得られる発光層を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明において、発光装置とは、上述したいずれの発光形態であっても良い。
【０００４】
ＥＬ素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、イーストマン・コダック・カンパニーのＴａｎｇらが提案した「陽極／正孔輸送層／発光層／電子輸送層／陰極」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められているＥＬ素子の多くはこの構造が採用されている。
【０００５】
また、これ以外にも、陽極と陰極との間に、「正孔注入層／正孔輸送層／発光層／電子輸送層」または「正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層」の順に積層する構造がある。本発明の発光装置に用いるＥＬ素子の構造としては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。
【０００６】
本明細書においては、ＥＬ素子において、陽極と陰極との間に設けられる全ての層を総称してＥＬ層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てＥＬ素子に含まれ、陽極、ＥＬ層、および陰極で構成される発光素子をＥＬ素子と呼ぶ。
【０００７】
図２(Ａ)(Ｂ)に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として、ＥＬ表示装置を例とする。図２(Ａ)(Ｂ)に示した画素は、ソース信号線２０１、ゲート信号線２０２、スイッチング用ＴＦＴ２０３、駆動用ＴＦＴ２０４、容量素子（容量手段）２０５、電流供給線２０６、ＥＬ素子２０７、電源線２０８を有している。図２(Ａ)においては、駆動用ＴＦＴ２０４はＰチャネル型、図２(Ｂ)においては、駆動用ＴＦＴ２０４はＮチャネル型を用いている。スイッチング用ＴＦＴ２０３は、映像信号を画素に入力する際のスイッチとして機能するＴＦＴであるので、ここではその極性は問わない。
【０００８】
各部の接続関係について説明する。ここで、ＴＦＴはゲート、ソース、ドレインの３端子を有するが、ソース、ドレインに関しては、ＴＦＴの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第１の電極、他方を第２の電極と表記する。ＴＦＴのＯＮ、ＯＦＦについて、各端子の電位等(あるＴＦＴのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と表記する。
【０００９】
また、本明細書において、ＴＦＴがＯＮしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を超え、ソース、ドレイン間に電流が流れる状態をいい、ＴＦＴがＯＦＦしているとは、ＴＦＴのゲート・ソース間電圧がそのしきい値を下回り、ソース、ドレイン間に電流が流れていない状態をいう。
【００１０】
スイッチング用ＴＦＴ２０３のゲート電極は、ゲート信号線２０２に接続され、第１の電極はソース信号線２０１に接続され、第２の電極は駆動用ＴＦＴ２０４のゲート電極に接続されている。駆動用ＴＦＴ２０４の第１の電極は、電流供給線２０６に接続され、第２の電極はＥＬ素子２０７の陽極(Ａｎｏｄｅ)に接続されている。ＥＬ素子２０７の陰極(Ｃａｔｈｏｄｅ)は、電源線２０８に接続されている。電流供給線２０６と、電源線２０８とは、互いに電位差を有している。また、駆動用ＴＦＴ２０４のゲート・ソース間電圧を保持するために、駆動用ＴＦＴ２０４のゲート電極とある一定電位，例えば電流供給線２０６との間に、容量素子２０５を設けても良い。
【００１１】
ゲート信号線２０２にパルスが入力されてスイッチング用ＴＦＴ２０３がＯＮすると、ソース信号線２０１に出力されてきている映像信号は、駆動用ＴＦＴ２０４のゲート電極へと入力される。入力された映像信号の電位に従って、駆動用ＴＦＴ２０４のゲート・ソース間電圧が決定し、駆動用ＴＦＴ２０４のソース・ドレイン間を流れる電流(以下、ドレイン電流と表記)が決定する。この電流はＥＬ素子２０７に供給されて発光する。
【００１２】
またＴＦＴ等を基板上に作り込み、画素部と周辺回路とを一体形成した表示装置は、小型、軽量という利点を活かし、普及著しいモバイル機器に応用されている。反面、ＴＦＴの作製は、成膜、エッチングの繰り返しによる素子形成と、半導体に導電性を与えるための不純物元素の添加等、多くの工程を経てなされるため、工程削減による低コスト化が課題となる。
【００１３】
そこで、画素部および周辺回路を、単一極性のＴＦＴによって構成すれば、不純物元素の添加工程の一部を省略することが出来る。単一極性のＴＦＴを用いて構成した画素の例としては、図８に示すものが提案されている（例えば、非特許文献１参照）。
【００１４】
【非特許文献１】
カニッキほか（J.Kanicki,J-H.Kim,J.Y.Nahm,Y.He,and R.Hattori）"アクティブＯＬＥＤにおけるアモルファスシリコン薄膜トランジスタ（Amorphous Silicon Thin-Film Transistors Based Active-Matrix Organic Light-Emitting Displays）"アジアディスプレイ/アイディーダブリュ(ASIA DISPLAY/IDW)2001 ｐ．３１５−３１８
【００１５】
図８に示した画素は、ソース信号線８０１、ゲート信号線８０２、スイッチング用ＴＦＴ８０３、駆動用ＴＦＴ８０４、アクティブ抵抗ＴＦＴ８０５、容量素子８０６、電流供給線８０７、ＥＬ素子８０８、電源線８０９を有し、ＴＦＴ８０３〜８０５にはＮチャネル型ＴＦＴを用いている。
【００１６】
スイッチング用ＴＦＴ８０３のゲート電極は、ゲート信号線８０２に接続され、第１の電極は、ソース信号線８０１に接続され、第２の電極は、駆動用ＴＦＴ８０４のゲート電極に接続されている。駆動用ＴＦＴ８０４の第１の電極は、ＥＬ素子８０８の陽極に接続され、第２の電極は、アクティブ抵抗ＴＦＴ８０５の第１の電極に接続されている。アクティブ抵抗ＴＦＴ８０５のゲート電極および第２の電極は互いに接続され、電流供給線８０７に接続されている。ＥＬ素子８０８の陰極は、電源線８０９に接続され、電流供給線８０７とは互いに電位差を有する。容量素子８０６は、駆動用ＴＦＴ８０４のゲート電極と電流供給線８０７との間に設けられ、駆動用ＴＦＴ８０４のゲート電極に印加される信号の電位を保持する。
【００１７】
【発明が解決しようとする課題】
ここで図２(Ａ)、図８のように、駆動用ＴＦＴにＮチャネル型ＴＦＴを用いた場合の動作について考える。図２(Ｃ)は、図２(Ａ)(Ｂ)に示した画素において、電流供給線２０６−駆動用ＴＦＴ２０４−ＥＬ素子２０７−電源線２０８の構成部分のみを図示したものである。駆動用ＴＦＴ２０４はＮチャネル型としているので、ＥＬ素子２０７の陽極に接続されている側をソース、電流供給線に接続されている側をドレインとする。
【００１８】
今、電流供給線２０６の電位がＶDD、ＥＬ素子２０７の陽極の電位がＶA、同じく陰極の電位がＶC、駆動用ＴＦＴ２０４のゲート電極の電位がＶSigであるとき、駆動用ＴＦＴ２０４のゲート・ソース間電圧ＶGSは、ＶGS＝(ＶSig−ＶA)であり、ＥＬ素子２０７の陽極・陰極間電圧ＶELは、ＶEL＝(ＶA−ＶC)である。
【００１９】
図２(Ｄ)は、駆動用ＴＦＴ２０４およびＥＬ素子２０７の電圧・電流特性を示したものである。駆動用ＴＦＴ２０４の電圧・電流曲線と、ＥＬ素子２０７の電圧・電流曲線との交点が動作点であり、ＥＬ素子２０７を流れる電流値や、ＥＬ素子の陽極の電位ＶAが決定する。今、ＥＬ素子２０７の電圧・電流曲線が２１１、ＴＦＴ２０４の電圧・電流曲線が２１３で表されるとき、動作点は２１５にあたり、これによって電流値およびＶA＝ＶA1が決定する。なお、このときの駆動用ＴＦＴ２０４のゲート・ソース間電圧ＶGSは、ＶGS＝(ＶSig−ＶA1)で表される。
【００２０】
ＥＬ素子２０７が劣化した場合について考える。ＥＬ素子２０７が劣化すると、点灯開始電圧が上昇して、曲線は右にシフトして２１２で示されるようになる。ここで、仮に駆動用ＴＦＴ２０４が飽和領域で動作しており、かつＥＬ素子２０７の劣化によってゲート・ソース間電圧が変化しないとすると、動作点は２１６に移る。つまり、ＶA＝ＶA2となる。この場合、駆動用ＴＦＴ２０４のソース・ドレイン間電圧が変化しても、電流値には大きな変化はないため、それほど輝度も変わらない。ところが、今、駆動用ＴＦＴ２０４にはＮチャネル型ＴＦＴを用いており、ＥＬ素子２０７の陽極に接続されている側がソースであるから、駆動用ＴＦＴ２０４のゲート・ソース間電圧ＶGSは、ＶGS＝(ＶSig−ＶA2)と、小さくなってしまう。よってこのときの駆動用ＴＦＴ２０４の電圧・電流曲線は２１４で示されるようになる。従って動作点は２１７となる。つまり、ＥＬ素子２０７の劣化によって、駆動用ＴＦＴ２０４のソース電位が上昇し、ゲート・ソース間電圧が小さくなってしまったため、電流値が大きく変化し、輝度低下につながる。
【００２１】
よって本発明においては、ＥＬ素子に電流を供給するための駆動用ＴＦＴにＮチャネル型ＴＦＴを用いて構成し、かつ前述のようなＥＬ素子の劣化による不具合を解決することの出来る半導体装置を提供することを課題とする。
【００２２】
【課題を解決するための手段】
前述の課題の要点は、ＥＬ素子の劣化によって、ＥＬ素子の陽極の電位、すなわち駆動用ＴＦＴのソース電位が上昇し、それに伴って駆動用ＴＦＴのゲート・ソース間電圧が小さくなる点にあった。
【００２３】
ＥＬ素子が劣化した場合にも、電流値が変化しないようにするには、ＥＬ素子が劣化してＥＬ素子の陽極の電位が上昇したとしても、駆動用ＴＦＴのゲート・ソース間電圧に変化が生じないようにする必要がある。
【００２４】
そこで本発明においては、ブートストラップ動作を応用した構成を画素に適用した。駆動用ＴＦＴのゲート・ソース間に容量素子（電圧保持手段）を設け、ゲート電極に映像信号が入力されている間は、ソースの電位をある値に固定する。そして、映像信号の入力後、ゲート電極を浮遊状態とする。このとき、駆動用ＴＦＴのゲート・ソース間電圧がしきい値を上回っていれば、駆動用ＴＦＴがＯＮし、容量素子は映像信号の電位（ＶSig）と電源線の電位（ＶSS）との電位差を保持している。ここで、駆動用ＴＦＴのソース電位の固定を解除してやると、ＥＬ素子（発光素子）に電流が流れて、陽極の電位、すなわち駆動用ＴＦＴのソース電位が上昇する。すると、駆動用ＴＦＴのゲート・ソース間に配置された容量素子による結合によって、浮遊状態となっている駆動用ＴＦＴのゲート電極の電位も同じだけ上昇することになる。よって、ＥＬ素子の劣化によって陽極の電位上昇の値が異なってくる場合にも、その上昇分をゲート電極の電位にそのまま上乗せし、駆動用ＴＦＴのゲート・ソース間電圧を一定とすることが出来る。
【００２５】
本発明の構成を以下に記す。
【００２６】
本発明の表示装置は、
発光素子と、
映像信号に基づく電圧を保持する電圧保持手段と、
少なくとも１つのスイッチング素子を介して前記発光素子及び前記電圧保持手段に接続される電源線と、を有する表示装置であって、
前記電圧保持手段は前記発光素子に供給する電流を制御する機能を有し、前記電流は前記映像信号の電位と前記電源線の電位との電位差であることを特徴とする。
【００２７】
本発明の表示装置は、
発光素子と、
映像信号に基づく電圧を保持する電圧保持手段と、
前記電圧保持手段に接続されるスイッチング素子と、
前記スイッチング素子に接続される電源線と、
前記発光素子及び前記電圧保持手段とに接続されるトランジスタと、
前記トランジスタに接続される電流供給線と、を有する表示装置であって、
前記電圧保持手段は前記映像信号の電位と前記電源線の電位との電位差を保持し、且つ前記トランジスタのゲート・ソース間電圧を制御し、
前記トランジスタのゲート・ソース間電圧に基づく電流が前記電流供給線から前記発光素子に供給されることを特徴とする。
【００２８】
本発明の表示装置は、
発光素子と、
映像信号に基づく電圧を保持する電圧保持手段と、
前記電圧保持手段と電源線との間に接続されるスイッチング素子と、
前記スイッチング素子に接続される電源線と、
前記発光素子及び前記電圧保持手段とに接続されるトランジスタと、
前記トランジスタに接続される電流供給線と、を有する表示装置であって、
前記電圧保持手段は前記映像信号の電位と前記電源線の電位との電位差を保持し、且つ前記トランジスタのゲート・ソース間電圧を制御し、
前記トランジスタのゲート・ソース間電圧に基づく電流が前記電流供給線から前記発光素子に供給されることを特徴とする。
【００２９】
本発明の表示装置は、
第１および第２のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と、且つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、
前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素子の第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、
前記第２のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、
前記発光素子の第２の電極は、第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられている画素を有することを特徴とする。
【００３０】
本発明の表示装置は、
第１乃至第３のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と、且つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、
前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素子の第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、
前記第２のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、
前記発光素子の第２の電極は、第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられている画素を有することを特徴とする。
【００３１】
本発明の表示装置は、
第１乃至第３のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と、且つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、
前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素子の第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、
前記第２のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、
前記発光素子の第２の電極は、第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられ、
前記第３のスイッチング素子の第１の電極は前記トランジスタのゲート電極と、且つ第２の電極は前記トランジスタの第１の電極、前記第２のスイッチング素子の第１の電極及び前記発光素子の第１の電極と、それぞれ電気的に接続されている画素を有することを特徴とする。
【００３２】
本発明の表示装置は、
第１乃至第３のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と、且つ第２の電極は前記トランジスタのゲート電極とそれぞれ電気的に接続され、
前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極および、前記発光素子の第１の電極と、且つ第２の電極は電流供給線とそれぞれ電気的に接続され、
前記第２のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、
前記発光素子の第２の電極は、第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられ、
前記第３のスイッチング素子の第１の電極は前記発光素子の第１の電極と、且つ第２の電極は前記第１の電源線と電気的に接続されている画素を有することを特徴とする。
【００３３】
本発明の表示装置は、
前記トランジスタの導電型がＮチャネル型であるとき、前記電流供給線Ｖ1、前記第１の電源線の電圧Ｖ2、前記第２の電源線電圧Ｖ3はＶ1＞Ｖ2、かつＶ1＞Ｖ3であってもよい。更に、Ｖ2＜Ｖ3であっても良い。
【００３４】
また本発明の表示装置は、
前記トランジスタの導電型がＰチャネル型であるとき、前記電流供給線Ｖ1、前記第１の電源線の電位Ｖ2、前記第２の電源線の電位Ｖ3はＶ1＜Ｖ2、かつＶ1＜Ｖ3であってもよい。更に、Ｖ2＞Ｖ3であっても良い。
【００３５】
本発明の表示装置は、
ソース信号線と、ゲート信号線と、電流供給線と、第１乃至第３のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、及び当該画素を含まない行に設けられたゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は前記第２のトランジスタのゲート電極と第１の電極との間に設けられていることを特徴とする。
【００３６】
本発明の表示装置は、
ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第３のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、及び当該画素を含まない行に設けられた第１のゲート信号線若しくは第２のゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は、前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第２のゲート信号線と電気的に接続され、第２の電極は、前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は前記第２のトランジスタのゲート電極と第１の電極との間に設けられていることを特徴とする。
【００３７】
本発明の表示装置は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は、前記第２のトランジスタの第１の電極および、前記発光素子の第１の電極と電気的に接続され、第２の電極は、第１の電源線、当該画素を含まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に設けられた第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は前記第２のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は、前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、
前記第４のトランジスタのゲート電極は前記第３のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタのゲート電極と電気的に接続され、第２の電極は前記第２のトランジスタの第１の電極、前記第１の電源線及び前記第２の電源線のいずれかと電気的に接続されていることを特徴とする。
【００３８】
本発明の表示装置は、
ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を含まない行に設けられた第１のゲート信号線若しくは第２のゲート信号線、及び当該画素を含む行に設けられた第２のゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は、前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は、第２の電源線と電気的に接続され、
前記容量素子は、前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、
前記第４のトランジスタのゲート電極は前記第２のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタのゲート電極と電気的に接続され、第２の電極は、前記第２のトランジスタの第１の電極、前記第１の電源線、及び前記第２の電源線のいずれかと電気的に接続されていることを特徴とする。
【００３９】
本発明の表示装置は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は、前記第１のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を含まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に設けられた第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は前記第２のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、
前記第４のトランジスタのゲート電極は前記第３のゲート信号線と電気的に接続され、第１の電極は前記発光素子の第１の電極と電気的に接続され、第２の電極は前記第１の電源線と電気的に接続されていることを特徴とする。
【００４０】
本発明の表示装置は、
ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を含まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に設けられた第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は前記電流供給線と互いに電位差を有する第２の電源と電気的に接続され、
前記容量素子は前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、
前記第４のトランジスタのゲート電極は前記第２のゲート信号線と電気的に接続され、第１の電極は前記発光素子の第１の電極と電気的に接続され、第２の電極は前記第１の電源線と電気的に接続されていることを特徴とする。
【００４１】
本発明の表示装置は、
ソース信号線と、第１乃至第３のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を含まない行に設けられた第１乃至第３のゲート信号線、及び当該画素を含む行に設けられた第２のゲート信号線若しくは第３のゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は前記第２のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は、前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、前記第２のトランジスタのゲート電極と第１の電極との間の電圧を保持し、
前記第４のトランジスタは、前記第２のトランジスタの第２の電極と前記電流供給線との間、又は前記第２のトランジスタの第１の電極と前記発光素子の第１の電極との間に配置され、当該第４のトランジスタのゲート電極は前記第３のゲート信号線と電気的に接続されていることを特徴とする。
【００４２】
本発明の表示装置は、
ソース信号線と、第１および第２のゲート信号線と、電流供給線と、第１乃至第４のトランジスタと、容量素子と、発光素子とを有する画素がマトリクス状に設けられた表示装置であって、
前記第１のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第１の電極は前記第２のトランジスタの第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は第１の電源線、当該画素を含まない行に設けられた第１のゲート信号線若しくは第２のゲート信号線、及び当該画素を含む行に設けられた第２のゲート信号線のいずれかと電気的に接続され、
前記第２のトランジスタのゲート電極は前記第３のトランジスタの第１の電極と電気的に接続され、第２の電極は前記電流供給線と電気的に接続され、
前記第３のトランジスタのゲート電極は前記第１のゲート信号線と電気的に接続され、第２の電極は前記ソース信号線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は前記第２のトランジスタのゲート電極と第１の電極との間に設けられ、前記第２のトランジスタのゲート電極と第１の電極との間の電圧を保持し、
前記第４のトランジスタは、前記第２のトランジスタの第２の電極と前記電流供給線との間、又は前記第２のトランジスタの第１の電極と前記発光素子の第１の電極との間に配置され、当該第４のトランジスタのゲート電極は前記第３のゲート信号線と電気的に接続されていることを特徴とする。
【００４３】
本発明の表示装置において、
前記第１および第３のトランジスタは同一導電型であっても良い。
【００４４】
本発明の表示装置において、
前記画素に含まれるトランジスタは同一導電型であっても良い。
【００４５】
本発明の表示装置において、
前記第２のトランジスタの導電型がＮチャネル型であるとき、前記電流供給線の電位Ｖ1、前記第１の電源線の電位Ｖ2、前記第２の電源線の電位Ｖ3は、Ｖ1＞Ｖ2、かつＶ1＞Ｖ3であっても良い。更に、Ｖ2＞Ｖ3であっても良い。
【００４６】
本発明の表示装置は、
前記第２のトランジスタの導電型がＰチャネル型であるとき、前記電流供給線の電位Ｖ1、前記第１の電源線の電位Ｖ2、前記第２の電源線の電位Ｖ3は、Ｖ1＜Ｖ2、かつＶ1＜Ｖ3であっても良い。更に、Ｖ2＜Ｖ3であっても良い。
【００４７】
本発明の表示装置の駆動方法は、
第１および第２のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は電流供給線と電気的に接続され、
前記第２のスイッチング素子の第２の電極は第１の電源線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられている画素を有する表示装置の駆動方法であって、
前記第１および第２のスイッチング素子を導通し、前記ソース信号線から前記トランジスタに映像信号を入力し、かつ前記トランジスタの第１の電極の電位を固定し、
前記第１および第２のスイッチング素子を非導通として、前記トランジスタのゲート電極を浮遊状態とし、
前記トランジスタのゲート電極に印加された電位に応じた電流を前記発光素子に供給し、前記容量素子により、前記トランジスタのゲート・ソース間電圧を保持し、前記トランジスタの第１の電極の電位変化量と、前記トランジスタのゲート電極の電位変化量とを等しくすることを特徴とする。
【００４８】
本発明の表示装置の駆動方法は、
第１乃至第３のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は電流供給線と電気的に接続され、
前記第２のスイッチング素子の第２の電極は第１の電源線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられ、
前記第３のスイッチング素子の第１の電極は、前記トランジスタのゲート電極と電気的に接続され、第２の電極は前記トランジスタの第１の電極、前記第１の電源線及び前記第２の電源線のいずれかと電気的に接続されている画素を有する表示装置の駆動方法であって、
前記第１および第２のスイッチング素子を導通し、前記ソース信号線から前記トランジスタに映像信号を入力し、かつ前記トランジスタの第１の電極の電位を固定し、
前記第１および第２のスイッチング素子を非導通として、前記トランジスタのゲート電極を浮遊状態とし、
前記トランジスタのゲート電極に印加された電位に応じた電流を前記発光素子に供給し、前記容量素子により、前記トランジスタのゲート・ソース間電圧を保持し、前記トランジスタの第１の電極の電位変化量と、前記トランジスタのゲート電極の電位変化量とを等しくし、
前記第３のスイッチング素子を導通して、前記トランジスタのゲート・ソース間電圧をしきい値電圧の絶対値以下とし、前記発光素子への電流の供給を停止することを特徴とする。
【００４９】
本発明の表示装置の駆動方法は、
第１乃至第３のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタの第１の電極は前記第２のスイッチング素子の第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は電流供給線と電気的に接続され、
前記第２のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、
前記発光素子の第２の電極は、第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられ、
前記第３のスイッチング素子の第１の電極は、前記発光素子の第１の電極と電気的に接続され、第２の電極は前記第１の電源線と電気的に接続されている画素を有する表示装置の駆動方法であって、
前記第１および第２のスイッチング素子を導通し、前記ソース信号線から前記トランジスタへ前記映像信号を入力し、かつ前記トランジスタの第１の電極の電位を固定し、
前記第１および第２のスイッチング素子を非導通として、前記トランジスタのゲート電極を浮遊状態とし、
前記トランジスタのゲート電極に印加された電位に応じた電流を前記発光素子に供給し、前記容量素子により、前記トランジスタのゲート・ソース間電圧を保持し、前記トランジスタの第１の電極の電位変化量と、前記トランジスタのゲート電極の電位変化量とを等しくし、
前記第３のスイッチング素子を導通して、前記トランジスタのゲート・ソース間電圧をしきい値電圧の絶対値以下とし、前記発光素子への電流の供給を停止することを特徴とする。
【００５０】
本発明の表示装置の駆動方法は、
第１乃至第３のスイッチング素子と、トランジスタと、容量素子と、発光素子とを有し、
前記第１のスイッチング素子の第１の電極はソース信号線と電気的に接続され、第２の電極は前記トランジスタのゲート電極と電気的に接続され、
前記トランジスタの第１の電極は、前記第２のスイッチング素子の第１の電極及び前記発光素子の第１の電極と電気的に接続され、第２の電極は前記第３のスイッチング素子を介して電流供給線と電気的に接続され、
前記第２のスイッチング素子の第２の電極は、第１の電源線と電気的に接続され、
前記発光素子の第２の電極は第２の電源線と電気的に接続され、
前記容量素子は、前記トランジスタのゲート電極と第１の電極との間に設けられている画素を有する表示装置の駆動方法であって、
前記第１および第２のスイッチング素子を導通し、前記ソース信号線から前記トランジスタに映像信号を入力し、かつ前記トランジスタの第１の電極の電位を固定し、
前記第１および第２のスイッチング素子を非導通として、前記トランジスタのゲート電極を浮遊状態とし、
前記第３のスイッチング素子を導通して、前記トランジスタのゲート電極に印加された電位に応じた電流を前記発光素子に供給し、前記容量素子により、前記トランジスタのゲート・ソース間電圧を保持し、前記トランジスタの第１の電極の電位変化量と、前記トランジスタのゲート電極の電位変化量とを等しくし、
前記第３のスイッチング素子を非導通として、前記発光素子への電流の供給を停止することを特徴とする。
【００５１】
また本発明おいて、スイッチング素子はトランジスタを使用することができる。そして本発明のトランジスタとしては、薄膜トランジスタ（ＴＦＴ）又はＳＯＩ技術を用いて形成されたトランジスタとすることができる。そして、活性層に有機物を利用したトランジスタ、多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたＴＦＴや、アモルファスシリコンを用いたＴＦＴを用いることが可能である。
【００５２】
【発明の実施の形態】
[実施の形態１]
図１(Ａ)に、本発明の実施の一形態を示す。本発明の画素は、ソース信号線１０１、ゲート信号線１０２、第１乃至第３のＴＦＴ１０３〜１０５、容量素子１０６、電流供給線１０７、ＥＬ素子１０８、電源線１０９、１１０（第１の電源線、第２の電源線）とを有する。ＴＦＴ１０３のゲート電極は、ゲート信号線１０２に接続され、第１の電極は、ソース信号線１０１に接続され、第２の電極は、ＴＦＴ１０４のゲート電極に接続されている。ＴＦＴ１０４の第１の電極は、電流供給線１０７に接続され、第２の電極は、ＴＦＴ１０５の第１の電極および、ＥＬ素子の第１の電極に接続されている。ＴＦＴ１０５のゲート電極は、ゲート信号線１０２に接続され、第２の電極は、電源線１１０に接続されている。ＥＬ素子１０８の第２の電極は、電源線１０９に接続されている。容量素子１０６は、ＴＦＴ１０４のゲート電極と第２の電極との間に設けられ、ＴＦＴのゲート・ソース間電圧を保持する。
【００５３】
今、ＴＦＴ１０３〜１０５はいずれもＮチャネル型ＴＦＴであり、そのゲート・ソース間電圧がしきい値を上回ったとき、ＯＮするものとする。また、ＥＬ素子１０８においては、第１の電極を陽極、第２の電極を陰極とし、陽極の電位をＶA、陰極の電位、すなわち電源線１０９の電位をＶCとする。さらに、電流供給線１０７の電位をＶDDとし、電源線１１０の電位をＶSSとする。映像信号の電位はＶSigとする。
【００５４】
回路の動作について、図１および図３を用いて説明する。ここで、ＴＦＴ１０４のゲート(Ｇ)、ソース(Ｓ)、ドレイン(Ｄ)を図３(Ａ)のように定義する。
【００５５】
ある行において、ゲート信号線１０２が選択されてＴＦＴ１０３、１０５がＯＮする。ソース信号線１０１より、映像信号が図３(Ａ)に示すように、ＴＦＴ１０４のゲート電極に入力されて、その電位がＶSigとなる。一方、ＴＦＴ１０５がＯＮしているので、ＶA＝ＶSSとなる。このとき、ＶSS≦ＶCとしておくと、映像信号の書き込み時にはＥＬ素子１０８に電流が流れない。ただし、ＶSS＞ＶCとなっており、ＥＬ素子１０８に電流が流れても構わない。ここで重要となるのは、ＶAが一定電位に固定されていることである。この動作により、容量素子１０６の両電極間の電圧は、(ＶSig−ＶSS)となる。やがて、ゲート信号線１０２の選択期間が終了し、ＴＦＴ１０３、１０５がＯＦＦすると、容量素子１０６に貯まった電荷の移動経路がなくなり、ＴＦＴ１０４のゲート・ソース間電圧(ＶSig−ＶSS)が保持される(図３(Ｂ))。
【００５６】
ここで、(ＶSig−ＶSS)がＴＦＴ１０４のしきい値を上回っているとき、ＴＦＴ１０４がＯＮして電流供給線１０７からＥＬ素子に電流が流れ始めて発光が始まり(図３(Ｃ))、ＴＦＴ１０４のソース電位が上昇する。このとき、ＴＦＴ１０４のゲート電極は浮遊状態にあり、容量素子１０６によって、ＴＦＴ１０４のゲート・ソース間電圧が保持されているので、ソース電位の上昇に伴って、ゲート電極の電位も上昇する。このとき、ＴＦＴ１０４、１０５においては、そのゲート電極と半導体層(ソース領域あるいはドレイン領域)との間には容量成分が存在するが、容量素子１０６の容量値を、当該容量成分に対して十分に支配的としておくことにより、ＴＦＴ１０４のソース電位の上昇幅と、ＴＦＴ１０４のゲート電位の上昇幅とをおおむね等しくすることが出来る。
【００５７】
これらの動作を踏まえ、図１(Ｂ)を用いてＥＬ素子の劣化の有無による動作について考える。図１(Ｂ)において、１５１はゲート信号線１０２の電位、１５２、１５３はＴＦＴ１０４のゲート電極の電位ＶG、１５４、１５５はＥＬ素子１０８の陽極ＶAすなわちＴＦＴ１０４のソース電位、１５６はＴＦＴ１０４のゲート・ソース間電圧ＶGSをそれぞれ模式的に表したものである。
【００５８】
今、図１(Ｂ)に(ｉ)で示した区間において、ゲート信号線１０２が選択され、Ｈレベルとなる。よってこの区間では、映像信号の書き込みが行われてＴＦＴ１０４のゲート電位ＶGが上昇する。また、ＴＦＴ１０５がＯＮしているので、ＥＬ素子１０８の陽極の電位ＶA、つまりＴＦＴ１０４のソース電位は、ＶSSに等しくなる。よって、ＴＦＴ１０４のゲート・ソース間電圧ＶGSが大きくなる。またこの区間では、ＶA＝ＶSS＜ＶCとなっている場合には、映像信号ＶSigの値に関係なく、ＥＬ素子１０８は発光しない。
【００５９】
(ii)で示したタイミングにおいて、ゲート信号線１０２の選択が終了してＬレベルとなり、ＴＦＴ１０３、１０５がＯＦＦする。このときのＶGS＝(ＶSig−ＶA)が、容量素子１０６に保持される。
【００６０】
続いて、(iii)で示した区間に入り、発光が始まる。このとき、ＴＦＴ１０４のゲート・ソース間電圧ＶGSがそのしきい値を上回っていれば、ＴＦＴ１０４がＯＮしてドレイン電流が流れ、ＥＬ素子１０８が発光する。同時に、ＴＦＴ１０４のソース電位も上昇する。ここで、前述のとおり、ＴＦＴ１０４のゲート電極は浮遊状態となっており、ＴＦＴ１０４のソース電位の上昇と同様に上昇する。
【００６１】
ここで、ＥＬ素子１０８が劣化した場合を考える。ＥＬ素子が劣化すると、前述のとおりある値の電流をＥＬ素子１０８に流そうとするとき、陽極・陰極間の電圧が大きくなるため、１５５で示すようにＶAが上昇する。しかし本発明の場合、ＶAの上昇分だけ、ＶGも上昇するため、結果としてＶGSに変化がないことがわかる。
【００６２】
一方、図７に示すように、図２(Ｂ)に示したような従来の構成の場合、一旦映像信号が入力されてその電位がＶSigとなると、その後ＴＦＴ２０４のゲート電位ＶGは変化しない。よって、ＥＬ素子２０７が劣化してＶAが上昇すると、ＴＦＴ２０４のゲート・ソース間電圧は劣化前よりも小さくなってしまう（図７（Ｇ）（Ｈ））。このような場合、ＴＦＴ２０４を飽和領域で動作させたとしても、動作点における電流値は変化してしまうことになる。よって、ＥＬ素子２０７が劣化し、電圧・電流特性が変化すると、ＥＬ素子２０７に流れる電流が小さくなり、輝度が低下する。
【００６３】
以上のように、本発明においては、ＥＬ素子の劣化に対しても電流値に変化を与えないようにして、ＥＬ素子の劣化の影響を除去することが出来る。
【００６４】
また、電源線の電位ＶSS、ＶCはいずれも任意に設定出来るので、ＶSS＜ＶCとしておくことによって、ＥＬ素子に逆バイアスを印加することも容易である。
【００６５】
なお、ＴＦＴ１０３、１０５は、単なるスイッチング素子として機能すればよく、その極性は問わない。すなわち、画素を構成するＴＦＴを全て単極性としても正常動作が可能となる。図１においては、ＴＦＴ１０３、１０５を同極性とし、ゲート信号線１０２のみによって制御しているが、異なる第１、第２のゲート信号線を用いて、それぞれのＴＦＴを制御するようにしても良い。この場合はＴＦＴ１０３、１０５が互いに極性が異なっていても構わない。ただし、画素の開口率等を考えると、配線数は可能な限り少ない本数とするのが望ましい。
【００６６】
[実施の形態２]
図１に示した構成によると、画素部に引き回す配線は、ソース信号線、ゲート信号線、電流供給線(ＶDD)、電源線(ＶC)、電源線(ＶSS)の５本を必要としていた。本実施形態においては、配線を共用することによって１画素あたりの配線の本数を減らし、高開口率化を得られる構成について説明する。
【００６７】
図９に、本実施形態の構成を示す。実施形態１と異なる点は、ＴＦＴ９０６の第２の電極が電源線(ＶSS)に接続されていたのに対し、本実施形態では、次行のゲート信号線に接続されている点のみである。点線枠９００で示された画素がｉ行目であるとすると、ＴＦＴ９０６の第２の電極は、ｉ＋１行目のゲート信号線に接続されている。
【００６８】
ゲート信号線を選択するパルスの条件としては、Ｈレベルのときは、ＴＦＴ９０４のゲート・ソース間電圧が十分にしきい値を上回ればよい。すなわち、映像信号ＶSigの最大値に対し、さらにしきい値分以上高い電位であれば良い。これに対し、Ｌレベルのときは、ＴＦＴ９０４が確実にＯＦＦする電位であれば良い。よって、ゲート信号線において、Ｌレベルの電位をＶSSに等しくしておく。
【００６９】
ｉ行目のゲート信号線が選択されてＨレベルとなり、ＴＦＴ９０４、９０６がＯＮするとき、ｉ＋１行目のゲート信号線はまだ選択されていない。すなわちＬレベルであり、その電位はＶSSである。よって、ＴＦＴ９０６を介して、ＥＬ素子の陽極の電位ＶAは、実施形態と同じくＶSSに等しくなる。よって、本実施形態に従って配線を共用した場合にも、実施形態１と同様の動作を得ることが出来る。
【００７０】
なお、ｉ行目のゲート信号線が選択されてＨレベルとなり、ＴＦＴ９０６がＯＮしている期間に、一定の電位ＶSSを与えることの出来る場所であれば、ＴＦＴ９０６の第２の電極の接続先は、ｉ＋１行目のゲート信号線に限定されず、例えばｉ−１行目のゲート信号線であっても良いし、それ以外であっても良い。隣接行の信号線を共用する場合には、当該信号線のパルスが互いに重ならないようにするのが望ましい。
【００７１】
また、実施形態１に記載したように、ＴＦＴ９０４、９０６は単なるスイッチング素子として機能すればよいので、その極性は問わず、図９のように、１本のゲート信号線９０２によって制御されることに限定はしない。
【００７２】
[実施の形態３]
駆動用ＴＦＴのゲート・ソース間電圧を制御して、ＥＬ素子に流れる電流値をアナログ量で制御して表示を行う方式をアナログ階調方式と呼ぶ。これに対し、ＥＬ素子を輝度１００％、０％の２つの状態のみで駆動するデジタル階調方式が提案されている。この方式では、白、黒の２階調しか表現出来ないが、ＴＦＴの特性ばらつきの影響を受けにくいというメリットがある。デジタル階調方式によって多階調化を図るには、時間階調方式と組み合わせた駆動方法を用いる。時間階調方式とは、素子が発光している時間の長短によって、階調を表現する方法である。
【００７３】
デジタル階調方式と時間階調方式とを組み合わせた場合、図１０(Ａ)に示すように、１フレーム期間を複数のサブフレーム期間に分割する。各サブフレーム期間は、図１０(Ｂ)に示すように、アドレス(書き込み)期間と、サステイン(発光)期間と、消去期間とを有する。表示ビット数に応じた数のサブフレーム期間を設け、各サブフレーム期間におけるサステイン(発光)期間の長さを、２(n-1)：２(n-2)：・・・：２：１とし、各サステイン(発光)期間でＥＬ素子の発光、もしくは非発光の選択をし、ＥＬ素子が発光している合計期間の長さの差を利用して階調表現を行う。発光している期間が長ければ輝度が高く、短ければ輝度が低くなる。なお、図１０においては４ビット階調の例を示しており、１フレーム期間は４つのサブフレーム期間に分割され、サステイン(発光)期間の組み合わせによって、２4＝１６階調を表現出来る。なお、サステイン期間の長さの比は、特に２のべき乗の比としなくても、階調表現は可能である。また、あるサブフレーム期間をさらに分割していても良い。
【００７４】
時間階調方式を用いて多階調化を図る場合、下位ビットのサステイン(発光)期間の長さがより短くなるため、サステイン(発光)期間の終了後、直ちに次のアドレス期間を開始しようとすると、異なるサブフレーム期間のアドレス(書き込み)期間が重複する期間が生ずる。その場合、ある画素に入力される映像信号が、同時に異なる画素にも入力されてしまうため、正常な表示が出来なくなる。消去期間は、このような問題を解決するために設けられており、図１０(Ｂ)に示すように、Ｔｓ３の後、およびＴｓ４の後で、異なる２つのアドレス(書き込み)期間が重複しないように設けられる。よって、サステイン(発光)期間が十分に長く、異なる２つのアドレス(書き込み)期間の重複が生ずる心配の無いＳＦ１、ＳＦ２においては、消去期間は設けられていない。
【００７５】
このように、デジタル階調方式と時間階調方式とを組み合わせた方法によって駆動するには、ＥＬ素子の発光を強制的に停止して消去期間を設ける動作を追加しなければならない場合がある。
【００７６】
図４(Ａ)は、実施形態１において示した構成の画素に、第２のゲート信号線４０３、消去用ＴＦＴ４０７を追加し、デジタル階調方式と時間階調方式とを組み合わせた駆動方法に対応したものの一例である。消去用ＴＦＴ４０７のゲート電極は、第２のゲート信号線４０３に接続され、第１の電極は、ＴＦＴ４０５のゲート電極および容量素子４０８の第１の電極に接続され、第２の電極は、ＴＦＴ４０５の第２の電極および、容量素子４０８の第２の電極に接続されている。
【００７７】
第１のゲート信号線４０２が選択され、映像信号が入力される動作は、実施の形態１にて示したものと同様であるのでここでは省略する。なお、映像信号の入力が行われている期間においては、第２のゲート信号線はＬレベルであり、消去用ＴＦＴ４０７はＯＦＦしている。このとき、ＶSigは、ＴＦＴ４０５が確実にＯＮするだけの電位もしくは、ＴＦＴ４０５がＯＦＦする電位のいずれかの電位をとる。
【００７８】
ここで、サステイン(発光)期間から消去期間における動作について、図４および図１１を用いて説明する。図１１(Ａ)は、図１０(Ａ)に示したものと同様であり、１フレーム期間は、図１１(Ｂ)に示すように、４つのサブフレーム期間を有する。サステイン(発光)期間が短いサブフレーム期間ＳＦ３、ＳＦ４においては、それぞれ消去期間Ｔｅ３、Ｔｅ４を有している。ここでは、ＳＦ３での動作を例として説明する。
【００７９】
映像信号の入力が終了した後、図１０(Ｂ)に示すように、ＴＦＴ４０５のゲート・ソース間電圧ＶGSに応じた電流がＥＬ素子４１０に流れて発光する。その後、当該サステイン(発光)期間の終了するタイミングに達すると、第２のゲート信号線４０３にパルスが入力されてＨレベルとなり、消去用ＴＦＴ４０７がＯＮし、図４(Ｃ)に示すように、ＴＦＴ９０７のゲート・ソース間電圧ＶGSを０とする。よってＴＦＴ４０５がＯＦＦし、ＥＬ素子４１０への電流が遮断され、強制的にＥＬ素子４１０は非発光となる。
【００８０】
これらの動作をタイミングチャートとして、図１１(Ｃ)に示した。サステイン(発光)期間Ｔｓ３の後、第３のゲート信号線４０３にパルスが入力されてＥＬ素子４１０が非発光となってから、再び第１のゲート信号線４０２にパルスが入力されて、次の映像信号が入力され始めるまでの期間が消去期間Ｔｅ３となる。
【００８１】
また、図４(Ａ)に示した構成において、ＴＦＴ４０６の第２の電極は、電源線４１２に接続されているが、この電源線４１２を、実施形態２に示したように、隣接行のゲート信号線で代用することも出来る。また、本実施形態においては、消去用のＴＦＴ４０７を制御するために、第２のゲート信号線４０３があるので、ＴＦＴ４０６の第２の電極は、第２のゲート信号線４０３に接続されていても良い。
【００８２】
また、ＴＦＴ４０４、４０６は同一のゲート信号線４０２によって制御されているが、一本ゲート信号線を追加し、異なるゲート信号線によってＴＦＴ４０４、４０６をそれぞれ制御しても構わない。
【００８３】
[実施の形態４]
図５(Ａ)に、実施形態３とは異なる位置に消去用ＴＦＴを設けた例を示す。本実施形態においては、消去用ＴＦＴ５０７は、ＴＦＴ５０５のゲート電極および容量素子５０８の第１の電極と、電源線５１２との間に設けられている。
【００８４】
駆動方法において、映像信号の入力〜発光に関しては、実施形態３と同様、デジタル階調方式と時間階調方式とを組み合わせた方法によれば良いので、ここでは説明を省略し、消去期間における動作について説明する。
【００８５】
サステイン(発光)期間の終了するタイミングに達すると、第２のゲート信号線５０３にパルスが入力されてＨレベルとなり、消去用ＴＦＴ５０７がＯＮし、図５(Ｃ)に示すように、ＴＦＴ５０５のゲート電極の電位がＶSSとなる。つまり、消去期間においては、ＴＦＴ５０５のゲート・ソース間電圧ＶGSが、しきい値を下回るようにしてやれば良い。
【００８６】
ＴＦＴ５０５のソース電位は、少なくともＶSSに等しいかそれ以上の電位にある。よって、前述の消去用ＴＦＴ５０７の動作により、ＴＦＴ５０５のゲート・ソース間電圧ＶGSは、ＶGS≦０となり、ＴＦＴ５０５がＯＦＦする。よってＥＬ素子５１０が非発光となり、再び第１のゲート信号線５０２にパルスが入力されて、次の映像信号が入力され始めるまでの期間が消去期間となる。
【００８７】
また、図５(Ａ)に示した構成において、ＴＦＴ５０６の第２の電極は、電源線５１２に接続されているが、この電源線５１２を、実施形態２に示したように、隣接行のゲート信号線で代用することも出来る。また、本実施形態においては、消去用のＴＦＴ５０７を制御するために、第２のゲート信号線５０３があるので、ＴＦＴ５０６の第２の電極は、第２のゲート信号線５０３に接続されていても良い。
【００８８】
[実施の形態５]
図６(Ａ)に、実施形態３、４とは異なる位置に消去用ＴＦＴを設けた例を示す。本実施形態においては、消去用ＴＦＴ６０７は、ＴＦＴ６０５の第１の電極と、電流供給線との間に設けられている。
【００８９】
回路の動作について説明する。第１のゲート信号線６０２が選択されてＨレベルとなり、ＴＦＴ６０４がＯＮして、ソース信号線６０１より映像信号が画素に入力される。一方、ＴＦＴ６０６もＯＮし、ＥＬ素子６１０の陽極の電位ＶAをＶSSに等しくする。このとき、ＶSS≦ＶCとしておくと、映像信号の書き込み時にはＥＬ素子６１０に電流が流れないため、ＴＦＴ６０７はＯＮでもＯＦＦでも構わない。
【００９０】
映像信号の入力が完了し、第１のゲート信号線６０２が非選択となると、ＴＦＴ６０５のゲート電極は浮遊状態となり、容量素子６０８においては、貯まった電荷の移動経路が遮断されるため、ゲート・ソース間電圧ＶGSは容量素子６０８に保持される。
【００９１】
続いて、第２のゲート信号線６０３が選択されてＨレベルとなり、ＴＦＴ６０７がＯＮすることによって図６(Ｄ)に示すように電流が流れ、ＥＬ素子６１０の陽極の電位ＶAが上昇して陰極の電位ＶCと電位差を生じ、電流が流れて発光する。なお、映像信号の入力を行っている段階からＴＦＴ６０７がＯＮしていても良い。この場合は、第１のゲート信号線６０２が非選択となった瞬間、ＴＦＴ６０７、６０５を経てＥＬ素子６１０に電流が供給され、ＥＬ素子６１０の陽極の電位ＶAが上昇して陰極の電位ＶCと電位差を生じ、電流が流れて発光する。
【００９２】
サステイン(発光)期間の終了するタイミングに達すると、第２のゲート信号線６０３が非選択となってＬレベルとなり、ＴＦＴ６０７がＯＦＦし、電流供給線６０９からＥＬ素子６１０への電流経路を遮断する。これによりＥＬ素子６１０には電流が流れなくなって非発光となる。その後、再び第１のゲート信号線６０２にパルスが入力されて、次の映像信号が入力され始めるまでの期間が消去期間となる。
【００９３】
なお、ＴＦＴ６０７は、ＴＦＴ６０５の第１の電極と、ＥＬ素子６１０の陽極との間に配置されていても良い。すなわち、電流供給線６０９からＥＬ素子６１０への電流経路の間に配置し、消去期間においてＥＬ素子６１０への電流供給をカットできれば良い。
【００９４】
[実施の形態６]
実施形態３〜５においては、ＴＦＴを追加して消去期間を設ける例について説明してきたが、本実施形態においては、消去用ＴＦＴを追加することなく、同様の動作を行う例について説明する。
【００９５】
図２１(Ａ)に、構成を示す。構成はおおむね実施形態１等に示したものと同様であるが、ＴＦＴ２１０４、２１０６がそれぞれ別のゲート信号線２１０２、２１０３によって制御される点が異なる。
【００９６】
サステイン(発光)期間においては、図２１(Ｂ)に示したように、容量素子２１０７によってＴＦＴ２１０５のゲート・ソース間電圧が固定され、それに伴った電流がＥＬ素子２１０９に流れて発光する。
【００９７】
続いて、消去期間に移ると、第２のゲート信号線２１０３にパルスが入力されてＴＦＴ２１０６がＯＮする。このとき、ＴＦＴ２１０６の第２の電極が接続されている電源線２１１１の電位を、ＥＬ素子２１０９の陰極の電位、すなわち電源線２１１０の電位よりも低くしておくことによって、ＥＬ素子２１０９には電流が流れなくなる。よって、このときの電流は、図２１(Ｃ)に示したように流れる。
【００９８】
なお、電源線２１１１は、他の実施形態においても述べたように、隣接行のゲート信号線を用いても良い。
【００９９】
[実施の形態７]
ＥＬ素子に電流を供給するＴＦＴには、Ｎチャネル型ＴＦＴを用いてきたが、本発明は、駆動用ＴＦＴにＰチャネル型ＴＦＴを用いての実施も可能である。図１２(Ａ)に構成例を示す。
【０１００】
回路構成は図１(Ａ)にて示したＮチャネル型ＴＦＴを用いたものと同様であるが、ＥＬ素子１２０８の構成が逆となっており、ＴＦＴ１２０４の第２の電極に接続された側が陰極となり、電源線１２０９に接続された側が陽極となっている点と、電流供給線１２０７の電位がＶSS、電源線１２０９の電位がＶA、電源線１２１０の電位がＶDDである点が異なる。ここで、ＶSS＜ＶDDかつＶA＜ＶDDである。
【０１０１】
回路の動作について、図１２(Ｂ)〜(Ｄ)を用いて説明する。なおここでは、ＴＦＴの極性はＰチャネル型であり、ゲート電極にＬレベルが入力されてＯＮし、Ｈレベルが入力されてＯＦＦするものとする。
【０１０２】
ある行において、ゲート信号線１２０２が選択されてＬレベルとなり、ＴＦＴ１２０３、１２０５がＯＮする。ソース信号線１２０１より、映像信号が図１２(Ｂ)に示すように、ＴＦＴ１２０４のゲート電極に入力されて、その電位がＶSigとなる。一方、ＴＦＴ１２０５がＯＮしているので、ＥＬ素子１２０８の陰極の電位ＶCは、ＶC＝ＶDDとなる。このとき、ＶA≦ＶDDとしておくと、映像信号の書き込み時にはＥＬ素子１２０８には電流が流れない。この動作により、容量素子１２０６の両電極間の電圧、つまりＴＦＴ１２０４のゲート・ソース間電圧は、(ＶSig−ＶDD)となる。やがて、ゲート信号線１２０２の選択期間が終了してＨレベルとなり、ＴＦＴ１２０３、１２０５がＯＦＦすると、容量素子１２０６に貯まった電荷の移動経路がなくなり、ＴＦＴ１２０４のゲート・ソース間電圧(ＶSig−ＶDD)が保持される(図１２(Ｃ))。
【０１０３】
ここで、(ＶSig−ＶDD)がＴＦＴ１２０４のしきい値よりも低くなっているとき、ＴＦＴ１２０４がＯＮし、電源線１２０９〜ＥＬ素子１２０８〜電流供給線１２０７間を電流が流れて発光が始まり(図１２(Ｄ))、ＴＦＴ１２０４のソース電位が下降する。このとき、ＴＦＴ１２０４のゲート電極は浮遊状態にあり、容量素子１２０６によって、ＴＦＴ１２０４のゲート・ソース間電圧が保持されているので、ソース電位の下降に伴って、ゲート電極の電位も下降する。
【０１０４】
図１２(Ａ)では、画素を構成するＴＦＴには全てＰチャネル型ＴＦＴを用いているが、ＴＦＴ１２０３、１２０５に関しては、他の実施形態でも述べたように、単なるスイッチング素子として機能すれば良いので、その極性は問わない。また、ゲート信号線１２０２のみによって、ＴＦＴ１２０３、１２０５が駆動される必要はなく、それぞれのＴＦＴを別のゲート信号線によって制御する構成としていても構わない。
【０１０５】
【実施例】
以下に、本発明の実施例について記載する。
【０１０６】
[実施例１]
本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成について説明する。図１６(Ａ)に、発光装置の構成例を示す。基板１６０１上に、複数の画素がマトリクス状に配置された画素部１６０２を有し、画素部周辺には、ソース信号線駆動回路１６０３および、第１、第２のゲート信号線駆動回路１６０４、１６０５を有している。図１６(Ａ)においては、２組のゲート信号線駆動回路を用いているが、図１に示した画素のようにゲート信号線が１本である場合には、両側からゲート信号線を同時に制御する。図４、図５に示した画素のように、２本のゲート信号線を有する場合は、それぞれのゲート信号線駆動回路が、それぞれのゲート信号線を制御する。
【０１０７】
ソース信号線駆動回路１６０３、第１、第２のゲート信号線駆動回路１６０４、１６０５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)１６０６を介して外部より供給される。
【０１０８】
図１６(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ１６１１、バッファ１６１２、サンプリング回路１６１３を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１０９】
ソース信号線駆動回路の動作について説明する。図１７(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【０１１０】
シフトレジスタ１７０１は、フリップフロップ回路(ＦＦ)１７０２等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１１１】
シフトレジスタ１７０１より出力されたサンプリングパルスは、バッファ１７０３等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路１７０４は、サンプリングスイッチ(ＳＷ)１７０５を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ１７０５がＯＮし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。
【０１１２】
続いて、ゲート信号線駆動回路の動作について説明する。図１６(Ｃ)に示した、第１、第２のゲート信号線駆動回路１６０４、１６０５についての詳細な構成の一例を図１７(Ｂ)に示した。第１のゲート信号線駆動回路は、シフトレジスタ回路１７１１、バッファ１７１２を有し、クロック信号(Ｇ−ＣＬＫ１)、クロック反転信号(Ｇ−ＣＬＫｂ１)、スタートパルス(Ｇ−ＳＰ１)に従って駆動される。第２のゲート信号線駆動回路１６０５も構成は同様で良い。
【０１１３】
シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第１のゲート信号線駆動回路によって、第１のゲート信号線Ｇ11、Ｇ21、・・・、Ｇm1が順次選択され、第２のゲート信号線駆動回路によって、第２のゲート信号線Ｇ12、Ｇ22、・・・、Ｇm2が順次選択される。図示していないが、第３のゲート信号線駆動回路についても第１、第２のゲート信号線駆動回路と同様であり、第３のゲート信号線Ｇ13、Ｇ23、・・・、Ｇm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。
【０１１４】
なお、ここではシフトレジスタの一例として、Ｄ−フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。
【０１１５】
[実施例２]
本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成について説明する。図１８(Ａ)に、発光装置の構成例を示す。基板１８０１上に、複数の画素がマトリクス状に配置された画素部１８０２を有し、画素部周辺には、ソース信号線駆動回路１８０３および、第１、第２のゲート信号線駆動回路１８０４、１８０５を有している。図１８(Ａ)においては、２組のゲート信号線駆動回路を用いているが、図１に示した画素のようにゲート信号線が１本である場合には、両側からゲート信号線を同時に制御する。図４、図５に示した画素のように、２本のゲート信号線を有する場合は、それぞれのゲート信号線駆動回路が、それぞれのゲート信号線を制御する。
【０１１６】
ソース信号線駆動回路１８０３、第１、第４のゲート信号線駆動回路１８０４、１８０５に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit：ＦＰＣ)１８０６を介して外部より供給される。
【０１１７】
図１８(Ｂ)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ１８１１、第１のラッチ回路１８１２、第２のラッチ回路１８１３、Ｄ／Ａ変換回路１８１４を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。
【０１１８】
第１、第２のゲート信号線駆動回路１８０４、１８０５については、実施例１にて示したものと同様で良いので、ここでは図示および説明を省略する。
【０１１９】
ソース信号線駆動回路の動作について説明する。図１９(Ａ)に、より詳細な構成を示したので、そちらを参照する。
【０１２０】
シフトレジスタ１９０１は、フリップフロップ回路(ＦＦ)１９１０等を複数段用いてなり、クロック信号(Ｓ−ＣＬＫ)、クロック反転信号(Ｓ−ＣＬＫｂ)、スタートパルス(Ｓ−ＳＰ)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。
【０１２１】
シフトレジスタ１９０１より出力されたサンプリングパルスは、第１のラッチ回路１９０２に入力される。第１のラッチ回路１９０２には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は３ビット入力されており、各ビットの映像信号を、それぞれの第１のラッチ回路において保持する。１つのサンプリングパルスによって、ここでは３つの第１のラッチ回路が並行して動作する。
【０１２２】
第１のラッチ回路１９０２において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第２のラッチ回路１９０３にラッチパルス(Ｌａｔｃｈ Ｐｕｌｓｅ)が入力され、第１のラッチ回路１９０２に保持されていたデジタル映像信号は、一斉に第２のラッチ回路１９０３に転送される。その後、第２のラッチ回路１９０３に保持されたデジタル映像信号は、１行分が同時に、Ｄ／Ａ変換回路１９０４へと入力される。
【０１２３】
第２のラッチ回路１９０３に保持されたデジタル映像信号がＤ／Ａ変換回路１９０４に入力されている間、シフトレジスタ１９０１においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、１フレーム分の映像信号の処理を行う。
【０１２４】
Ｄ／Ａ変換回路１９０４においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。
【０１２５】
前記の動作が、１水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。
【０１２６】
なお、実施例１においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。
【０１２７】
[実施例３]
実施例２においては、デジタル映像信号はＤ／Ａ変換回路によってデジタル−アナログ変換を受け、画素に書き込まれるが、本発明の半導体装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図１９(Ｂ)に示すように、Ｄ／Ａ変換回路を必要とせず、階調表現は、ＥＬ素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第１および第２のラッチ回路も１ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。勿論、必要ビット数分だけのラッチ回路を並列配置していても構わない。
【０１２８】
[実施例４]
本明細書では、駆動回路と、スイッチング用ＴＦＴ及び駆動用ＴＦＴを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板を、単極性のＴＦＴによって作製する工程について、図１３、図１４を用いて説明する。
【０１２９】
基板５０００は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板５０００を用いた。
【０１３０】
次いで、基板５０００上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜５００１を形成する。本実施例の下地膜５００１は２層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を２層以上積層させた構造であっても良い。
【０１３１】
本実施例では、下地膜５００１の１層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される窒化酸化珪素膜５００１ａを１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成する。本実施例では、窒化酸化珪素膜５００１ａを５０[nm]の厚さに形成した。次いで下地膜５００１の２層目として、プラズマＣＶＤ法を用いて、ＳｉＨ4及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ｂを５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに形成する。本実施例では、酸化窒化珪素膜５００１ｂを１００[nm]の厚さに形成した。
【０１３２】
続いて、下地膜５００１上に半導体層５００２〜５００５を形成する。半導体層５００２〜５００５は公知の手段(スパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等)により２５〜８０[nm](好ましくは３０〜６０[nm])の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層５００２〜５００５を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。
【０１３３】
本実施例では、プラズマＣＶＤ法を用いて、膜厚５５[nm]の非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(５００[℃]、１時間)を行った後、熱結晶化(５５０[℃]、４時間)を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層５００２〜５００５を形成した。
【０１３４】
なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレーザ、Ｔｉ：サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、１[μm]前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー(基本波１０６４[nm])の第２高調波(５３２[nm])や第３高調波(３５５[nm])を適用する。
【０１３５】
また出力１０[Ｗ]の連続発振のＹＶＯ4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００[MW／cm2]程度(好ましくは０．１〜１０[MW／cm2])が必要である。そして、１０〜２０００[cm／s]程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。
【０１３６】
また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数３００[Hz]とし、レーザーエネルギー密度を１００〜７００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とすると良い。またＹＡＧレーザを用いる場合には、その第２高調波を用いてパルス発振周波数１〜３００[Hz]とし、レーザーエネルギー密度を３００〜１０００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm](好ましくは幅４００[μm])で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を５０〜９８[％]として行っても良い。
【０１３７】
しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に５０〜１００[nm]の非晶質珪素膜を形成し、加熱処理(ＲＴＡ法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。
【０１３８】
なお半導体層５００２〜５００５を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【０１３９】
次いで、半導体層５００２〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法やスパッタ法を用いて、膜厚を４０〜１５０[nm]として珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜５００６としてプラズマＣＶＤ法により酸化窒化珪素膜を１１５[nm]の厚さに形成した。勿論、ゲート絶縁膜５００６は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１４０】
なおゲート絶縁膜５００６として酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後４００〜５００[℃]の熱アニールによって、ゲート絶縁膜５００６として良好な特性を得ることができる。
【０１４１】
次いで、ゲート絶縁膜５００６上に膜厚２０〜１００[nm]の第１の導電膜５００７と、膜厚１００〜４００[n]mの第２の導電膜５００８とを積層形成する。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる第２の導電膜５００８を積層形成した。
【０１４２】
本実施例では、第１の導電膜５００７であるＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第２の導電膜５００８であるＷ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のＷ(純度９９．９９９９[％])のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができた。
【０１４３】
なお本実施例では、第１の導電膜５００７をＴａＮ膜、第２の導電膜５００８をＷ膜としたが、第１の導電膜５００７及び第２の導電膜５００８を構成する材料は特に限定されない。第１の導電膜５００７及び第２の導電膜５００８は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やＡｇＰｄＣｕ合金で形成してもよい。
【０１４４】
次いで、フォトリソグラフィ法を用いてレジストからなるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。(図１３(Ｂ))
【０１４５】
本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５：２５：１０[sccm]とし、１．０[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第１のエッチング条件によりＷ膜をエッチングして第１の導電層５００７の端部をテーパー形状とした。
【０１４６】
続いて、レジストからなるマスク５００９を除去せずに第２のエッチング条件に変更し、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０：３０[sccm]とし、１．０[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して１５秒程度のエッチングを行った。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加した。第２のエッチング条件では第１の導電層５００７及び第２の導電層５００８とも同程度にエッチングを行った。なお、ゲート絶縁膜５００６上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。
【０１４７】
上記の第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層５００７及び第２の導電層５００８の端部がテーパー形状となる。こうして、第１のエッチング処理により第１の導電層５００７と第２の導電層５００８から成る第１の形状の導電層５０１０〜５０１４を形成した。ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１４で覆われない領域が２０〜５０nm程度エッチングされたため、膜厚が薄くなった領域が形成された。
【０１４８】
次いで、レジストからなるマスク５００９を除去せずに第２のエッチング処理を行う。(図１３(Ｃ))第２のエッチング処理では、エッチングガスにＳＦ6とＣｌ2とＯ2を用い、それぞれのガス流量比を２４：１２：２４(ｓｃｃｍ)とし、１．３Ｐａの圧力でコイル側の電力に７００ＷのＲＦ(13.56MHz)電力を投入してプラズマを生成して２５秒程度のエッチングを行った。基板側(試料ステージ)にも１０WのＲＦ(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、Ｗ膜を選択的にエッチングして、第２の形状の導電層５０１５〜５０１９を形成した。このとき、第１の導電層５０１５ａ〜５０１８ａは、ほとんどエッチングされない。
【０１４９】
そして、レジストからなるマスク５００９を除去せずに第１のドーピング処理を行い、半導体層５００２〜５００５にＮ型を付与する不純物元素を低濃度に添加する。第１のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を４０〜８０[keV]として行う。本実施例ではドーズ量を５．０×１０13[atoms/cm2]とし、加速電圧を５０[keV]として行った。Ｎ型を付与する不純物元素としては、１５族に属する元素を用いれば良く、代表的にはリン(Ｐ)又は砒素(Ａｓ)を用いられるが、本実施例ではリン(Ｐ)を用いた。この場合、第２の形状の導電層５０１５〜５０１９がＮ型を付与する不純物元素に対するマスクとなって、自己整合的に第１の不純物領域(Ｎ--領域)５０２０〜５０２３を形成した。そして第１の不純物領域５０２０〜５０２３には１×１０18〜１×１０20[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素が添加された。
【０１５０】
続いてレジストからなるマスク５００９を除去した後、新たにレジストからなるマスク５０２４を形成して、第１のドーピング処理よりも高い加速電圧で第２のドーピング処理を行う。イオンドープ法の条件はドーズ量を１×１０13〜３×１０15[atoms/cm2]とし、加速電圧を６０〜１２０[keV]として行う。本実施例では、ドーズ量を３．０×１０15[atoms/cm2]とし、加速電圧を６５[keV]として行った。第２のドーピング処理は第２の導電層５０１５ｂ〜５０１８ｂを不純物元素に対するマスクとして用い、第１の導電層５０１５ａ〜５０１８ａのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。
【０１５１】
上記の第２のドーピング処理を行った結果、第１の導電層と重なる第２の不純物領域(Ｎ−領域、Lov領域)５０２６、５０２９には１×１０18〜５×１０19[atoms/cm3]の濃度範囲でN型を付与する不純物元素が添加された。また第３の不純物領域(Ｎ＋領域)５０２５、５０２８、５０３１、５０３４には１×１０19〜５×１０21[atoms/cm3]の濃度範囲でN型を付与する不純物元素が添加された。また、第１、第２のドーピング処理を行った後、半導体層５００２〜５００５において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域５０２７、５０３０、５０３３、５０３６とよぶ。また前記第１のドーピング処理により形成された第１の不純物領域(Ｎ--領域)５０２０〜５０２３のうち、第２のドーピング処理においてレジスト５０２４で覆われていた領域が存在するが、本実施例では、引き続き第１の不純物領域(Ｎ--領域、LDD領域)５０３２、５０３５とよぶ。
【０１５２】
なお本実施例では、第２のドーピング処理のみにより、第２の不純物領域(Ｎ−領域)５０２６、５０２９及び第３の不純物領域(Ｎ＋領域)５０２５、５０２８、５０３１、５０３４を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。
【０１５３】
次いで図１４(Ａ)に示すように、レジストからなるマスク５０２４を除去して第１の層間絶縁膜５０３７を形成する。この第１の層間絶縁膜５０３７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１００[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０１５４】
次いで、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]で行えばよく、本実施例では４１０[℃]、１時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【０１５５】
また、第１の層間絶縁膜５０３７を形成する前に加熱処理を行っても良い。ただし、第１の導電層５０１５ａ〜５０１９ａ及び、第２の導電層５０１５ｂ〜５０１９ｂを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第１の層間絶縁膜５０３７(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
【０１５６】
上記の様に、第１の層間絶縁膜５０３７(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第１の層間絶縁膜５０３７に含まれる水素により半導体層のダングリングボンドが終端される。
【０１５７】
なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。
【０１５８】
ここで、第１の層間絶縁膜５０３７の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、３〜１００[％]の水素を含む雰囲気中において、３００〜４５０[℃]で１〜１２時間の加熱処理を行う手段でも良い。
【０１５９】
次いで、第１の層間絶縁膜５０３７上に、第２の層間絶縁膜５０３８を形成する。第２の層間絶縁膜５０３８としては、無機絶縁膜を用いることができる。例えば、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜等を用いることができる。また、第２の層間絶縁膜５０３８として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、ＢＣＢ(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と酸化窒化珪素膜の積層構造を用いても良い。
【０１６０】
本実施例では、膜厚１.６[μm]のアクリル膜を形成した。第２の層間絶縁膜５０３８によって、基板上５０００に形成されたＴＦＴによる凹凸を緩和し、平坦化することができる。特に、第２の層間絶縁膜５０３８は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。
【０１６１】
次いで、ドライエッチングまたはウエットエッチングを用い、第２の層間絶縁膜５０３８、第１の層間絶縁膜５０３７、およびゲート絶縁膜５００６をエッチングし、不純物領域５０２５、５０２８、５０３１、５０３４に達するコンタクトホールを形成する。
【０１６２】
次いで、透明導電膜からなる画素電極５０３９を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(Indium Tin Oxide：ＩＴＯ)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極がＥＬ素子の陽極に相当する。
【０１６３】
本実施例では、ＩＴＯを１１０[nm]厚さで成膜、その後パターニングし、画素電極５０３９を形成した。
【０１６４】
次いで、各不純物領域とそれぞれ電気的に接続される配線５０４０〜５０４６を形成する。なお本実施例では、配線５０４０〜５０４６は、膜厚１００[nm]のＴｉ膜と、膜厚３５０[nm]のＡｌ膜と、膜厚１００[nm]のＴｉ膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。
【０１６５】
もちろん、三層構造に限らず、単層構造あるいは二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、ＡｌとＴｉに限らず、他の導電膜を用いても良い。例えば、ＴａＮ膜上にＡｌやＣｕを形成し、さらにＴｉ膜を形成した積層膜をパターニングして配線を形成してもよい。
【０１６６】
ここで、画素電極５０３９上の一部と、配線５０４５の一部を重ねて形成することによって、配線５０４５と画素電極５０３９の電気的接続をとっている(図１４(Ｂ))。
【０１６７】
以上の工程により図１４(Ｂ)に示すように、Ｎチャネル型ＴＦＴを有する駆動回路部と、スイッチング用ＴＦＴ、駆動用ＴＦＴとを有する画素部を同一基板上に形成することができる。
【０１６８】
駆動回路部のＮチャネル型ＴＦＴは、ゲート電極の一部を構成する第１の導電層５０１５ａと重なる低濃度不純物領域５０２６(Ｌov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０２５とを有している。
【０１６９】
画素部において、Ｎチャネル型のスイッチング用ＴＦＴは、ゲート電極の外側に形成される低濃度不純物領域５０３２(Ｌoff領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域５０３１とを有している。
【０１７０】
次いで、第３の層間絶縁膜５０４７を形成する。第３の層間絶縁膜５０４７としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法によって形成された酸化珪素膜や、ＳＯＧ(Spin On Glass)法によって塗布された酸化珪素膜、あるいは、スパッタ法によって形成された窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。
【０１７１】
第２の層間絶縁膜５０３８と第３の層間絶縁膜５０４７の組み合わせの例を以下に挙げる。
【０１７２】
第２の層間絶縁膜５０３８として、アクリルとスパッタ法によって形成された窒化酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７として、スパッタ法によって形成された窒化酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３８として、ＳＯＧ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４７としてもＳＯＧ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３８として、ＳＯＧ法によって形成した酸化珪素膜とプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３８として、アクリルを用い、第３の層間絶縁膜５０４７としてもアクリルを用いる組み合わせがある。また、第２の層間絶縁膜５０３８として、アクリルとプラズマＣＶＤ法によって形成した酸化珪素膜の積層膜を用い、第３の層間絶縁膜５０４７としてプラズマＣＶＤ法によって形成した酸化珪素膜を用いる組み合わせがある。また、第２の層間絶縁膜５０３８として、プラズマＣＶＤ法によって形成した酸化珪素膜を用い、第３の層間絶縁膜５０４７としてアクリルを用いる組み合わせがある。
【０１７３】
第３の層間絶縁膜５０４７の画素電極５０３９に対応する位置に開口部を形成する。第３の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するＥＬ層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１７４】
第３の層間絶縁膜５０４７中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、１×１０6〜１×１０12[Ωm](好ましくは、１×１０8〜１×１０10[Ωm])となるように、カーボン粒子や金属粒子の添加量を調節すればよい。
【０１７５】
次いで、第３の層間絶縁膜５０４７の開口部において露出している画素電極５０３９上に、ＥＬ層５０４８を形成する。
【０１７６】
ＥＬ層５０４８としては、公知の有機発光材料や無機発光材料を用いることができる。
【０１７７】
有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、本明細書中においては、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が２０以下または連鎖する分子の長さが１０[μm]以下の有機発光材料を示すものとする。
【０１７８】
ＥＬ層５０４８は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０１７９】
本実施例では蒸着法により低分子系有機発光材料を用いてＥＬ層５０４８を形成している。具体的には、正孔注入層として２０[nm]厚の銅フタロシアニン(ＣｕＰｃ)膜を設け、その上に発光層として７０[nm]厚のトリス−８−キノリノラトアルミニウム錯体(Ａｌｑ3)膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ１といった蛍光色素を添加することで発光色を制御することができる。
【０１８０】
なお、図１４(Ｃ)では一画素しか図示していないが、複数の色、例えば、Ｒ(赤)、Ｇ(緑)、Ｂ(青)の各色に対応したＥＬ層５０４８を作り分ける構成とすることができる。
【０１８１】
また、高分子系有機発光材料を用いる例として、正孔注入層として２０[nm]のポリチオフェン(ＰＥＤＯＴ)膜をスピン塗布法により設け、その上に発光層として１００[nm]程度のパラフェニレンビニレン(ＰＰＶ)膜を設けた積層構造によってＥＬ層５０４８を構成しても良い。なお、ＰＰＶのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。
【０１８２】
なお、ＥＬ層５０４８は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、ＥＬ層５０４８は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。
【０１８３】
例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のＥＬ層５０４８であってもよい。
【０１８４】
次に、ＥＬ層５０４８の上には導電膜からなる画素電極５０４９が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ膜(マグネシウムと銀との合金膜)を用いても良い。画素電極５０４９がＥＬ素子の陰極に相当する。陰極材料としては、周期表の１族もしくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。
【０１８５】
画素電極５０４９まで形成された時点でＥＬ素子が完成する。なお、ＥＬ素子とは、画素電極(陽極)５０３９、ＥＬ層５０４８及び画素電極(陰極)５０４９で形成された素子を指す。
【０１８６】
ＥＬ素子を完全に覆うようにしてパッシベーション膜５０５０を設けることは有効である。パッシベーション膜５０５０としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。
【０１８７】
カバレッジの良い膜をパッシベーション膜５０５０として用いることが好ましく、炭素膜、特にＤＬＣ(ダイヤモンドライクカーボン)膜やＣＮ膜を用いることは有効である。ＤＬＣ膜は室温から１００[℃]以下の温度範囲で成膜可能であるため、耐熱性の低いＥＬ層５０４７の上方にも容易に成膜することができる。また、ＤＬＣ膜は酸素に対するブロッキング効果が高く、ＥＬ層５０４８の酸化を抑制することが可能である。
【０１８８】
なお、第３の層間絶縁膜５０４７を形成した後、パッシベーション膜５０５０を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。
【０１８９】
なお、実際には図１４(Ｃ)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとＥＬ素子の信頼性が向上する。
【０１９０】
また、パッケージング等の処理により気密性を高めたら、基板５０００上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット：ＦＰＣ)を取り付けて製品として完成する。
【０１９１】
また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。
【０１９２】
[実施例５]
本実施例では、本発明を用いて発光装置を作製した例について、図１５を用いて説明する。
【０１９３】
図１５は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図１５(Ｂ)は、図１５(Ａ)のＡ−Ａ’における断面図、図１５(Ｃ)は図１５(Ａ)のＢ−Ｂ’における断面図である。
【０１９４】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０１９５】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、第１及び第２のゲート信号線駆動回路４００４ａ、４００４ｂとは、複数のＴＦＴを有している。図１５(Ｂ)では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれるＴＦＴ(但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴを図示する)４２０１及び画素部４００２に含まれるＴＦＴ４２０２を図示した。
【０１９６】
ＴＦＴ４２０１及び４２０２上には層間絶縁膜(平坦化膜)４３０１が形成され、その上にＴＦＴ４２０２のドレインと電気的に接続する画素電極(陽極)４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０１９７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。
【０１９８】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０１９９】
有機発光層４２０４の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２００】
以上のようにして、画素電極(陽極)４２０３、有機発光層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２０１】
４００５ａは電源線に接続された引き回し配線であり、ＴＦＴ４２０２の第１の電極に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２０２】
シーリング材４００８としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、ＦＲＰ(Fiberglass‐Reinforced‐Plastics)板、ＰＶＦ(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２０３】
但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２０４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ(ポリビニルブチラル)またはＥＶＡ(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用いた。
【０２０５】
また充填材４２１０を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０２０６】
図１５(Ｃ)に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２０７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２０８】
[実施例６]
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２０９】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
(T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２１０】
上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。
【０２１１】
【化１】
(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２１３】
上記の論文により報告された有機発光材料(Ｐｔ錯体)の分子式を以下に示す。
【０２１４】
【化２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２１６】
上記の論文により報告された有機発光材料(Ｉｒ錯体)の分子式を以下に示す。
【０２１７】
【化３】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２１９】
[実施例７]
発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０２２０】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(ＤＶＤ)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２０に示す。
【０２２１】
図２０(Ａ)は発光素子表示装置であり、筐体３００１、支持台３００２、表示部３００３、スピーカー部３００４、ビデオ入力端子３００５等を含む。本発明の発光装置は表示部３００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０２２２】
図２０(Ｂ)はデジタルスチルカメラであり、本体３１０１、表示部３１０２、受像部３１０３、操作キー３１０４、外部接続ポート３１０５、シャッター３１０６等を含む。本発明の発光装置は表示部３１０２に用いることができる。
【０２２３】
図２０(Ｃ)はノート型パーソナルコンピュータであり、本体３２０１、筐体３２０２、表示部３２０３、キーボード３２０４、外部接続ポート３２０５、ポインティングマウス３２０６等を含む。本発明の発光装置は表示部３２０３に用いることができる。
【０２２４】
図２０(Ｄ)はモバイルコンピュータであり、本体３３０１、表示部３３０２、スイッチ３３０３、操作キー３３０４、赤外線ポート３３０５等を含む。本発明の発光装置は表示部３３０２に用いることができる。
【０２２５】
図２０(Ｅ)は記録媒体を備えた携帯型の画像再生装置(具体的にはＤＶＤ再生装置)であり、本体３４０１、筐体３４０２、表示部Ａ３４０３、表示部Ｂ３４０４、記録媒体(ＤＶＤ等)読込部３４０５、操作キー３４０６、スピーカー部３４０７等を含む。表示部Ａ３４０３は主として画像情報を表示し、表示部Ｂ３４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ３４０３、３４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０２２６】
図２０(Ｆ)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体３５０１、表示部３５０２、アーム部３５０３を含む。本発明の発光装置は表示部３５０２に用いることができる。
【０２２７】
図２０(Ｇ)はビデオカメラであり、本体３６０１、表示部３６０２、筐体３６０３、外部接続ポート３６０４、リモコン受信部３６０５、受像部３６０６、バッテリー３６０７、音声入力部３６０８、操作キー３６０９等を含む。本発明の発光装置は表示部３６０２に用いることができる。
【０２２８】
図２０(Ｈ)は携帯電話であり、本体３７０１、筐体３７０２、表示部３７０３、音声入力部３７０４、音声出力部３７０５、操作キー３７０６、外部接続ポート３７０７、アンテナ３７０８等を含む。本発明の発光装置は表示部３７０３に用いることができる。なお、表示部３７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０２２９】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０２３０】
また、上記電子機器はインターネットやＣＡＴＶ(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０２３１】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０２３２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜６に示したいずれの構成の発光装置を用いても良い。
【０２３３】
[実施例８]
本実施例では、図２１に示す画素構成の上面図を、図２２を用いて説明する。
【０２３４】
図２２には、ＴＦＴを形成する領域に同一層（同一レイヤ）をパターニングして複数の活性層が設けられ、次に第１のゲート線２１０２、第２のゲート線２１０３、各トランジスタのゲート電極とが同一層（同一レイヤ）をパターニングして設けられ、その後ソース信号線２１０１、電流供給線２１０８とが同一層（同一レイヤ）をパターニングして設けられ、最後にＥＬ素子（発光素子）の第１の電極（ここでは陽極とする）が設けられている。
【０２３５】
そして、第１のゲート線２１０２の一部がゲート電極となる選択用のＴＦＴ２１０４が設けられている。ＴＦＴ２１０４は、一つの活性層にゲート電極が二つ設けられたダブルゲート構造とすることで、一つの活性層に一つのゲート電極が設けられたシングルゲート構造と比べて選択（スイッチング）を確実に行うことができる。また、ＴＦＴ２１０４は一つの活性層にゲート電極が三つ以上設けられたマルチゲート構造とすることも可能である。
【０２３６】
また、ＴＦＴのバラツキを低減するためにＴＦＴ２１０５のチャネル長（Ｌ）が大きくなるよう設けている。更に、Ｌを大きくすることにより、ＴＦＴの飽和領域を平らにすることができる。
【０２３７】
また、第２のゲート線２１０３にコンタクトを介して接続されるゲート電極を有するＴＦＴ２１０６が設けられている。また、活性層と、走査線と同一の層とで形成された保持容量２１０７が設けられている。
【０２３８】
このような各ＴＦＴの構成は、ゲート電極が半導体膜（チャネル形成領域）の上にあるトップゲート型構造やその逆のボトムゲート型構造を用い、不純物領域（ソース領域又はドレイン領域）にはオフセット構造やGOLD構造を用いればよい。
【発明の効果】
本発明によって、単極性のＴＦＴ、特に素子としての電気的特性に優れるＮチャネル型ＴＦＴを用いて構成した半導体装置において、ＥＬ素子の劣化による駆動用ＴＦＴのゲート・ソース間電圧の変動を生じない構成とし、よってＥＬ素子が劣化した場合にも輝度の低下を生じにくくすることが可能となった。また、本発明で提案した構成は、特に複雑な構成とすることもなく、画素を構成する素子数を大きく増加させるものでもないため、開口率の低下等のデメリットを負うことなく、適用出来るため、大変有用であるといえる。
【図面の簡単な説明】
【図１】 本発明の一実施形態と、その動作を説明する図。
【図２】 従来構成でＴＦＴを単極性化した場合の動作を説明する図。
【図３】 図１の構成による回路の動作を説明する図。
【図４】 本発明の一実施形態と、その動作を説明する図。
【図５】 本発明の一実施形態と、その動作を説明する図。
【図６】 本発明の一実施形態と、その動作を説明する図。
【図７】 駆動用ＴＦＴのゲート電極およびソース領域周辺の電位の変化について、本発明と従来例とを比較する図。
【図８】 単極性のＴＦＴによって構成された画素の一例を紹介する図。
【図９】 本発明の一実施形態を示す図。
【図１０】 時間階調方式について説明する図。
【図１１】 時間階調方式について説明する図。
【図１２】 本発明の一実施形態と、その動作を説明する図。
【図１３】 半導体装置の作製工程について説明する図。
【図１４】 半導体装置の作製工程について説明する図。
【図１５】 半導体装置の上面図および断面図。
【図１６】 アナログ映像信号を用いて表示を行う半導体装置の構成を示す図。
【図１７】 図１６の装置におけるソース信号線駆動回路およびゲート信号線駆動回路の例を示す図。
【図１８】 デジタル映像信号を用いて表示を行う半導体装置の構成を示す図。
【図１９】 図１８の装置におけるソース信号線駆動回路の例を示す図。
【図２０】 本発明が適用可能な電子機器の例を示す図。
【図２１】 本発明の一実施形態と、その動作を説明する図。
【図２２】 本発明の画素構成の上面図を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a structure of a semiconductor device having a transistor. The present invention also relates to a structure of an active matrix display device including a semiconductor device having a thin film transistor (hereinafter referred to as TFT) manufactured over an insulator such as glass or plastic. The present invention also relates to an electronic device using such a display device.
[0002]
[Prior art]
In recent years, development of display devices using light-emitting elements such as electroluminescence (EL) elements has been activated. The light-emitting element has high visibility because it emits light by itself, and is suitable for thinning because it does not require a backlight necessary for a liquid crystal display (LCD) or the like, and has almost no restriction on the viewing angle.
[0003]
Here, the EL element refers to an element having a light emitting layer from which luminescence generated by applying an electric field can be obtained. In this light emitting layer, there are light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. May be any of the light emitting forms described above.
[0004]
An EL element is configured such that a light emitting layer is sandwiched between a pair of electrodes (anode and cathode), and usually has a laminated structure. A typical example is a stacked structure of “anode / hole transport layer / light emitting layer / electron transport layer / cathode” proposed by Tang et al. Of Eastman Kodak Company. This structure has a very high luminous efficiency, and this structure is employed in many EL devices that are currently being studied.
[0005]
In addition to this, between the anode and the cathode, “hole injection layer / hole transport layer / light emitting layer / electron transport layer” or “hole injection layer / hole transport layer / light emitting layer / electron transport”. There is a structure of stacking in the order of “layer / electron injection layer”. As the structure of the EL element used in the light emitting device of the present invention, any of the above structures may be adopted. Further, a fluorescent pigment or the like may be doped into the light emitting layer.
[0006]
In this specification, in the EL element, all layers provided between the anode and the cathode are collectively referred to as an EL layer. Therefore, the above-described hole injection layer, hole transport layer, light emitting layer, electron transport layer, and electron injection layer are all included in the EL element, and a light emitting element including an anode, an EL layer, and a cathode is referred to as an EL element. Call.
[0007]
2A and 2B illustrate a pixel structure in a general light-emitting device. Note that an EL display device is taken as an example of a typical light-emitting device. 2A and 2B include a
[0008]
The connection relationship of each part will be described. Here, the TFT has three terminals of a gate, a source, and a drain. However, the source and drain cannot be clearly distinguished because of the structure of the TFT. Therefore, when describing connection between elements, one of a source and a drain is referred to as a first electrode, and the other is referred to as a second electrode. Regarding the ON / OFF of a TFT, when it is necessary to explain the potential of each terminal (the voltage between the gate and the source of a TFT), it is expressed as a source, a drain, or the like.
[0009]
In this specification, the TFT is ON means that the voltage between the gate and the source of the TFT exceeds the threshold value and a current flows between the source and the drain. If the TFT is OFF Is a state in which the gate-source voltage of the TFT is below its threshold value, and no current flows between the source and drain.
[0010]
The switching
[0011]
When a pulse is input to the
[0012]
In addition, a display device in which a TFT or the like is formed on a substrate and a pixel portion and a peripheral circuit are integrally formed is applied to mobile devices that are remarkably popular, taking advantage of small size and light weight. On the other hand, TFT fabrication is performed through many processes such as element formation by repeated film formation and etching, and addition of an impurity element for imparting conductivity to the semiconductor. Become.
[0013]
Therefore, if the pixel portion and the peripheral circuit are formed of a single polarity TFT, a part of the impurity element adding step can be omitted. As an example of a pixel configured using a single polarity TFT, one shown in FIG. 8 has been proposed (for example, see Non-Patent Document 1).
[0014]
[Non-Patent Document 1]
Kanicki, JH.Kim, JYNahm, Y.He, and R.Hattori "Amorphous Silicon Thin-Film Transistors Based Active-Matrix Organic Light-Emitting Displays" Asia Display / IDW (ASIA DISPLAY / IDW) 2001 p. 315-318
[0015]
The pixel shown in FIG. 8 includes a
[0016]
The gate electrode of the switching
[0017]
[Problems to be solved by the invention]
Here, consider the operation in the case where an N-channel TFT is used as the driving TFT as shown in FIGS. 2C illustrates only the components of the
[0018]
Now, the potential of the
[0019]
FIG. 2D shows voltage / current characteristics of the driving
[0020]
Consider a case where the
[0021]
Therefore, in the present invention, a semiconductor device is provided which is configured by using an N-channel TFT as a driving TFT for supplying current to an EL element, and which can solve the problems caused by the deterioration of the EL element as described above. The task is to do.
[0022]
[Means for Solving the Problems]
The main point of the above-described problem is that the anode potential of the EL element, that is, the source potential of the driving TFT increases due to the deterioration of the EL element, and the gate-source voltage of the driving TFT decreases accordingly. .
[0023]
To prevent the current value from changing even when the EL element deteriorates, even if the EL element deteriorates and the potential of the anode of the EL element rises, the gate-source voltage of the driving TFT changes. It is necessary to prevent it from occurring.
[0024]
Therefore, in the present invention, a configuration applying the bootstrap operation is applied to the pixel. A capacitive element (voltage holding means) is provided between the gate and source of the driving TFT, and the potential of the source is fixed to a certain value while the video signal is input to the gate electrode. Then, after inputting the video signal, the gate electrode is brought into a floating state. At this time, if the gate-source voltage of the driving TFT exceeds the threshold value, the driving TFT is turned on, and the capacitive element has the potential (V Sig ) And power line potential (V SS ) And the potential difference. Here, when the fixation of the source potential of the driving TFT is released, a current flows through the EL element (light emitting element), and the potential of the anode, that is, the source potential of the driving TFT increases. Then, the potential of the gate electrode of the driving TFT which is in a floating state is increased by the same amount due to the coupling by the capacitive element disposed between the gate and the source of the driving TFT. Therefore, even when the value of the increase in the potential of the anode varies due to the deterioration of the EL element, the increase can be directly added to the potential of the gate electrode, and the gate-source voltage of the driving TFT can be made constant. .
[0025]
The configuration of the present invention will be described below.
[0026]
The display device of the present invention includes:
A light emitting element;
Voltage holding means for holding a voltage based on the video signal;
A power supply line connected to the light emitting element and the voltage holding means via at least one switching element,
The voltage holding unit has a function of controlling a current supplied to the light emitting element, and the current is a potential difference between a potential of the video signal and a potential of the power supply line.
[0027]
The display device of the present invention includes:
A light emitting element;
Voltage holding means for holding a voltage based on the video signal;
A switching element connected to the voltage holding means;
A power line connected to the switching element;
A transistor connected to the light emitting element and the voltage holding means;
A current supply line connected to the transistor, comprising:
The voltage holding means holds a potential difference between the potential of the video signal and the potential of the power supply line, and controls the gate-source voltage of the transistor;
A current based on a gate-source voltage of the transistor is supplied to the light emitting element from the current supply line.
[0028]
The display device of the present invention includes:
A light emitting element;
Voltage holding means for holding a voltage based on the video signal;
A switching element connected between the voltage holding means and the power line;
A power line connected to the switching element;
A transistor connected to the light emitting element and the voltage holding means;
A current supply line connected to the transistor, comprising:
The voltage holding means holds a potential difference between the potential of the video signal and the potential of the power supply line, and controls the gate-source voltage of the transistor;
A current based on a gate-source voltage of the transistor is supplied to the light emitting element from the current supply line.
[0029]
The display device of the present invention includes:
A first switching element, a second switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line, and a second electrode is electrically connected to a gate electrode of the transistor;
The first electrode of the transistor is electrically connected to the first electrode of the second switching element and the first electrode of the light emitting element, and the second electrode is electrically connected to a current supply line.
A second electrode of the second switching element is electrically connected to the first power line;
A second electrode of the light emitting element is electrically connected to a second power supply line;
The capacitor element includes a pixel provided between a gate electrode and a first electrode of the transistor.
[0030]
The display device of the present invention includes:
A first switching element, a third switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line, and a second electrode is electrically connected to a gate electrode of the transistor;
The first electrode of the transistor is electrically connected to the first electrode of the second switching element and the first electrode of the light emitting element, and the second electrode is electrically connected to a current supply line.
A second electrode of the second switching element is electrically connected to the first power line;
A second electrode of the light emitting element is electrically connected to a second power supply line;
The capacitor element includes a pixel provided between a gate electrode and a first electrode of the transistor.
[0031]
The display device of the present invention includes:
A first switching element, a third switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line, and a second electrode is electrically connected to a gate electrode of the transistor;
The first electrode of the transistor is electrically connected to the first electrode of the second switching element and the first electrode of the light emitting element, and the second electrode is electrically connected to a current supply line.
A second electrode of the second switching element is electrically connected to the first power line;
A second electrode of the light emitting element is electrically connected to a second power supply line;
The capacitive element is provided between a gate electrode and a first electrode of the transistor,
The first electrode of the third switching element is the gate electrode of the transistor, the second electrode is the first electrode of the transistor, the first electrode of the second switching element, and the first electrode of the light emitting element. And a pixel electrically connected to each electrode.
[0032]
The display device of the present invention includes:
A first switching element, a third switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line, and a second electrode is electrically connected to a gate electrode of the transistor;
The first electrode of the transistor is electrically connected to the first electrode of the second switching element and the first electrode of the light emitting element, and the second electrode is electrically connected to a current supply line.
A second electrode of the second switching element is electrically connected to the first power line;
A second electrode of the light emitting element is electrically connected to a second power supply line;
The capacitive element is provided between a gate electrode and a first electrode of the transistor,
The first electrode of the third switching element includes a first electrode of the light emitting element, and the second electrode includes a pixel electrically connected to the first power supply line. .
[0033]
The display device of the present invention includes:
When the conductivity type of the transistor is an N-channel type, the current supply line V 1 , Voltage V of the first power line 2 , The second power line voltage V Three Is V 1 > V 2 And V 1 > V Three It may be. In addition, V 2 <V Three It may be.
[0034]
Moreover, the display device of the present invention includes:
When the conductivity type of the transistor is a P-channel type, the current supply line V 1 , The potential V of the first power supply line 2 , The potential V of the second power supply line Three Is V 1 <V 2 And V 1 <V Three It may be. In addition, V 2 > V Three It may be.
[0035]
The display device of the present invention includes:
A display device in which pixels having a source signal line, a gate signal line, a current supply line, first to third transistors, a capacitor, and a light emitting element are provided in a matrix,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is electrically connected to either the first power supply line or a gate signal line provided in a row not including the pixel,
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitor element is provided between a gate electrode and a first electrode of the second transistor.
[0036]
The display device of the present invention includes:
A display device in which pixels having a source signal line, first and second gate signal lines, a current supply line, first to third transistors, a capacitor element, and a light emitting element are provided in a matrix. There,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is electrically connected to the first power supply line and either the first gate signal line or the second gate signal line provided in a row not including the pixel;
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitor element is provided between a gate electrode and a first electrode of the second transistor.
[0037]
The display device of the present invention includes:
A display device in which pixels having a source signal line, first to third gate signal lines, a current supply line, first to fourth transistors, a capacitor, and a light-emitting element are provided in a matrix. There,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode includes the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is electrically connected to the first power supply line, the first to third gate signal lines provided in the row not including the pixel, and the first electrode provided in the row including the pixel. Electrically connected to either the second gate signal line or the third gate signal line;
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitive element is provided between a gate electrode and a first electrode of the second transistor;
The gate electrode of the fourth transistor is electrically connected to the third gate signal line, the first electrode is electrically connected to the gate electrode of the second transistor, and the second electrode is The second transistor is electrically connected to any one of the first electrode, the first power supply line, and the second power supply line.
[0038]
The display device of the present invention includes:
A display device in which pixels having a source signal line, first and second gate signal lines, a current supply line, first to fourth transistors, a capacitor element, and a light emitting element are provided in a matrix. There,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is connected to the first power supply line, the first gate signal line or the second gate signal line provided in the row not including the pixel, and the second electrode provided in the row including the pixel. Electrically connected to one of the two gate signal lines,
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the first gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power supply line;
The capacitive element is provided between a gate electrode and a first electrode of the second transistor;
The gate electrode of the fourth transistor is electrically connected to the second gate signal line, the first electrode is electrically connected to the gate electrode of the second transistor, and the second electrode is The second transistor is electrically connected to any one of the first electrode, the first power supply line, and the second power supply line.
[0039]
The display device of the present invention includes:
A display device in which pixels having a source signal line, first to third gate signal lines, a current supply line, first to fourth transistors, a capacitor, and a light-emitting element are provided in a matrix. There,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is connected to the first power supply line, the first to third gate signal lines provided in the row not including the pixel, and the second gate provided in the row including the pixel. Electrically connected to either the signal line or the third gate signal line;
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitive element is provided between a gate electrode and a first electrode of the second transistor;
The gate electrode of the fourth transistor is electrically connected to the third gate signal line, the first electrode is electrically connected to the first electrode of the light emitting element, and the second electrode is connected to the first electrode. It is electrically connected to one power line.
[0040]
The display device of the present invention includes:
A display device in which pixels having a source signal line, first and second gate signal lines, a current supply line, first to fourth transistors, a capacitor element, and a light emitting element are provided in a matrix. There,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is connected to the first power source line, the first to third gate signal lines provided in a row not including the pixel, and the second gate signal provided in the row including the pixel. Electrically connected to either the line or the third gate signal line,
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the first gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power source having a potential difference from the current supply line;
The capacitive element is provided between a gate electrode and a first electrode of the second transistor;
The gate electrode of the fourth transistor is electrically connected to the second gate signal line, the first electrode is electrically connected to the first electrode of the light emitting element, and the second electrode is connected to the first electrode. It is electrically connected to one power line.
[0041]
The display device of the present invention includes:
A display device in which pixels having a source signal line, first to third gate signal lines, a current supply line, first to fourth transistors, a capacitor, and a light-emitting element are provided in a matrix. There,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is connected to the first power source line, the first to third gate signal lines provided in a row not including the pixel, and the second gate signal provided in the row including the pixel. Electrically connected to either the line or the third gate signal line,
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitive element is provided between a gate electrode and a first electrode of the second transistor, and holds a voltage between the gate electrode and the first electrode of the second transistor;
The fourth transistor is between the second electrode of the second transistor and the current supply line, or between the first electrode of the second transistor and the first electrode of the light emitting element. And the gate electrode of the fourth transistor is electrically connected to the third gate signal line.
[0042]
The display device of the present invention includes:
A display device in which pixels having a source signal line, first and second gate signal lines, a current supply line, first to fourth transistors, a capacitor element, and a light emitting element are provided in a matrix. There,
The gate electrode of the first transistor is electrically connected to the first gate signal line, and the first electrode is electrically connected to the first electrode of the second transistor and the first electrode of the light emitting element. The second electrode is connected to the first power supply line, the first gate signal line or the second gate signal line provided in the row not including the pixel, and the second electrode provided in the row including the pixel. Electrically connected to one of the two gate signal lines,
A gate electrode of the second transistor is electrically connected to a first electrode of the third transistor; a second electrode is electrically connected to the current supply line;
A gate electrode of the third transistor is electrically connected to the first gate signal line; a second electrode is electrically connected to the source signal line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitive element is provided between a gate electrode and a first electrode of the second transistor, and holds a voltage between the gate electrode and the first electrode of the second transistor;
The fourth transistor is between the second electrode of the second transistor and the current supply line, or between the first electrode of the second transistor and the first electrode of the light emitting element. And the gate electrode of the fourth transistor is electrically connected to the third gate signal line.
[0043]
In the display device of the present invention,
The first and third transistors may be of the same conductivity type.
[0044]
In the display device of the present invention,
The transistors included in the pixel may be of the same conductivity type.
[0045]
In the display device of the present invention,
When the conductivity type of the second transistor is an N-channel type, the potential V of the current supply line 1 , The potential V of the first power supply line 2 , The potential V of the second power supply line Three Is V 1 > V 2 And V 1 > V Three It may be. In addition, V 2 > V Three It may be.
[0046]
The display device of the present invention includes:
When the conductivity type of the second transistor is a P-channel type, the potential V of the current supply line 1 , The potential V of the first power supply line 2 , The potential V of the second power supply line Three Is V 1 <V 2 And V 1 <V Three It may be. In addition, V 2 <V Three It may be.
[0047]
The display device driving method of the present invention includes:
A first switching element, a second switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line; a second electrode is electrically connected to a gate electrode of the transistor;
A first electrode of the transistor is electrically connected to a first electrode of the second switching element and a first electrode of the light-emitting element; the second electrode is electrically connected to a current supply line;
A second electrode of the second switching element is electrically connected to a first power line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitive element is a driving method of a display device having a pixel provided between a gate electrode and a first electrode of the transistor,
Conducting the first and second switching elements, inputting a video signal from the source signal line to the transistor, and fixing the potential of the first electrode of the transistor;
The first and second switching elements are non-conductive, the gate electrode of the transistor is in a floating state,
A current corresponding to the potential applied to the gate electrode of the transistor is supplied to the light-emitting element, the voltage between the gate and the source of the transistor is held by the capacitor, and the potential change amount of the first electrode of the transistor And the potential change amount of the gate electrode of the transistor is made equal.
[0048]
The display device driving method of the present invention includes:
A first switching element, a third switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line; a second electrode is electrically connected to a gate electrode of the transistor;
A first electrode of the transistor is electrically connected to a first electrode of the second switching element and a first electrode of the light-emitting element; the second electrode is electrically connected to a current supply line;
A second electrode of the second switching element is electrically connected to a first power line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitive element is provided between a gate electrode and a first electrode of the transistor,
The first electrode of the third switching element is electrically connected to the gate electrode of the transistor, and the second electrode is the first electrode of the transistor, the first power supply line, and the second power supply. A driving method of a display device having a pixel electrically connected to any of lines,
Conducting the first and second switching elements, inputting a video signal from the source signal line to the transistor, and fixing the potential of the first electrode of the transistor;
The first and second switching elements are non-conductive, the gate electrode of the transistor is in a floating state,
A current corresponding to the potential applied to the gate electrode of the transistor is supplied to the light-emitting element, the voltage between the gate and the source of the transistor is held by the capacitor, and the potential change amount of the first electrode of the transistor And the potential change amount of the gate electrode of the transistor are equalized,
The third switching element is turned on, the gate-source voltage of the transistor is made equal to or lower than the absolute value of the threshold voltage, and supply of current to the light emitting element is stopped.
[0049]
The display device driving method of the present invention includes:
A first switching element, a third switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line; a second electrode is electrically connected to a gate electrode of the transistor;
A first electrode of the transistor is electrically connected to a first electrode of the second switching element and a first electrode of the light-emitting element; the second electrode is electrically connected to a current supply line;
A second electrode of the second switching element is electrically connected to the first power line;
A second electrode of the light emitting element is electrically connected to a second power supply line;
The capacitive element is provided between a gate electrode and a first electrode of the transistor,
The first electrode of the third switching element has a pixel electrically connected to the first electrode of the light emitting element, and the second electrode has a pixel electrically connected to the first power supply line. A driving method of a display device,
Conducting the first and second switching elements, inputting the video signal from the source signal line to the transistor, and fixing the potential of the first electrode of the transistor;
The first and second switching elements are made non-conductive, the gate electrode of the transistor is in a floating state,
A current corresponding to the potential applied to the gate electrode of the transistor is supplied to the light-emitting element, the voltage between the gate and the source of the transistor is held by the capacitor, and the potential change amount of the first electrode of the transistor And the potential change amount of the gate electrode of the transistor are equalized,
The third switching element is turned on, the gate-source voltage of the transistor is made equal to or lower than the absolute value of the threshold voltage, and supply of current to the light emitting element is stopped.
[0050]
The display device driving method of the present invention includes:
A first switching element, a third switching element, a transistor, a capacitor, and a light emitting element;
A first electrode of the first switching element is electrically connected to a source signal line; a second electrode is electrically connected to a gate electrode of the transistor;
The first electrode of the transistor is electrically connected to the first electrode of the second switching element and the first electrode of the light emitting element, and the second electrode is connected to the first switching element via the third switching element. Electrically connected to the current supply line,
A second electrode of the second switching element is electrically connected to the first power line;
A second electrode of the light emitting element is electrically connected to a second power line;
The capacitive element is a driving method of a display device having a pixel provided between a gate electrode and a first electrode of the transistor,
Conducting the first and second switching elements, inputting a video signal from the source signal line to the transistor, and fixing the potential of the first electrode of the transistor;
The first and second switching elements are non-conductive, the gate electrode of the transistor is in a floating state,
Conducting the third switching element, supplying a current corresponding to the potential applied to the gate electrode of the transistor to the light emitting element, and holding the gate-source voltage of the transistor by the capacitive element, The potential change amount of the first electrode of the transistor is equal to the potential change amount of the gate electrode of the transistor,
The third switching element is made non-conductive, and supply of current to the light emitting element is stopped.
[0051]
In the present invention, a transistor can be used as the switching element. The transistor of the present invention can be a thin film transistor (TFT) or a transistor formed using SOI technology. A transistor using an organic material for the active layer, a transistor using a polycrystalline semiconductor, or a transistor using an amorphous semiconductor may be used. For example, a TFT using polysilicon or a TFT using amorphous silicon can be used.
[0052]
DETAILED DESCRIPTION OF THE INVENTION
[Embodiment 1]
FIG. 1A shows an embodiment of the present invention. The pixel of the invention includes a
[0053]
Now, all of the
[0054]
The operation of the circuit will be described with reference to FIGS. Here, the gate (G), source (S), and drain (D) of the
[0055]
In a certain row, the
[0056]
Where (V Sig -V SS ) Exceeds the threshold value of the
[0057]
Based on these operations, an operation based on the presence or absence of deterioration of the EL element will be considered with reference to FIG. In FIG. 1B, 151 is the potential of the
[0058]
Now, in the section indicated by (i) in FIG. 1B, the
[0059]
At the timing shown in (ii), the selection of the
[0060]
Subsequently, the section shown in (iii) is entered and light emission starts. At this time, the gate-source voltage V of the
[0061]
Here, a case where the
[0062]
On the other hand, as shown in FIG. 7, in the case of the conventional configuration as shown in FIG. Sig Then the gate potential V of the
[0063]
As described above, in the present invention, it is possible to eliminate the influence of the deterioration of the EL element by preventing the current value from being changed even when the EL element is deteriorated.
[0064]
Also, the potential V of the power line SS , V C Can be set arbitrarily, so V SS <V C Therefore, it is easy to apply a reverse bias to the EL element.
[0065]
Note that the
[0066]
[Embodiment 2]
According to the configuration shown in FIG. 1, the wiring routed to the pixel portion is a source signal line, a gate signal line, a current supply line (V DD ), Power line (V C ), Power line (V SS ) Was required. In the present embodiment, a configuration in which the number of wirings per pixel is reduced by sharing wirings and a high aperture ratio can be obtained will be described.
[0067]
FIG. 9 shows the configuration of this embodiment. The difference from
[0068]
As a pulse condition for selecting the gate signal line, when the gate signal line is at the H level, the gate-source voltage of the
[0069]
When the gate signal line in the i-th row is selected and becomes the H level and the
[0070]
Note that the i-th gate signal line is selected and becomes H level, and the constant potential V is maintained during the period in which the
[0071]
Further, as described in the first embodiment, since the
[0072]
[Embodiment 3]
A method in which display is performed by controlling the gate-source voltage of the driving TFT and controlling the current value flowing through the EL element with an analog amount is called an analog gradation method. On the other hand, there has been proposed a digital gradation method in which the EL element is driven only in two states of luminance 100% and 0%. This method can express only two gradations of white and black, but has an advantage that it is not easily affected by variations in TFT characteristics. In order to increase the number of gradations by the digital gradation method, a driving method combined with the time gradation method is used. The time gray scale method is a method for expressing a gray scale according to the length of time during which an element emits light.
[0073]
When the digital gradation method and the time gradation method are combined, one frame period is divided into a plurality of subframe periods as shown in FIG. Each subframe period has an address (write) period, a sustain (light emission) period, and an erase period, as shown in FIG. The number of subframe periods corresponding to the number of display bits is provided, and the length of the sustain (light emission) period in each subframe period is set to 2 (n-1) : 2 (n-2) : ...: 2: 1, and EL element light emission or non-light emission is selected in each sustain (light emission) period, and gradation is calculated using the difference in length of the total period during which the EL element emits light. Make an expression. If the light emission period is long, the luminance is high, and if it is short, the luminance is low. Note that FIG. 10 shows an example of 4-bit gradation, and one frame period is divided into four subframe periods, and 2 frames are obtained by combining the sustain (light emission) periods. Four = 16 gradations can be expressed. Note that gradation expression is possible even if the ratio of the length of the sustain period is not particularly a power-of-two ratio. Further, a certain subframe period may be further divided.
[0074]
When multi-gradation is attempted using the time gray scale method, the length of the sustain (light emission) period of the lower bits becomes shorter, so an attempt is made to start the next address period immediately after the end of the sustain (light emission) period. Then, a period in which address (write) periods in different subframe periods overlap is generated. In that case, since a video signal input to a certain pixel is also input to different pixels at the same time, normal display cannot be performed. The erasing period is provided to solve such a problem. As shown in FIG. 10B, two different address (writing) periods do not overlap after Ts3 and after Ts4. Is provided. Therefore, the erase period is not provided in SF1 and SF2 in which the sustain (light emission) period is sufficiently long and there is no concern that two different address (write) periods overlap.
[0075]
Thus, in order to drive by a method combining the digital gray scale method and the time gray scale method, it may be necessary to add an operation of forcibly stopping the light emission of the EL element and providing an erasing period.
[0076]
FIG. 4A corresponds to a driving method in which a second
[0077]
The operation in which the first
[0078]
Here, the operation from the sustain (light emission) period to the erase period will be described with reference to FIGS. 11A is similar to that shown in FIG. 10A, and one frame period has four subframe periods as shown in FIG. 11B. The subframe periods SF3 and SF4 having a short sustain (light emission) period have erase periods Te3 and Te4, respectively. Here, the operation in SF3 will be described as an example.
[0079]
After the input of the video signal is finished, as shown in FIG. 10B, the gate-source voltage V of the TFT 405 GS A current corresponding to the current flows through the
[0080]
These operations are shown in FIG. 11C as a timing chart. After the sustain (light emission) period Ts3, after a pulse is input to the third
[0081]
In the structure shown in FIG. 4A, the second electrode of the
[0082]
Although the
[0083]
[Embodiment 4]
FIG. 5A shows an example in which an erasing TFT is provided at a position different from that in the third embodiment. In this embodiment, the erasing
[0084]
In the driving method, the input to light emission of the video signal may be a method combining the digital gray scale method and the time gray scale method as in the third embodiment. Therefore, the description is omitted here and the operation in the erasing period is performed. Will be described.
[0085]
When the timing for ending the sustain (light emission) period is reached, a pulse is input to the second
[0086]
The source potential of the
[0087]
In the structure shown in FIG. 5A, the second electrode of the
[0088]
[Embodiment 5]
FIG. 6A shows an example in which an erasing TFT is provided at a position different from those in the third and fourth embodiments. In this embodiment, the erasing
[0089]
The operation of the circuit will be described. The first
[0090]
When the input of the video signal is completed and the first
[0091]
Subsequently, when the second
[0092]
When the timing for ending the sustain (light emission) period is reached, the second
[0093]
Note that the
[0094]
[Embodiment 6]
In the third to fifth embodiments, the example in which the TFT is added to provide the erasing period has been described, but in this embodiment, an example in which the same operation is performed without adding the erasing TFT will be described.
[0095]
FIG. 21A shows the configuration. The configuration is almost the same as that shown in the first embodiment except that the
[0096]
In the sustain (light emission) period, as shown in FIG. 21B, the gate-source voltage of the
[0097]
Subsequently, in the erasing period, a pulse is input to the second
[0098]
Note that as described in other embodiments, the
[0099]
[Embodiment 7]
Although an N-channel TFT has been used as a TFT for supplying current to the EL element, the present invention can also be implemented using a P-channel TFT as a driving TFT. FIG. 12A shows a configuration example.
[0100]
The circuit configuration is the same as that using the N-channel TFT shown in FIG. 1A, but the configuration of the
[0101]
The operation of the circuit will be described with reference to FIGS. Here, the polarity of the TFT is a P-channel type, and it is assumed that the L level is input to the gate electrode to be turned ON, and the H level is input to be OFF.
[0102]
In a certain row, the
[0103]
Where (V Sig -V DD ) Is lower than the threshold value of the
[0104]
In FIG. 12A, P-channel TFTs are used for all of the TFTs constituting the pixel. However, as described in other embodiments, the
[0105]
【Example】
Examples of the present invention will be described below.
[0106]
[Example 1]
In this embodiment, a configuration of a light-emitting device that performs display using an analog video signal as a video signal will be described. FIG. 16A illustrates a configuration example of a light-emitting device. A
[0107]
Signals input to the source signal line driver circuit 1603 and the first and second gate signal
[0108]
FIG. 16B illustrates a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using an analog video signal as a video signal, and includes a shift register 1611, a buffer 1612, and a
[0109]
The operation of the source signal line driver circuit will be described. FIG. 17A shows a more detailed configuration, and reference is made thereto.
[0110]
The
[0111]
The sampling pulse output from the
[0112]
Next, the operation of the gate signal line driving circuit will be described. An example of a detailed configuration of the first and second gate signal
[0113]
The operation of the shift register to buffer is the same as that of the source signal line driver circuit. The selection pulse amplified by the buffer selects each gate signal line. By the first gate signal line driving circuit, the first gate signal line G 11 , G twenty one ... G m1 Are sequentially selected, and the second gate signal line G is selected by the second gate signal line driving circuit. 12 , G twenty two ... G m2 Are selected sequentially. Although not shown, the third gate signal line drive circuit is the same as the first and second gate signal line drive circuits, and the third gate signal line G 13 , G twenty three ... G m3 Are selected sequentially. In the selected row, a video signal is written in the pixel and emits light according to the procedure described in the embodiment.
[0114]
Although an example of a shift register using a plurality of stages of D-flip flops is shown here as an example of the shift register, a configuration in which a signal line can be selected by a decoder or the like may be used.
[0115]
[Example 2]
In this embodiment, a configuration of a light-emitting device that performs display using a digital video signal as a video signal will be described. FIG. 18A illustrates a configuration example of a light-emitting device. A
[0116]
Signals input to the source signal line driver circuit 1803 and the first and fourth gate signal
[0117]
FIG. 18B illustrates a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using a digital video signal as a video signal, and includes a shift register 1811, a first latch circuit 1812, a
[0118]
Since the first and second gate signal
[0119]
The operation of the source signal line driver circuit will be described. FIG. 19 (A) shows a more detailed configuration, so reference is made to it.
[0120]
The
[0121]
The sampling pulse output from the
[0122]
When the
[0123]
While the digital video signal held in the
[0124]
The D /
[0125]
The above operation is performed simultaneously over all stages within one horizontal period. Therefore, video signals are output to all source signal lines.
[0126]
As described in the first embodiment, the signal line may be selected using a decoder or the like instead of the shift register.
[0127]
[Example 3]
In the second embodiment, the digital video signal undergoes digital-analog conversion by a D / A conversion circuit and is written to a pixel. However, the semiconductor device of the present invention can also express gradation by a time gradation method. In this case, as shown in FIG. 19B, the D / A conversion circuit is not required, and the gradation expression is controlled by the length of the light emission time of the EL element. Since there is no need for processing, the first and second latch circuits may be one bit. At this time, each bit of the digital video signal is input in series, sequentially held in the latch circuit, and written to the pixel. Of course, latch circuits corresponding to the required number of bits may be arranged in parallel.
[0128]
[Example 4]
In this specification, a substrate in which a driver circuit and a pixel portion having a switching TFT and a driving TFT are formed over the same substrate is referred to as an active matrix substrate for convenience. In this embodiment, a process of manufacturing the active matrix substrate using a unipolar TFT will be described with reference to FIGS.
[0129]
As the
[0130]
Next, a
[0131]
In this embodiment, as the first layer of the
[0132]
Subsequently,
[0133]
In this embodiment, an amorphous silicon film having a film thickness of 55 [nm] is formed by plasma CVD. Then, a solution containing nickel is held on the amorphous silicon film, and the amorphous silicon film is dehydrogenated (500 [° C.], 1 hour), and then thermally crystallized (550 [° C.], 4 hours) to form a crystalline silicon film. After that,
[0134]
Note that in the case of manufacturing a crystalline semiconductor film by a laser crystallization method, a continuous wave or pulsed gas laser or solid laser may be used. As the former gas laser, excimer laser, YAG laser, YVO Four Laser, YLF laser, YAlO Three A laser, a glass laser, a ruby laser, a Ti: sapphire laser, or the like can be used. The latter solid-state laser includes YAG, YVO doped with Cr, Nd, Er, Ho, Ce, Co, Ti, or Tm. Four , YLF, YAlO Three A laser using a crystal such as can be used. The fundamental wave of the laser differs depending on the material to be doped, and a laser beam having a fundamental wave around 1 [μm] can be obtained. The harmonic with respect to the fundamental wave can be obtained by using a nonlinear optical element. In order to obtain a crystal with a large grain size when crystallizing the amorphous semiconductor film, it is preferable to use a solid-state laser capable of continuous oscillation and apply the second to fourth harmonics of the fundamental wave. . Typically, Nd: YVO Four A second harmonic (532 [nm]) or a third harmonic (355 [nm]) of a laser (fundamental wave 1064 [nm]) is applied.
[0135]
Also, continuous oscillation YVO with an output of 10 [W] Four Laser light emitted from the laser is converted into a harmonic by a non-linear optical element. In addition, YVO in the resonator Four There is also a method of emitting harmonics by inserting a crystal and a nonlinear optical element. Preferably, the laser beam is shaped into a rectangular or elliptical shape on the irradiation surface by an optical system, and the object to be processed is irradiated. The energy density at this time is 0.01 to 100 [MW / cm. 2 ] Grade (preferably 0.1-10 [MW / cm 2 ])is required. Then, irradiation is performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 [cm / s].
[0136]
In the case of using the above laser, the laser beam emitted from the laser oscillator may be condensed linearly by an optical system and irradiated on the semiconductor film. The conditions for crystallization are appropriately set. When an excimer laser is used, the pulse oscillation frequency is 300 [Hz] and the laser energy density is 100 to 700 [mJ / cm. 2 ] (Typically 200-300 [mJ / cm 2 ]) When a YAG laser is used, the second harmonic is used to set a pulse oscillation frequency of 1 to 300 [Hz] and a laser energy density of 300 to 1000 [mJ / cm. 2 ] (Typically 350-500 [mJ / cm 2 ]) Then, a laser beam condensed in a linear shape with a width of 100 to 1000 [μm] (preferably a width of 400 [μm]) is irradiated over the entire surface of the substrate, and the linear beam superposition ratio (overlap ratio) at this time May be set as 50 to 98 [%].
[0137]
However, in this embodiment, since the amorphous silicon film is crystallized using a metal element that promotes crystallization, the metal element remains in the crystalline silicon film. Therefore, an amorphous silicon film having a thickness of 50 to 100 [nm] is formed on the crystalline silicon film and subjected to heat treatment (RTA method, thermal annealing using a furnace annealing furnace, etc.), and the amorphous silicon film The metal element is diffused therein, and the amorphous silicon film is removed by etching after heat treatment. As a result, the content of the metal element in the crystalline silicon film can be reduced or removed.
[0138]
Note that after the
[0139]
Next, a
[0140]
Note that in the case where a silicon oxide film is used as the
[0141]
Next, a first
[0142]
In this embodiment, the TaN film which is the first
[0143]
Note that in this embodiment, the first
[0144]
Next, a resist
[0145]
In this embodiment, ICP (Inductively Coupled Plasma) etching method is used as the first etching condition, and CF is used as an etching gas. Four And Cl 2 And O 2 The gas flow ratio is 25:25:10 [sccm], and 500 [W] RF (13.56 [MHz]) power is applied to the coil-type electrode at a pressure of 1.0 [Pa]. The plasma was generated to perform etching. 150 [W] RF (13.56 [MHz]) power was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. Then, the W film was etched under the first etching conditions so that the end portion of the first
[0146]
Subsequently, the
[0147]
In the first etching process described above, the shape of the resist mask is made suitable, so that the end portions of the first
[0148]
Next, a second etching process is performed without removing the resist
[0149]
Then, a first doping process is performed without removing the
[0150]
Subsequently, after removing the resist
[0151]
As a result of performing the second doping process, the second impurity regions (N− region, Lov region) 5026 and 5029 overlapping with the first conductive layer have 1 × 10 18 ~ 5x10 19 [atoms / cm Three An impurity element imparting N-type was added in the concentration range. The third impurity regions (N + regions) 5025, 5028, 5031, 5034 have 1 × 10 19 ~ 5x10 twenty one [atoms / cm Three An impurity element imparting N-type was added in the concentration range. In addition, after the first and second doping treatments, regions where no impurity element was added or regions where a small amount of impurity element was added were formed in the
[0152]
In this embodiment, the second impurity regions (N− regions) 5026 and 5029 and the third impurity regions (N + regions) 5025, 5028, 5031 and 5034 are formed only by the second doping process. It is not limited to. It may be formed by a plurality of doping processes by appropriately changing the conditions for performing the doping process.
[0153]
Next, as shown in FIG. 14A, the resist
[0154]
Next, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and to activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method may be performed at 400 to 700 [° C.] in a nitrogen atmosphere with an oxygen concentration of 1 [ppm] or less, preferably 0.1 [ppm] or less. In this embodiment, 410 [° C.], 1 Activation treatment was performed by heat treatment for a period of time. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0155]
Further, heat treatment may be performed before the first
[0156]
As described above, after the first interlayer insulating film 5037 (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed, the semiconductor layer is hydrogenated simultaneously with the activation process by heat treatment. Can do. In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first
[0157]
Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.
[0158]
Here, the semiconductor layer can be hydrogenated regardless of the presence of the first
[0159]
Next, a second
[0160]
In this embodiment, an acrylic film having a thickness of 1.6 [μm] is formed. With the second
[0161]
Next, by using dry etching or wet etching, the second
[0162]
Next, a
[0163]
In this embodiment, ITO is formed to a thickness of 110 nm, and then patterned to form a
[0164]
Next, wirings 5040 to 5046 that are electrically connected to the respective impurity regions are formed. In this embodiment, the
[0165]
Of course, it is not limited to a three-layer structure, and may be a single-layer structure or a two-layer structure, or may be a laminated structure of four or more layers. The wiring material is not limited to Al and Ti, and other conductive films may be used. For example, a wiring may be formed by patterning a laminated film in which Al or Cu is formed on a TaN film and a Ti film is further formed.
[0166]
Here, part of the
[0167]
Through the above steps, as illustrated in FIG. 14B, a driver circuit portion including an N-channel TFT and a pixel portion including a switching TFT and a driving TFT can be formed over the same substrate.
[0168]
The N-channel TFT in the driver circuit portion includes a low-concentration impurity region 5026 (Lov region) that overlaps with the first
[0169]
In the pixel portion, the N-channel switching TFT has a low concentration impurity region 5032 (Loff region) formed outside the gate electrode and a high
[0170]
Next, a third
[0171]
Examples of combinations of the second
[0172]
As the second
[0173]
An opening is formed at a position corresponding to the
[0174]
Carbon particles or metal particles may be added to the third
[0175]
Next, an
[0176]
As the
[0177]
As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, and a medium molecular weight organic material can be freely used. In the present specification, the medium molecular organic light-emitting material is an organic light-emitting material that does not have sublimation and has a molecule number of 20 or less or a chain molecule length of 10 [μm] or less. Shall be shown.
[0178]
The
[0179]
In this embodiment, the
[0180]
Although only one pixel is shown in FIG. 14C, an
[0181]
As an example of using a polymer organic light emitting material, a 20 nm thick polythiophene (PEDOT) film is provided by a spin coating method as a hole injection layer, and a paraphenylene vinylene having a light emitting layer of about 100 nm is provided thereon. The
[0182]
Note that the
[0183]
For example, a mixed layer composed of a material that constitutes an electron transport layer (hereinafter referred to as an electron transport material) and a material that constitutes a light emitting layer (hereinafter referred to as a light emitting material) may be a light emitting layer that emits light from the electron transport layer. The
[0184]
Next, a
[0185]
When the
[0186]
It is effective to provide the
[0187]
A film with good coverage is preferably used as the
[0188]
Note that after the formation of the third
[0189]
Actually, when the state shown in FIG. 14C is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) or a light-transmitting material having high hermeticity and low degassing so as not to be exposed to the outside air. It is preferable to package (enclose) with a sealing material. At this time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.
[0190]
In addition, if the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal drawn from the element or circuit formed on the
[0191]
Further, according to the steps shown in this embodiment, the number of photomasks necessary for manufacturing a light-emitting device can be suppressed. As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.
[0192]
[Example 5]
In this example, an example in which a light-emitting device is manufactured using the present invention will be described with reference to FIGS.
[0193]
15 is a top view of a light emitting device formed by sealing an element substrate on which a TFT is formed with a sealing material, and FIG. 15B is a cross-sectional view taken along line AA ′ of FIG. FIG. 15C is a cross-sectional view taken along the line BB ′ of FIG.
[0194]
A
[0195]
In addition, the
[0196]
An interlayer insulating film (planarization film) 4301 is formed on the
[0197]
An insulating
[0198]
As a method for forming the organic
[0199]
On the organic
[0200]
As described above, the
[0201]
[0202]
As the sealing
[0203]
However, when the light emission direction from the light emitting element is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
[0204]
Further, as the
[0205]
In order to expose the
[0206]
As shown in FIG. 15C, a
[0207]
The anisotropic
[0208]
[Example 6]
In the present invention, by using an organic light emitting material that can utilize phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. This makes it possible to reduce the power consumption, extend the life, and reduce the weight of the light emitting element.
[0209]
Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown.
(T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.)
[0210]
The molecular formula of the organic light-emitting material (coumarin dye) reported by the above paper is shown below.
[0211]
[Chemical 1]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
[0213]
The molecular formula of the organic light-emitting material (Pt complex) reported by the above paper is shown below.
[0214]
[Chemical formula 2]
(MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
[0216]
The molecular formula of the organic light emitting material (Ir complex) reported by the above paper is shown below.
[0217]
[Chemical 3]
As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons.
[0219]
[Example 7]
Since a light-emitting device using a light-emitting element is a self-luminous type, it has excellent visibility in a bright place and a wide viewing angle compared to a liquid crystal display. Therefore, it can be used for display portions of various electronic devices.
[0220]
As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, A portable information terminal (mobile computer, mobile phone, portable game machine, electronic book, etc.), an image playback device equipped with a recording medium (specifically, a recording medium such as a Digital Versatile Disc (DVD), etc.) A device provided with a display capable of displaying). In particular, it is desirable to use a light-emitting device for a portable information terminal that often has an opportunity to see a screen from an oblique direction because the wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.
[0221]
FIG. 20A illustrates a light-emitting element display device which includes a
[0222]
FIG. 20B illustrates a digital still camera, which includes a
[0223]
FIG. 20C illustrates a laptop personal computer which includes a
[0224]
FIG. 20D illustrates a mobile computer, which includes a
[0225]
FIG. 20E illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
[0226]
FIG. 20F illustrates a goggle type display (head mounted display), which includes a
[0227]
FIG. 20G shows a video camera, which includes a main body 3601, a display portion 3602, a
[0228]
FIG. 20H illustrates a mobile phone, which includes a
[0229]
If the light emission luminance of the organic light emitting material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used in a front type or rear type projector.
[0230]
In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the organic light emitting material has a very high response speed, the light emitting device is preferable for displaying moving images.
[0231]
In addition, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.
[0232]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in
[0233]
[Example 8]
In this embodiment, a top view of the pixel structure shown in FIG. 21 is described with reference to FIG.
[0234]
In FIG. 22, a plurality of active layers are provided by patterning the same layer (same layer) in a region where a TFT is formed, and then a
[0235]
A
[0236]
In addition, the channel length (L) of the
[0237]
Further, a
[0238]
Such a TFT configuration uses a top gate type structure in which a gate electrode is on a semiconductor film (channel formation region) and a reverse bottom gate type structure, and is offset in an impurity region (source region or drain region). A structure or a GOLD structure may be used.
【The invention's effect】
According to the present invention, in a semiconductor device configured using a unipolar TFT, particularly an N-channel TFT having excellent electrical characteristics as an element, the gate-source voltage of the driving TFT does not fluctuate due to deterioration of the EL element. Thus, even when the EL element is deteriorated, it is possible to make it difficult for the luminance to decrease. In addition, the configuration proposed in the present invention is not particularly complicated, and does not greatly increase the number of elements constituting the pixel, so that it can be applied without incurring a demerit such as a decrease in aperture ratio. It can be said that it is very useful.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an embodiment of the present invention and its operation.
FIG. 2 is a diagram for explaining an operation when a TFT is unipolar in a conventional configuration.
FIG. 3 is a diagram for explaining the operation of the circuit having the configuration of FIG. 1;
FIG. 4 is a diagram illustrating an embodiment of the present invention and its operation.
FIG. 5 is a diagram illustrating an embodiment of the present invention and its operation.
FIG. 6 is a diagram illustrating an embodiment of the present invention and its operation.
FIG. 7 is a diagram comparing the present invention with a conventional example regarding a change in potential around a gate electrode and a source region of a driving TFT.
FIG. 8 is a diagram for introducing an example of a pixel including a unipolar TFT.
FIG. 9 is a diagram showing an embodiment of the present invention.
FIG. 10 is a diagram illustrating a time gray scale method.
FIG. 11 illustrates a time gray scale method.
FIG. 12 is a diagram for explaining an embodiment of the present invention and its operation.
13A and 13B illustrate a manufacturing process of a semiconductor device.
14A to 14C illustrate a manufacturing process of a semiconductor device.
FIGS. 15A and 15B are a top view and a cross-sectional view of a semiconductor device. FIGS.
FIG. 16 is a diagram showing a configuration of a semiconductor device that performs display using an analog video signal.
17 is a diagram showing an example of a source signal line driver circuit and a gate signal line driver circuit in the apparatus of FIG.
FIG 18 illustrates a structure of a semiconductor device that performs display using a digital video signal.
FIG. 19 is a diagram showing an example of a source signal line driver circuit in the apparatus of FIG.
FIG. 20 illustrates an example of an electronic device to which the present invention can be applied.
FIG. 21 is a diagram illustrating an embodiment of the present invention and its operation.
FIG 22 is a top view of a pixel structure of the invention.
Claims (9)
前記スイッチング素子の一端は、前記ソース信号線と電気的に接続され、前記スイッチング素子の他端は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１の電極は、前記第１のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタの第２の電極は、前記第１の電源線と電気的に接続され、前記第２のトランジスタのゲートは、前記第１のゲート信号線と電気的に接続され、
前記第３のトランジスタの第１の電極は、前記第１のトランジスタの第２の電極と電気的に接続され、前記第３のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、前記第３のトランジスタのゲートは、前記第２のゲート信号線と電気的に接続され、
前記第１のトランジスタの第１の電極は、前記発光素子の一端と電気的に接続され、
前記発光素子の他端は、前記第２の電源線と電気的に接続され、
前記容量素子の一端は、前記第１のトランジスタのゲートと電気的に接続され、前記容量素子の他端は、前記第１のトランジスタの第１の電極と電気的に接続されていることを特徴とする表示装置。And switching elements, and the first to third transistors, a capacitance element, a light emitting element, a source signal line, and first and second gate signal lines, a current supply line, first and second power supply Line and
One end of the switching element, the source signal line and is electrically connected to the other end of the switching element is electrically connected to a gate of said first transistor,
The first electrode of the second transistor, said the first electrode and electrically connected to the first transistor, the second electrode of the second transistor is electrically said first power supply line And the gate of the second transistor is electrically connected to the first gate signal line,
A first electrode of the third transistor, the first being the second electrode and electrically connected to the transistor, the second electrode of the third transistor, the current supply line and electrically connected A gate of the third transistor is electrically connected to the second gate signal line;
The first electrode of the first transistor is electrically connected to one end of the light emitting element,
The other end of the light emitting element is electrically connected to the second power supply line,
Characterized in that one end of said capacitive element, said first electrically connected to the gate of the transistor, the other end of the capacitive element, which is the first electrode and electrically connected to said first transistor Display device.
前記スイッチング素子の一端は、前記ソース信号線と電気的に接続され、前記スイッチング素子の他端は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１の電極は、前記第１のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタの第２の電極は、前記第１の電源線と電気的に接続され、前記第２のトランジスタのゲートは、前記第１のゲート信号線と電気的に接続され、
前記第３のトランジスタの第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタの第２の電極は、前記第１のトランジスタの第１の電極と電気的に接続され、前記第３のトランジスタのゲートは、前記第２のゲート信号線と電気的に接続され、
前記第１のトランジスタの第１の電極は、前記発光素子の一端と電気的に接続され、前記第１のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記発光素子の他端は、前記第２の電源線と電気的に接続され、
前記容量素子の一端は、前記第１のトランジスタのゲートと電気的に接続され、前記容量素子の他端は、前記第１のトランジスタの第１の電極と電気的に接続されていることを特徴とする表示装置。And switching elements, and the first to third transistors, a capacitance element, a light emitting element, a source signal line, and first and second gate signal lines, a current supply line, first and second power supply Line and
One end of the switching element, the source signal line and is electrically connected to the other end of the switching element is electrically connected to a gate of said first transistor,
The first electrode of the second transistor, said the first electrode and electrically connected to the first transistor, the second electrode of the second transistor is electrically said first power supply line And the gate of the second transistor is electrically connected to the first gate signal line,
The first electrode of the third transistor, said first electrically connected to the gate of the transistor, a second electrode of the third transistor, a first electrode electrically of the first transistor And the gate of the third transistor is electrically connected to the second gate signal line,
The first electrode of the first transistor is electrically connected to one end of the light emitting element, a second electrode of the first transistor is connected the current supply line and electrically,
The other end of the light emitting element is electrically connected to the second power supply line,
Characterized in that one end of said capacitive element, said first electrically connected to the gate of the transistor, the other end of the capacitive element, which is the first electrode and electrically connected to said first transistor Display device.
前記スイッチング素子の一端は、前記ソース信号線と電気的に接続され、前記スイッチング素子の他端は、前記第１のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタの第１の電極は、前記第１のトランジスタの第１の電極と電気的に接続され、前記第２のトランジスタの第２の電極は、前記第１の電源線と電気的に接続され、前記第２のトランジスタのゲートは、前記第１のゲート信号線と電気的に接続され、
前記第３のトランジスタの第１の電極は、前記第１のトランジスタのゲートと電気的に接続され、前記第３のトランジスタの第２の電極は、前記第１の電源線と電気的に接続され、前記第３のトランジスタのゲートは、前記第２のゲート信号線と電気的に接続され、
前記第１のトランジスタの第１の電極は、前記発光素子の一端と電気的に接続され、前記第１のトランジスタの第２の電極は、前記電流供給線と電気的に接続され、
前記発光素子の他端は、前記第２の電源線と電気的に接続され、
前記容量素子の一端は、前記第１のトランジスタのゲートと電気的に接続され、前記容量素子の他端は、前記第１のトランジスタの第１の電極と電気的に接続されていることを特徴とする表示装置。And switching elements, and the first to third transistors, a capacitance element, a light emitting element, a source signal line, and first and second gate signal lines, a current supply line, first and second power supply Line and
One end of the switching element, the source signal line and is electrically connected to the other end of the switching element is electrically connected to a gate of said first transistor,
The first electrode of the second transistor, said the first electrode and electrically connected to the first transistor, the second electrode of the second transistor is electrically said first power supply line And the gate of the second transistor is electrically connected to the first gate signal line,
The first electrode of the third transistor is electrically connected to the gate of the first transistor, and the second electrode of the third transistor is electrically connected to the first power supply line. , The gate of the third transistor is electrically connected to the second gate signal line,
The first electrode of the first transistor is electrically connected to one end of the light emitting element, a second electrode of the first transistor is connected the current supply line and electrically,
The other end of the light emitting element is electrically connected to the second power supply line,
Characterized in that one end of said capacitive element, said first electrically connected to the gate of the transistor, the other end of the capacitive element, which is the first electrode and electrically connected to said first transistor Display device.
前記第１のトランジスタの導電型はＮチャネル型であり、
前記電流供給線の電位Ｖ１、前記第１の電源線の電位Ｖ２、前記第２の電源線の電位Ｖ３はＶ１＞Ｖ２、かつＶ１＞Ｖ３の関係を有することを特徴とする表示装置。In any one of Claim 1 thru | or 3 ,
The conductivity type of the first transistor is an N-channel type,
Characterized in that it has a relationship of the potential V 1 of the current supply line, the first potential V 2 of the power supply line, potential V 3 of the second power supply line is V 1> V 2, and V 1> V 3 Display device.
前記第１の電源線の電位Ｖ２、前記第２の電源線の電位Ｖ３はＶ２＜Ｖ３の関係を有することを特徴とする表示装置。In any one of Claims 1 thru | or 4 ,
The potential V 2 of the first power supply line, potential V 3 of the second power supply line display device characterized by having a relationship of V 2 <V 3.
前記第１のトランジスタの導電型はＰチャネル型であり、
前記電流供給線の電位Ｖ１、前記第１の電源線の電位Ｖ２、前記第２の電源線の電位Ｖ３はＶ１＜Ｖ２、かつＶ１＜Ｖ３の関係を有することを特徴とする表示装置。In any one of Claim 1 thru | or 3 ,
The conductivity type of the first transistor is a P-channel type,
The potential V 1 of the the current supply line, characterized in that it has a relationship of the first potential V 2 of the power supply line, potential V 3 of the second power supply line is V 1 <V 2, and V 1 <V 3 A display device.
前記第１の電源線の電位Ｖ２、前記第２の電源線の電位Ｖ３はＶ２＞Ｖ３の関係を有することを特徴とする表示装置。In any one of Claims 1 to 3 and Claim 6 ,
The display device, wherein the potential V 2 of the first power supply line and the potential V 3 of the second power supply line have a relationship of V 2 > V 3 .
映像信号は、前記ソース信号線から、前記スイッチング素子を介して、前記第１のトランジスタのゲートに入力されることを特徴とする表示装置。In any one of Claims 1 thru | or 7 ,
Video signal from said source signal line, via the switching element, a display device, characterized in that input to the gate of the first transistor.
前記映像信号は、電圧信号であることを特徴とする表示装置。In claim 8 ,
The display device, wherein the video signal is a voltage signal.
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