JP2006072376A - Pixel circuit, light emitting device, and electronic apparatus - Google Patents

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Hajime Kimura
肇 木村
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Abstract

<P>PROBLEM TO BE SOLVED: To improve the image quality by compensating luminance irregularities caused by fluctuation in threshold of TFTs for supplying a current to light emitting elements among pixels, in an active matrix light emitting device. <P>SOLUTION: A pixel circuit includes a first transistor for controlling a light emitting device, a capacity element which has a first electrode connected to the gate of the first transistor and holds a voltage corresponding to a threshold voltage of the first transistor, a second transistor for controlling voltage supply to the gate of the first transistor, a third transistor for controlling voltage supply from wiring to one of the source and the drain of the first transistor, and a fourth transistor for controlling voltage supply to a second electrode of the capacity element. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、トランジスタを有する発光装置の構成に関する。本発明は特に、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジスタ(以後、TFTと表記する)を有するアクティブマトリクス型発光装置の構成に関する。また、このような発光装置を表示部に用いた電子機器に関する。   The present invention relates to a structure of a light emitting device having a transistor. The present invention particularly relates to a structure of an active matrix light-emitting device having a thin film transistor (hereinafter referred to as a TFT) manufactured on an insulator such as glass or plastic. The present invention also relates to an electronic device using such a light-emitting device for a display portion.

近年、エレクトロルミネッセンス(Electro Luminescence:EL)素子等を始めとした発光素子を用いた表示装置の開発が活発化している。発光素子は、自らが発光するために視認性が高く、液晶表示装置(LCD)等において必要なバックライトを必要としないために薄型化に適しているとともに、視野角にほとんど制限が無い。   In recent years, development of display devices using light-emitting elements such as electroluminescence (EL) elements has been activated. The light-emitting element has high visibility because it emits light by itself, and is suitable for thinning because it does not require a backlight necessary for a liquid crystal display (LCD) or the like, and has almost no restriction on the viewing angle.

ここで、EL素子とは、電場を加えることで発生するルミネッセンスが得られる発光層を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(燐光)とがあるが、本発明の発光装置は、上述したいずれの発光形態であっても良い。   Here, the EL element refers to an element having a light emitting layer from which luminescence generated by applying an electric field can be obtained. In this light emitting layer, there are light emission (fluorescence) when returning from the singlet excited state to the ground state, and light emission (phosphorescence) when returning from the triplet excited state to the ground state. Any of the light emission forms described above may be used.

EL素子は、一対の電極(陽極と陰極)間に発光層が挟まれる形で構成され、通常、積層構造をとっている。代表的には、イーストマン・コダック・カンパニーのTangらが提案した「陽極/正孔輸送層/発光層/電子輸送層/陰極」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められているEL素子の多くはこの構造が採用されている。   An EL element is configured such that a light emitting layer is sandwiched between a pair of electrodes (anode and cathode), and usually has a laminated structure. A typical example is a stacked structure of “anode / hole transport layer / light emitting layer / electron transport layer / cathode” proposed by Tang et al. Of Eastman Kodak Company. This structure has a very high luminous efficiency, and this structure is employed in many EL devices that are currently being studied.

また、これ以外にも、陽極と陰極との間に、「正孔注入層/正孔輸送層/発光層/電子輸送層」または「正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層」の順に積層する構造がある。本発明の発光装置に用いるEL素子の構造としては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。   In addition to this, between the anode and the cathode, “hole injection layer / hole transport layer / light emitting layer / electron transport layer” or “hole injection layer / hole transport layer / light emitting layer / electron transport”. There is a structure of stacking in the order of “layer / electron injection layer”. As the structure of the EL element used in the light emitting device of the present invention, any of the above structures may be adopted. Further, a fluorescent pigment or the like may be doped into the light emitting layer.

本発明においては、EL素子において、陽極と陰極との間に設けられる全ての層を総称してEL層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全てEL素子に含まれ、陽極、EL層、および陰極で構成される発光素子をEL素子と呼ぶ。   In the present invention, in the EL element, all layers provided between the anode and the cathode are collectively referred to as an EL layer. Therefore, the above-described hole injection layer, hole transport layer, light emitting layer, electron transport layer, and electron injection layer are all included in the EL element, and a light emitting element including an anode, an EL layer, and a cathode is referred to as an EL element. Call.

図3に、一般的な発光装置における画素の構成を示す。なお、代表的な発光装置として、EL表示装置を例とする。図3に示した画素は、ソース信号線301、ゲート信号線302、スイッチング用TFT303、駆動用TFT304、容量手段305、EL素子306、電流供給線307、電源308を有している。   FIG. 3 shows a structure of a pixel in a general light emitting device. Note that an EL display device is taken as an example of a typical light-emitting device. The pixel shown in FIG. 3 includes a source signal line 301, a gate signal line 302, a switching TFT 303, a driving TFT 304, a capacitor means 305, an EL element 306, a current supply line 307, and a power supply 308.

各部の接続関係について説明する。ここで、TFTはゲート、ソース、ドレインの3端子を有するが、ソース、ドレインに関しては、TFTの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース、ドレインのうち一方を第1の電極、他方を第2の電極と表記する。TFTのON、OFFについて、各端子の電位等(あるTFTのゲート・ソース間電圧等)について説明が必要な際には、ソース、ドレイン等と表記する。   The connection relationship of each part will be described. Here, the TFT has three terminals of a gate, a source, and a drain. However, the source and drain cannot be clearly distinguished because of the structure of the TFT. Therefore, when describing connection between elements, one of a source and a drain is referred to as a first electrode, and the other is referred to as a second electrode. Regarding the ON / OFF of a TFT, when it is necessary to explain the potential of each terminal (the voltage between the gate and the source of a TFT), it is expressed as a source, a drain, or the like.

また、本発明において、TFTがONしているとは、TFTのゲート・ソース間電圧がそのしきい値を超え、ソース、ドレイン間に電流が流れる状態をいい、TFTがOFFしているとは、TFTのゲート・ソース間電圧がそのしきい値を下回り、ソース、ドレイン間に電流が流れていない状態をいう。   In the present invention, the TFT is ON means that the voltage between the gate and the source of the TFT exceeds the threshold value and a current flows between the source and the drain. The TFT is OFF. In this state, the gate-source voltage of the TFT is below its threshold value, and no current flows between the source and drain.

スイッチング用TFT303のゲート電極は、ゲート信号線302に接続され、第1の電極はソース信号線301に接続され、第2の電極は駆動用TFT304のゲート電極に接続されている。駆動用TFT304の第1の電極は、電流供給線307に接続され、第2の電極はEL素子306の第1の電極に接続されている。EL素子306の第2の電極は、電源308に接続されている。容量手段305は、駆動用TFT304のゲート電極と第1の電極との間に接続され、駆動用TFT304のゲート・ソース間電圧を保持する。   A gate electrode of the switching TFT 303 is connected to the gate signal line 302, a first electrode is connected to the source signal line 301, and a second electrode is connected to the gate electrode of the driving TFT 304. A first electrode of the driving TFT 304 is connected to the current supply line 307, and a second electrode is connected to the first electrode of the EL element 306. A second electrode of the EL element 306 is connected to the power source 308. The capacitor unit 305 is connected between the gate electrode of the driving TFT 304 and the first electrode, and holds the gate-source voltage of the driving TFT 304.

ゲート信号線302の電位が変化してスイッチング用TFT303がONすると、ソース信号線301に入力されている映像信号は、駆動用TFT304のゲート電極へと入力される。入力された映像信号の電位に従って、駆動用TFT304のゲート・ソース間電圧が決定し、駆動用TFT304のソース・ドレイン間を流れる電流(以下、ドレイン電流と表記)が決定する。この電流はEL素子306に供給されて発光する。   When the potential of the gate signal line 302 changes and the switching TFT 303 is turned ON, the video signal input to the source signal line 301 is input to the gate electrode of the driving TFT 304. The gate-source voltage of the driving TFT 304 is determined according to the potential of the input video signal, and the current flowing between the source and drain of the driving TFT 304 (hereinafter referred to as drain current) is determined. This current is supplied to the EL element 306 to emit light.

ところで、多結晶シリコン(ポリシリコン 以下P−Si)で形成されたTFTは、非晶質シリコン(アモルファスシリコン 以下A−Si)で形成されたTFTよりも電界効果移動度が高く、ON電流が大きいため、発光装置に用いるトランジスタとしてより適している。   By the way, a TFT formed of polycrystalline silicon (polysilicon, hereinafter referred to as P-Si) has higher field effect mobility and a higher ON current than a TFT formed of amorphous silicon (amorphous silicon, hereinafter referred to as A-Si). Therefore, it is more suitable as a transistor used for a light-emitting device.

反面、ポリシリコンで形成されたTFTは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。   On the other hand, TFTs formed of polysilicon have a problem that electrical characteristics are likely to vary due to defects in crystal grain boundaries.

図3に示した画素において、画素を構成するTFTのしきい値やON電流等の特性が画素ごとにばらつくと、同じ映像信号を入力した場合にも、それに応じてTFTのドレイン電流の大きさが異なってくるため、EL素子306の輝度がばらつく。よってアナログ階調の場合、問題となっていた。   In the pixel shown in FIG. 3, when the characteristics such as the threshold value and the ON current of the TFTs constituting the pixel vary from pixel to pixel, even when the same video signal is input, the magnitude of the drain current of the TFT is accordingly increased. Therefore, the luminance of the EL element 306 varies. Therefore, there has been a problem in the case of analog gradation.

そこで、TFTのしきい値等がON電流に影響しにくい領域を用いて、EL素子を輝度100%、0%の2つの状態のみで駆動するデジタル階調方式が提案されている。この方式では、白、黒の2階調しか表現出来ないため、時間階調方式等と組み合わせて多階調化を実現している。   Therefore, a digital gray scale method has been proposed in which the EL element is driven only in two states of luminance of 100% and 0% by using a region where the threshold value of the TFT hardly affects the ON current. Since this method can express only two gradations of white and black, multi-gradation is realized in combination with the time gradation method.

デジタル階調方式と時間階調方式とを組み合わせた方法を用いる場合の発光装置の画素の構成は、図4(A)(B)に示したようなものがある。スイッチング用TFT404、駆動用TFT405に加え、消去用TFT406を用いることによって、発光時間の長さを細かく制御することが可能となっている。   In the case of using a method combining a digital gray scale method and a time gray scale method, the pixel structure of the light emitting device is as shown in FIGS. By using the erasing TFT 406 in addition to the switching TFT 404 and the driving TFT 405, the length of the light emission time can be finely controlled.

一方、アナログ階調方式を用いて、TFTのしきい値ばらつきを補正することの出来るものが提案されている(例えば、特許文献1参照)。   On the other hand, an analog gray scale method that can correct the threshold variation of TFTs has been proposed (for example, see Patent Document 1).

米国特許第6229506号明細書US Pat. No. 6,229,506

図5に示すように、ソース信号線501、第1〜第3のゲート信号線502〜504、TFT505〜508、容量手段509(C2)、510(C1)、電流供給線512、EL素子511を有する。 As shown in FIG. 5, a source signal line 501, first to third gate signal lines 502 to 504, TFTs 505 to 508, capacitor means 509 (C 2 ) and 510 (C 1 ), a current supply line 512, and an EL element 511.

TFT505のゲート電極は、第1のゲート信号線502に接続され、第1の電極は、ソース信号線501に接続され、第2の電極は、容量手段509の第1の電極に接続されている。容量手段509の第2の電極は、容量手段510の第1の電極に接続され、容量手段510の第2の電極は、電流供給線512に接続されている。TFT506のゲート電極は、容量手段509の第2の電極および容量手段510の第1の電極に接続され、第1の電極は、電流供給線512に接続され、第2の電極は、TFT507の第1の電極およびTFT508の第1の電極に接続されている。TFT507のゲート電極は、第2のゲート信号線503に接続され、第2の電極は、容量手段509の第2の電極および容量手段510の第1の電極に接続されている。TFT508のゲート電極は、第3のゲート信号線504に接続され、第2の電極は、EL素子511の第1の電極に接続されている。EL素子511の第2の電極には、電源513によって一定電位が与えられ、電流供給線512とは互いに電位差を有する。   The gate electrode of the TFT 505 is connected to the first gate signal line 502, the first electrode is connected to the source signal line 501, and the second electrode is connected to the first electrode of the capacitor means 509. . The second electrode of the capacitor means 509 is connected to the first electrode of the capacitor means 510, and the second electrode of the capacitor means 510 is connected to the current supply line 512. The gate electrode of the TFT 506 is connected to the second electrode of the capacitor means 509 and the first electrode of the capacitor means 510, the first electrode is connected to the current supply line 512, and the second electrode is the second electrode of the TFT 507. 1 electrode and the first electrode of the TFT 508. The gate electrode of the TFT 507 is connected to the second gate signal line 503, and the second electrode is connected to the second electrode of the capacitor means 509 and the first electrode of the capacitor means 510. The gate electrode of the TFT 508 is connected to the third gate signal line 504, and the second electrode is connected to the first electrode of the EL element 511. A constant potential is applied to the second electrode of the EL element 511 by the power source 513 and has a potential difference from the current supply line 512.

図5(B)および図6(A)〜(F)を用いて、動作について説明する。図5(B)は、ソース信号線501、第1〜第3のゲート信号線502〜504に入力される映像信号およびパルスのタイミングを示しており、図6に示す各動作にあわせて、I〜VIIIの区間に分割している。また、図5に示した画素の一例では、4つのTFTを用いて構成され、その極性は全てPチャネル型である。よって、ゲート電極にLレベルが入力されてONし、Hレベルが入力されてOFFするものとする。   The operation will be described with reference to FIGS. 5B and 6A to 6F. FIG. 5B shows timings of video signals and pulses inputted to the source signal line 501 and the first to third gate signal lines 502 to 504. In accordance with each operation shown in FIG. It is divided into sections of ~ VIII. Further, in the example of the pixel shown in FIG. 5, the pixel is configured using four TFTs, and the polarities thereof are all P-channel types. Therefore, it is assumed that the L level is input to the gate electrode to be turned ON, and the H level is input to be turned OFF.

まず、第1のゲート信号線502がLレベルとなり、TFT505がONする(区間I)。続いて第2、第3のゲート信号線がLレベルとなり、TFT507、508がONする。ここで、図6(A)に示すように、容量手段509、510が充電され、容量手段510が保持する電圧が、TFT506のしきい値(Vth)を上回ったところで、TFT506がONする(区間II)。 First, the first gate signal line 502 becomes L level, and the TFT 505 is turned on (section I). Subsequently, the second and third gate signal lines become L level, and the TFTs 507 and 508 are turned on. Here, as shown in FIG. 6A, when the capacitor means 509 and 510 are charged and the voltage held by the capacitor means 510 exceeds the threshold value (V th ) of the TFT 506, the TFT 506 is turned on ( Section II).

続いて、第3のゲート信号線がHレベルとなって、TFT508がOFFする。すると、容量手段509、510に貯まっていた電荷が再び移動し、容量手段510に保持される電圧は、やがてVthに等しくなる。このとき、図6(B)にも示すように、電流供給線512、ソース信号線501の電位はいずれもVDDであるので、容量手段509においても、保持されている電圧はVthに等しくなる。よって、やがてTFT506はOFFする。 Subsequently, the third gate signal line becomes H level, and the TFT 508 is turned off. Then, the charges stored in the capacitor means 509 and 510 move again, and the voltage held in the capacitor means 510 eventually becomes equal to Vth . At this time, as shown in FIG. 6B, since the potentials of the current supply line 512 and the source signal line 501 are both V DD , the voltage held in the capacitor means 509 is equal to V th . Become. Accordingly, the TFT 506 is turned off eventually.

前述のように、容量手段509、510に保持されている電圧がVthに等しくなったところで、第2のゲート信号線503がHレベルとなり、TFT507がOFFする(区間IV)。この動作により、図6(C)に示すように、容量手段においてVthが保持される。 As described above, when the voltage held in the capacitor means 509 and 510 becomes equal to V th , the second gate signal line 503 becomes H level, and the TFT 507 is turned off (section IV). By this operation, as shown in FIG. 6C, V th is held in the capacitor means.

このとき、容量手段510(C1)に保持されている電荷Q1については、式(1)のような関係が成立する。同時に、容量手段509(C2)に保持されている電荷Q2においては、式(2)のような関係が成立する。 At this time, the relationship of the formula (1) is established for the charge Q 1 held in the capacitor means 510 (C 1 ). At the same time, in the charge Q 2 held in the capacitor means 509 (C 2 ), the relationship represented by the equation (2) is established.

Figure 2006072376
Figure 2006072376

Figure 2006072376
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続いて、図6(D)に示すように、映像信号の入力が行われる(区間V)。ソース信号線501に映像信号が出力されて、その電位はVDDから映像信号の電位VData(ここでは、TFT506がPチャネル型であるので、VDD>VDataとする。)となる。このときの、TFT506のゲート電極の電位をVPとし、このノードにおける電荷をQとすると、容量手段509、510とを含めた電荷保存則により、式(3)、(4)のような関係が成立する。 Subsequently, as shown in FIG. 6D, a video signal is input (section V). A video signal is output to the source signal line 501, and the potential thereof changes from V DD to the potential V Data of the video signal (here, since the TFT 506 is a P-channel type, V DD > V Data is set). At this time, if the potential of the gate electrode of the TFT 506 is V P and the charge at this node is Q, the relationship as shown in the equations (3) and (4) is obtained by the charge conservation law including the capacitor means 509 and 510. Is established.

Figure 2006072376
Figure 2006072376

Figure 2006072376
Figure 2006072376

式(1)〜(4)より、TFT506のゲート電極の電位VPは、式(5)で表される。 From the expressions (1) to (4), the potential V P of the gate electrode of the TFT 506 is expressed by the expression (5).

Figure 2006072376
Figure 2006072376

よって、TFT506のゲート・ソース間電圧VGSは、式(6)で表される。 Therefore, the gate-source voltage V GS of the TFT 506 is expressed by Expression (6).

Figure 2006072376
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式(6)右辺には、Vthの項が含まれる。すなわち、ソース信号線より入力される映像信号には、その画素におけるTFT506のしきい値が上乗せされて容量手段510に保持される。 The right side of Expression (6) includes a term of V th . In other words, the threshold value of the TFT 506 in the pixel is added to the video signal input from the source signal line and held in the capacitor means 510.

映像信号の入力が完了すると、第1のゲート信号線502がHレベルとなって、TFT505がOFFする(区間VI)。その後、ソース信号線は所定の電位に戻る(区間VII)。以上の動作によって、映像信号の画素への書き込み動作が完了する(図6(E))。   When the input of the video signal is completed, the first gate signal line 502 becomes H level and the TFT 505 is turned off (section VI). Thereafter, the source signal line returns to a predetermined potential (section VII). With the above operation, the writing operation of the video signal to the pixel is completed (FIG. 6E).

続いて、第3のゲート信号線がLレベルとなり、TFT508がONし、EL素子に図6(F)に示すように電流が流れることによってEL素子が発光する。このときEL素子に流れる電流の値は、TFT506のゲート・ソース間電圧に従ったものであり、TFT506を流れるドレイン電流IDSは、式(7)で表される。 Subsequently, the third gate signal line becomes L level, the TFT 508 is turned on, and a current flows through the EL element as shown in FIG. 6F, whereby the EL element emits light. At this time, the value of the current flowing through the EL element is in accordance with the gate-source voltage of the TFT 506, and the drain current I DS flowing through the TFT 506 is expressed by Expression (7).

Figure 2006072376
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式(7)より、TFT506のドレイン電流IDSには、しきい値Vthの値に依存しないことがわかる。よって、TFT506のしきい値がばらついた場合にも、画素ごとにその値を補正して映像信号に上乗せすることにより、映像信号の電位VDataに従った電流がEL素子に流れることがわかる。 From equation (7), it can be seen that the drain current I DS of the TFT 506 does not depend on the value of the threshold value V th . Therefore, even when the threshold value of the TFT 506 varies, it is understood that a current according to the potential V Data of the video signal flows to the EL element by correcting the value for each pixel and adding it to the video signal.

しかし、前述の構成の場合、容量手段509、510の容量値がばらついた場合には、TFT506のドレイン電流IDSがばらついてしまうことになる。そこで、本発明においては、容量値のばらつきの影響を受けることのない構成によって、TFTのしきい値ばらつきを補正することの出来る構成の画素を用いた発光装置を提供することを目的とする。 However, in the case of the above-described configuration, when the capacitance values of the capacitor means 509 and 510 vary, the drain current I DS of the TFT 506 varies. In view of the above, an object of the present invention is to provide a light emitting device using a pixel having a configuration capable of correcting a variation in threshold value of a TFT by a configuration that is not affected by variation in capacitance value.

前述の方法によると、TFT506のドレイン電流IDSは、2つの容量手段509、510の容量値に依存していた。つまり、しきい値を保持している状態(図6(C))から、映像信号の書き込み(図6(D))に移るとき、容量手段C1、C2間においては電荷の移動がある。つまり、C1の両電極間の電圧と、C2の両電極間の電圧とは、図6(C)→図6(D)において変化する。そのとき、C1、C2の容量値にばらつきがあると、C1の両電極間の電圧と、C2の両電極間の電圧もまたばらつくことになる。本発明においては、容量手段を用いてしきい値を保存した後に、映像信号を入力する過程においては、容量手段において電荷の移動がない。よって、容量手段の両電極間の電圧が変化しない。そのため、映像信号にしきい値をそのまま上乗せすることによって補正を行うことが出来るため、ドレイン電流が容量値のばらつきによる影響を受けないようにすることが出来る。 According to the above-described method, the drain current I DS of the TFT 506 depends on the capacitance values of the two capacitor means 509 and 510. That is, when moving from the state in which the threshold value is held (FIG. 6C) to the writing of the video signal (FIG. 6D), there is charge movement between the capacitive means C 1 and C 2. . That is, the voltage between both electrodes of C 1 and the voltage between both electrodes of C 2 change from FIG. 6 (C) to FIG. 6 (D). At this time, if the capacitance values of C 1 and C 2 vary, the voltage between both electrodes of C 1 and the voltage between both electrodes of C 2 also vary. In the present invention, there is no movement of charge in the capacitor means in the process of inputting the video signal after storing the threshold value using the capacitor means. Therefore, the voltage between both electrodes of the capacitive means does not change. Therefore, the correction can be performed by adding the threshold value to the video signal as it is, so that the drain current can be prevented from being affected by the variation of the capacitance value.

また、本発明におけるトランジスタとしては、主としてTFTを用いて構成したものを例として挙げているが、単結晶トランジスタ又は有機物を利用したトランジスタでもよい。例えば、単結晶トランジスタとしては、SOI技術を用いて形成されたトランジスタとすることができる。また、薄膜トランジスタとしては、活性層として多結晶半導体を用いたものでも、非晶質半導体を用いたものでもよい。例えば、ポリシリコンを用いたTFTや、アモルファスシリコンを用いたTFTとすることができる。その他、バイポーラトランジスタや、カーボンナノチューブ等により形成されたトランジスタを用いても良い。   Further, as the transistor in the present invention, a transistor mainly composed of TFTs is given as an example, but a single crystal transistor or a transistor using an organic substance may be used. For example, the single crystal transistor can be a transistor formed using SOI technology. Further, the thin film transistor may be one using a polycrystalline semiconductor or an amorphous semiconductor as an active layer. For example, a TFT using polysilicon or a TFT using amorphous silicon can be used. In addition, a bipolar transistor or a transistor formed of carbon nanotubes may be used.

本発明の構成を以下に記す。   The configuration of the present invention will be described below.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
電流供給線と、第1乃至第4のトランジスタと、容量手段とを少なくとも有し、
前記第1のトランジスタのゲート電極は、前記第2のトランジスタの第1の電極および、前記容量手段の第1の電極と電気的に接続され、第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第2のトランジスタの第2の電極および、前記第3のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極には、第1の信号が入力され、
前記第3のトランジスタのゲート電極には、第2の信号が入力され、
前記容量手段の第2の電極は、前記第4のトランジスタの第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極には、第3の信号が入力され、第2の電極は、前記電流供給線と電気的に接続された構成を有することを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
At least a current supply line, first to fourth transistors, and capacitor means;
The gate electrode of the first transistor is electrically connected to the first electrode of the second transistor and the first electrode of the capacitor, and the first electrode is electrically connected to the current supply line. The second electrode is electrically connected to the second electrode of the second transistor and the first electrode of the third transistor;
The first signal is input to the gate electrode of the second transistor,
The second signal is input to the gate electrode of the third transistor,
A second electrode of the capacitor means is electrically connected to a first electrode of the fourth transistor;
A third signal is input to the gate electrode of the fourth transistor, and the second electrode is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極および、前記第5のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the fifth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極および、前記第5のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the fifth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極および、前記容量手段の第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極および、前記第5のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is connected to the second gate signal line. Electrically connected to the first electrode of the transistor and the first electrode of the capacitor means;
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
The gate electrode of the fourth transistor is electrically connected to the fourth gate signal line, and the second electrode is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第5のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極および、前記容量手段の第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極および、前記第5のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to fifth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is connected to the second gate signal line. Electrically connected to the first electrode of the transistor and the first electrode of the capacitor means;
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
The gate electrode of the fourth transistor is electrically connected to the third gate signal line, and the second electrode is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第5のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極および、前記第5のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記電流供給線と電気的に接続され、
前記第6のトランジスタのゲート電極は、前記第5のゲート信号線と電気的に接続され、第1の電極は、前記第3のトランジスタの第1の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The gate electrode of the sixth transistor is electrically connected to the fifth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極および、前記第5のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記電流供給線と電気的に接続され、
前記第6のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記第3のトランジスタの第1の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor and the gate electrode of the fifth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The gate electrode of the sixth transistor is electrically connected to the fourth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第2の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第2の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第2の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第2の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the second electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
The second electrode of the sixth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記第6のトランジスタの第2の電極と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記第6のトランジスタの第2の電極と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記第6のトランジスタの第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the sixth transistor;
The second electrode of the sixth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第3のゲート信号線と、電流供給線と、第1乃至第6のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第6のトランジスタの第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to third gate signal lines, a current supply line, first to sixth transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to a first electrode of the sixth transistor;
The second electrode of the sixth transistor is electrically connected to the current supply line.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第5のゲート信号線と、電流供給線と、第1乃至第7のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記第6のトランジスタの第2の電極と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記第7のトランジスタのゲート電極は、前記第5のゲート信号線と電気的に接続され、第1の電極は、前記第3のトランジスタの第1の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fifth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第7のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第1の電極および、前記第6のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第1の電極は、前記第6のトランジスタの第2の電極と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記第7のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記第3のトランジスタの第1の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fifth transistor and the first electrode of the sixth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a first electrode is electrically connected to a second electrode of the sixth transistor; The electrode is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fourth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第5のゲート信号線と、電流供給線と、第1乃至第7のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記第6のトランジスタの第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続され、
前記第7のトランジスタのゲート電極は、前記第5のゲート信号線と電気的に接続され、第1の電極は、前記第3のトランジスタの第1の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the sixth transistor;
A second electrode of the sixth transistor is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fifth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第7のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記容量手段の第1の電極および、前記第2のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第5のトランジスタの第2の電極および、前記発光素子の第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第6のトランジスタの第1の電極と電気的に接続され、
前記第6のトランジスタの第2の電極は、前記電流供給線と電気的に接続され、
前記第7のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第1の電極は、前記第3のトランジスタの第1の電極もしくは、前記第3のトランジスタの第2の電極と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is the capacitor means. And a first electrode of the second transistor and a first electrode of the second transistor,
The gate electrode of the second transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode of the sixth transistor;
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the second electrode of the fifth transistor and the first electrode of the light emitting element. Electrically connected with
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to a first electrode of the sixth transistor;
A second electrode of the sixth transistor is electrically connected to the current supply line;
The gate electrode of the seventh transistor is electrically connected to the fourth gate signal line, and the first electrode is the first electrode of the third transistor or the second electrode of the third transistor. It is characterized by being electrically connected to the electrode.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第5のゲート信号線と、電流供給線と、第1乃至第7のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と、前記第6のトランジスタの第1の電極と、前記容量手段の第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極および第2の電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第4のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記電流供給線と電気的に接続され、
前記第7のトランジスタは、前記第1のトランジスタの第2の電極と前記第6のトランジスタの第1の電極との間、前記第3のトランジスタの第1の電極と第6のトランジスタの第2の電極との間、もしくは、前記第3のトランジスタの第1の電極と前記第6のトランジスタのゲート電極との間のいずれかに設けられ、そのゲート電極は、前記第5のゲート信号線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fifth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is connected to the second gate signal line. A first electrode of the transistor, a first electrode of the sixth transistor, and a first electrode of the capacitor means;
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
The second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode and the second electrode of the sixth transistor. And
The gate electrode of the third transistor is electrically connected to the third gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the fourth gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The seventh transistor includes a second electrode of the first transistor and a second electrode of the sixth transistor between the second electrode of the first transistor and the first electrode of the sixth transistor. , Or between the first electrode of the third transistor and the gate electrode of the sixth transistor, and the gate electrode is connected to the fifth gate signal line. It is characterized by being electrically connected.

本発明の発光装置は、
発光素子が備えられた画素を有する発光装置であって、
前記画素は、
ソース信号線と、第1乃至第4のゲート信号線と、電流供給線と、第1乃至第7のトランジスタと、容量手段と、発光素子とを有し、
前記第1のトランジスタのゲート電極は、前記第1のゲート信号線と電気的に接続され、第1の電極は、前記ソース信号線と電気的に接続され、第2の電極は、前記第2のトランジスタの第1の電極と、前記第6のトランジスタの第1の電極と、前記容量手段の第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記電流供給線と電気的に接続され、
前記容量手段の第2の電極は、前記第3のトランジスタの第1の電極と、前記第5のトランジスタのゲート電極と、前記第6のトランジスタのゲート電極および第2の電極と電気的に接続され、
前記第3のトランジスタのゲート電極は、前記第2のゲート信号線と電気的に接続され、第2の電極は、前記第4のトランジスタの第1の電極および、前記第5のトランジスタの第1の電極と電気的に接続され、
前記第4のトランジスタのゲート電極は、前記第3のゲート信号線と電気的に接続され、第2の電極は、前記発光素子の第1の電極と電気的に接続され、
前記第5のトランジスタの第2の電極は、前記電流供給線と電気的に接続され、
前記第7のトランジスタは、前記第1のトランジスタの第2の電極と前記第6のトランジスタの第1の電極との間、前記第3のトランジスタの第1の電極と第6のトランジスタの第2の電極との間、もしくは、前記第3のトランジスタの第1の電極と前記第6のトランジスタのゲート電極との間のいずれかに設けられ、そのゲート電極は、前記第4のゲート信号線と電気的に接続されていることを特徴としている。
The light emitting device of the present invention is
A light-emitting device having a pixel provided with a light-emitting element,
The pixel is
A source signal line, first to fourth gate signal lines, a current supply line, first to seventh transistors, capacitor means, and a light emitting element;
The gate electrode of the first transistor is electrically connected to the first gate signal line, the first electrode is electrically connected to the source signal line, and the second electrode is connected to the second gate signal line. A first electrode of the transistor, a first electrode of the sixth transistor, and a first electrode of the capacitor means;
A gate electrode of the second transistor is electrically connected to the second gate signal line; a second electrode is electrically connected to the current supply line;
The second electrode of the capacitor means is electrically connected to the first electrode of the third transistor, the gate electrode of the fifth transistor, and the gate electrode and the second electrode of the sixth transistor. And
The gate electrode of the third transistor is electrically connected to the second gate signal line, and the second electrode includes the first electrode of the fourth transistor and the first electrode of the fifth transistor. Electrically connected to the electrodes of
A gate electrode of the fourth transistor is electrically connected to the third gate signal line; a second electrode is electrically connected to the first electrode of the light emitting element;
A second electrode of the fifth transistor is electrically connected to the current supply line;
The seventh transistor includes a second electrode of the first transistor and a second electrode of the sixth transistor between the second electrode of the first transistor and the first electrode of the sixth transistor. , Or between the first electrode of the third transistor and the gate electrode of the sixth transistor, and the gate electrode is connected to the fourth gate signal line. It is characterized by being electrically connected.

本発明の発光装置においては、
前記第2のトランジスタと、前記第3のトランジスタとは同一極性であっても良い。
In the light emitting device of the present invention,
The second transistor and the third transistor may have the same polarity.

本発明の発光装置においては、
前記第5のトランジスタのゲート長をL1、チャネル幅をW1とし、前記第6のトランジスタのゲート長をL2、チャネル幅をW2としたとき、
(W1/L1)>(W2/L2
が成立するものを含んでいる。
In the light emitting device of the present invention,
When the gate length of the fifth transistor is L 1 , the channel width is W 1 , the gate length of the sixth transistor is L 2 , and the channel width is W 2 ,
(W 1 / L 1 )> (W 2 / L 2 )
The one that holds is included.

本発明の発光装置においては、
前記第5のトランジスタのゲート長をL1、チャネル幅をW1とし、前記第6のトランジスタのゲート長をL2、チャネル幅をW2としたとき、
(W1/L1)<(W2/L2
が成立するものを含んでいる。
In the light emitting device of the present invention,
When the gate length of the fifth transistor is L 1 , the channel width is W 1 , the gate length of the sixth transistor is L 2 , and the channel width is W 2 ,
(W 1 / L 1) < (W 2 / L 2)
The one that holds is included.

本発明の発光装置は、
前記第6のトランジスタの第2の電極は、前記電流供給線と互いに電位差を有する電源線もしくは、当該画素を制御する前記ゲート信号線を除くいずれか1本のゲート信号線と電気的に接続されていても良い。
The light emitting device of the present invention is
The second electrode of the sixth transistor is electrically connected to a power supply line having a potential difference from the current supply line or any one gate signal line excluding the gate signal line for controlling the pixel. May be.

本発明の発光装置は、
前記第7のトランジスタの第2の電極は、前記電流供給線と互いに電位差を有する電源線もしくは、当該画素を制御する前記ゲート信号線を除くいずれか1本のゲート信号線と電気的に接続されていても良い。
The light emitting device of the present invention is
The second electrode of the seventh transistor is electrically connected to a power supply line having a potential difference from the current supply line or any one gate signal line excluding the gate signal line for controlling the pixel. May be.

本発明の発光装置は、
前記発光素子の第2の電極は、前記電流供給線と互いに電位差を有する電源線と電気的に接続されていても良い。
The light emitting device of the present invention is
The second electrode of the light emitting element may be electrically connected to a power supply line having a potential difference from the current supply line.

本発明の発光装置においては、
前記画素は、保持容量手段を有し、
前記保持容量手段の第1の電極は、前記第1のトランジスタの第2の電極と電気的に接続され、第2の電極には一定電位が与えられ、前期ソース信号線より入力される映像信号を保持することを特徴としている。
In the light emitting device of the present invention,
The pixel has a storage capacitor means,
The first electrode of the storage capacitor means is electrically connected to the second electrode of the first transistor, and a constant potential is applied to the second electrode, and the video signal input from the source signal line in the previous period It is characterized by holding.

本発明の発光装置の駆動方法は、
発光素子が備えられた画素を有する発光装置の駆動方法であって、
前記画素は、ソース信号線と、電流供給線と、発光素子に所望の電流を供給するトランジスタと、発光素子と、容量手段とを少なくとも有し、
前記容量手段に電荷を蓄積する第1のステップと、
前記容量手段の両電極間の電圧を、前記トランジスタのしきい値電圧に等しい電圧に収束する第2のステップと、
前記ソース信号線より映像信号を入力する第3のステップと、
前記映像信号の電位に、前記しきい値電圧を加えて、前記トランジスタのゲート電極に印加し、前記トランジスタを介して、電流を前記発光素子に供給し、発光する第4のステップとを有し、
少なくとも前記第3のステップにおいて、前記容量手段の両電極間の電圧が一定であり、
少なくとも前記第1および第2のステップにおいて、前記第1のトランジスタは非導通状態となることを特徴としている。
The driving method of the light emitting device of the present invention is as follows:
A driving method of a light emitting device having a pixel provided with a light emitting element,
The pixel includes at least a source signal line, a current supply line, a transistor for supplying a desired current to the light emitting element, a light emitting element, and a capacitor means.
A first step of accumulating charge in the capacitive means;
A second step of converging the voltage between both electrodes of the capacitive means to a voltage equal to the threshold voltage of the transistor;
A third step of inputting a video signal from the source signal line;
Adding a threshold voltage to the potential of the video signal, applying the threshold voltage to the gate electrode of the transistor, supplying a current to the light emitting element via the transistor, and a fourth step of emitting light. ,
At least in the third step, the voltage between both electrodes of the capacitive means is constant,
In at least the first and second steps, the first transistor is in a non-conductive state.

本発明の発光装置の駆動方法は、
発光素子が備えられた画素を有する発光装置の駆動方法であって、
前記画素は、
電流供給線と、第1乃至第3のトランジスタと、容量手段とを少なくとも有し、
前記第1のトランジスタのゲート電極は、前記第2のトランジスタの第1の電極および、前記容量手段の第1の電極と電気的に接続され、第1の電極は、前記電流供給線と電気的に接続され、第2の電極は、前記第2のトランジスタの第2の電極および、前記第3のトランジスタの第1の電極と電気的に接続され、
前記第2のトランジスタのゲート電極より、第1の信号が入力され、
前記第3のトランジスタのゲート電極より、第2の信号が入力され、
前記容量手段の第2の電極は、前記第4のトランジスタの第1の電極と電気的に接続され、かつ前記容量手段の第2の電極より、映像信号が入力され、
前記第4のトランジスタのゲート電極より、第3の信号が入力され、第2の電極は、前記電流供給線と電気的に接続され、
前記第1乃至第3の信号を入力して前記第2乃至第4のトランジスタを導通することによって、前記容量手段に電荷を蓄積する第1のステップと、
前記第3のトランジスタを非導通とし、かつ前記第1、第3の信号を入力して前記第2、第4のトランジスタを導通することによって、前記容量手段に保持される電圧を、前記第1のトランジスタのしきい値電圧と等しい値に収束する第2のステップと、
前記第2乃至第4のトランジスタを非導通とし、前記容量手段の第2の電極より、前記映像信号が入力される第3のステップと、
前記第2、第4のトランジスタを非導通とし、かつ前記第2の信号を入力して前記第3のトランジスタを導通することによって、前記第1、第3のトランジスタのソース・ドレイン間を電流が流れる第4のステップとを有し、
少なくとも第3のステップにおいて、前記容量手段の両電極間の電圧が一定であることを特徴としている。
The driving method of the light emitting device of the present invention is as follows:
A driving method of a light emitting device having a pixel provided with a light emitting element,
The pixel is
At least a current supply line, first to third transistors, and capacitor means;
The gate electrode of the first transistor is electrically connected to the first electrode of the second transistor and the first electrode of the capacitor, and the first electrode is electrically connected to the current supply line. The second electrode is electrically connected to the second electrode of the second transistor and the first electrode of the third transistor;
The first signal is input from the gate electrode of the second transistor,
The second signal is input from the gate electrode of the third transistor,
The second electrode of the capacitor means is electrically connected to the first electrode of the fourth transistor, and a video signal is input from the second electrode of the capacitor means,
A third signal is input from the gate electrode of the fourth transistor, the second electrode is electrically connected to the current supply line,
A first step of storing electric charge in the capacitor means by inputting the first to third signals and turning on the second to fourth transistors;
By making the third transistor non-conductive and inputting the first and third signals to make the second and fourth transistors conductive, the voltage held in the capacitor means is changed to the first A second step of converging to a value equal to the threshold voltage of the transistors of
A third step in which the second to fourth transistors are made non-conductive, and the video signal is inputted from the second electrode of the capacitor means;
By making the second and fourth transistors non-conductive and inputting the second signal to make the third transistor conductive, current flows between the source and drain of the first and third transistors. And a fourth step that flows
In at least the third step, the voltage between both electrodes of the capacitor means is constant.

本発明によると、容量手段の容量値等のばらつきの影響等を受けることなく、正常に画素ごとのTFTのしきい値ばらつきを補正することが出来る。さらに、電荷の充電を行う期間と、ゲート信号線を選択して映像信号を画素に書き込む期間とを独立して設けることが出来るため、それぞれの動作に時間の余裕を持って行わせることが可能である。よって、回路の高速動作が可能となり、特にデジタル階調方式と時間階調方式とを組み合わせた方法によって表示を行う際に、よりビット数の高い映像信号を用いて高品質な映像の表示が可能となる。   According to the present invention, it is possible to normally correct the threshold value variation of the TFT for each pixel without being affected by the variation of the capacitance value or the like of the capacitance means. Furthermore, it is possible to provide a period for charging the charge and a period for selecting the gate signal line and writing the video signal to the pixel independently, so that each operation can be performed with a margin of time. It is. Therefore, high-speed operation of the circuit is possible, and high-quality video can be displayed using video signals with a higher number of bits, especially when displaying with a combination of digital gray scale and time gray scale. It becomes.

従来例と比べても、より簡単な動作原理に基づいており、さらに素子数等が大きく増加することがないため、開口率等が低くなる心配もなく、大変効果的といえる。   Compared to the conventional example, it is based on a simpler operating principle, and further, the number of elements does not increase greatly.

図1(A)に、本発明の一実施形態を示す。ソース信号線101、第1〜第4のゲート信号線102〜105、第1〜第5のTFT106〜110、第1および第2の容量手段111、115、EL素子112、電流供給線113、電源線114を有する。   FIG. 1A shows an embodiment of the present invention. Source signal line 101, first to fourth gate signal lines 102 to 105, first to fifth TFTs 106 to 110, first and second capacitor means 111 and 115, EL element 112, current supply line 113, power supply It has a line 114.

第1のTFT106のゲート電極は、第1のゲート信号線102に接続され、第1の電極は、ソース信号線101に接続され、第2の電極は、第2のTFT107の第1の電極に接続されている。第2のTFT107のゲート電極は、第2のゲート信号線103に接続され、第2の電極は、電流供給線113に接続されている。第1の容量手段111の第1の電極は、第2のTFT107の第1の電極に接続され、第2の電極は、第3のTFT108の第1の電極に接続されている。第3のTFT108のゲート電極は、第3のゲート信号線104に接続され、第2の電極は、第4のTFT109の第1の電極に接続されている。第4のTFT109のゲート電極は、第4のゲート信号線105に接続され、第2の電極は、EL素子112の第1の電極に接続されている。第5のTFT110のゲート電極は、第3のTFT108の第1の電極、および第1の容量手段111の第2の電極に接続され、第1の電極は、第3のTFT108の第2の電極、および第4のTFT109の第1の電極に接続され、第2の電極は、電流供給線113に接続されている。第2の容量手段115は、第1のTFT106の第2の電極と、電流供給線113との間に配置され、ソース信号線101より入力される映像信号の電位を保持する。第2の容量手段115に関しては、特に設けなくとも動作は可能である。EL素子112の第2の電極には、電源線114によって一定電位が与えられ、電流供給線113とは互いに電位差を有する。   The gate electrode of the first TFT 106 is connected to the first gate signal line 102, the first electrode is connected to the source signal line 101, and the second electrode is connected to the first electrode of the second TFT 107. It is connected. The gate electrode of the second TFT 107 is connected to the second gate signal line 103, and the second electrode is connected to the current supply line 113. The first electrode of the first capacitor 111 is connected to the first electrode of the second TFT 107, and the second electrode is connected to the first electrode of the third TFT 108. The gate electrode of the third TFT 108 is connected to the third gate signal line 104, and the second electrode is connected to the first electrode of the fourth TFT 109. The gate electrode of the fourth TFT 109 is connected to the fourth gate signal line 105, and the second electrode is connected to the first electrode of the EL element 112. The gate electrode of the fifth TFT 110 is connected to the first electrode of the third TFT 108 and the second electrode of the first capacitor means 111, and the first electrode is the second electrode of the third TFT 108. , And the first electrode of the fourth TFT 109, and the second electrode is connected to the current supply line 113. The second capacitor means 115 is disposed between the second electrode of the first TFT 106 and the current supply line 113 and holds the potential of the video signal input from the source signal line 101. The second capacitor means 115 can operate without special provision. A constant potential is applied to the second electrode of the EL element 112 by the power supply line 114 and has a potential difference from the current supply line 113.

図1(B)および図2(A)〜(F)を用いて、動作について説明する。図1(B)は、ソース信号線101、第1〜第4のゲート信号線102〜105に入力される映像信号およびパルスのタイミングを示しており、図2に示す各動作にあわせて、I〜VIの区間に分割している。また、図1(A)に示した構成においては、第1〜第3のTFT106〜108はNチャネル型、第4のTFT109および第5のTFT110はPチャネル型としている。図5(A)に示したように、全てPチャネル型のTFTを用いて構成することも可能であるが、第1のTFT106〜第3のTFT108は、ここではNチャネル型としている。Nチャネル型TFTにおいては、ゲート電極にHレベルが入力されてONし、Lレベルが入力されてOFFするものとする。Pチャネル型TFTにおいては、ゲート電極にLレベルが入力されてONし、Hレベルが入力されてOFFするものとする。   The operation will be described with reference to FIGS. 1B and 2A to 2F. FIG. 1B shows timings of video signals and pulses input to the source signal line 101 and the first to fourth gate signal lines 102 to 105. In accordance with each operation shown in FIG. It is divided into sections of ~ VI. In the structure shown in FIG. 1A, the first to third TFTs 106 to 108 are N-channel type, and the fourth TFT 109 and the fifth TFT 110 are P-channel type. As shown in FIG. 5A, all the P-channel TFTs can be used, but the first TFT 106 to the third TFT 108 are N-channel type here. In an N-channel TFT, an H level is input to a gate electrode to be turned ON, and an L level is input to be turned OFF. In the P-channel TFT, it is assumed that the L level is input to the gate electrode to be turned on, and the H level is input to be turned off.

なお、簡単のため、第2の容量手段115は、図2(A)〜(F)においては省略する。   For simplicity, the second capacitor means 115 is omitted in FIGS.

まず、第2、第3のゲート信号線103、104がHレベル、第4のゲート信号線105がLレベルとなり、TFT107〜109がONする(区間I)。これにより、図2(A)で示すような電流が生じ、容量手段111が充電される。容量手段111が保持する電圧が、TFT110のしきい値(Vth)を上回ったところで、TFT110がONする。 First, the second and third gate signal lines 103 and 104 become H level, the fourth gate signal line 105 becomes L level, and the TFTs 107 to 109 are turned ON (section I). Thereby, a current as shown in FIG. 2A is generated, and the capacitor means 111 is charged. When the voltage held by the capacitor means 111 exceeds the threshold value (V th ) of the TFT 110, the TFT 110 is turned on.

その後、第4のゲート信号線105がHレベルとなり、TFT109がOFFする(区間II)。これにより、電流供給線113−EL素子112間の電流パスが閉じるため、電流が停止する。一方、図2に示すように、容量手段111に貯まっていた電荷が再び移動を始める。容量手段111の両電極間の電圧はすなわち、TFT110のゲート・ソース間電圧であるから、この電圧がVthに等しくなったところでTFT110はOFFし、電荷の移動も終了する(図2(B))。 Thereafter, the fourth gate signal line 105 becomes H level, and the TFT 109 is turned off (section II). As a result, the current path between the current supply line 113 and the EL element 112 is closed, and the current is stopped. On the other hand, as shown in FIG. 2, the electric charge stored in the capacitor means 111 starts to move again. Since the voltage between both electrodes of the capacitor means 111 is the voltage between the gate and the source of the TFT 110, the TFT 110 is turned off when the voltage becomes equal to Vth, and the movement of the charge is finished (FIG. 2B). ).

その後、第2、第3のゲート信号線103、104がいずれもLレベルとなり、TFT107、108がOFFする。よって、容量手段111には、図2(C)に示すように、TFT110のしきい値電圧が保持される。   Thereafter, both the second and third gate signal lines 103 and 104 become L level, and the TFTs 107 and 108 are turned off. Therefore, the capacitor 111 holds the threshold voltage of the TFT 110 as shown in FIG.

続いて、第1のゲート信号線102がHレベルとなり、TFT106がONする(区間IV)。ソース信号線101には、映像信号が出力されて、その電位はVDDから映像信号の電位VData(ここでは、TFT110がPチャネル型であるので、VDD>VDataとする。)となる。ここで、容量手段111においては、先程のVthがそのまま保持されているので、TFT110のゲート電極の電位は、ソース信号線101から入力される映像信号電位VDataに、さらにしきい値Vthを加えた電位となる。よってTFT110がONする(図2(D))。 Subsequently, the first gate signal line 102 becomes H level, and the TFT 106 is turned ON (section IV). A video signal is output to the source signal line 101, and the potential thereof changes from V DD to the potential V Data of the video signal (here, since the TFT 110 is a P-channel type, V DD > V Data ). . Here, in the capacitor 111, the previous V th is held as it is, so that the potential of the gate electrode of the TFT 110 is set to the video signal potential V Data inputted from the source signal line 101 and further to the threshold V th. To the potential. Accordingly, the TFT 110 is turned on (FIG. 2D).

やがて映像信号の書き込みが完了すると、第1のゲート信号線102がLレベルとなり、TFT106がOFFする(区間V)。その後、ソース信号線への映像信号の出力も終了し、その電位はVDDに戻る(図2(E))。 When the writing of the video signal is completed, the first gate signal line 102 becomes L level and the TFT 106 is turned off (section V). After that, the output of the video signal to the source signal line is also finished, and the potential returns to V DD (FIG. 2E).

続いて、第4のゲート信号線105がLレベルとなり、TFT109がONする(区間VI)。TFT110は既にONしているので、電流供給線113からEL素子112に電流が流れることによってEL素子112が発光する(図2(F))。このとき、EL素子112に流れる電流値は、TFT110のゲート・ソース間電圧に従ったものであり、このときのTFT110のゲート・ソース間電圧は、(VDD−(VData+Vth))である。ここで仮に、TFT110のしきい値Vthが各画素間でばらついたとしても、そのばらつきに応じた電圧が、各画素の容量手段111に保持される。よって、EL素子112の輝度は、しきい値のばらつきに影響されることがない。 Subsequently, the fourth gate signal line 105 becomes L level, and the TFT 109 is turned ON (section VI). Since the TFT 110 is already turned on, the EL element 112 emits light when a current flows from the current supply line 113 to the EL element 112 (FIG. 2F). At this time, the value of the current flowing through the EL element 112 is in accordance with the gate-source voltage of the TFT 110, and the gate-source voltage of the TFT 110 at this time is (V DD- (V Data + V th )). is there. Here, even if the threshold value V th of the TFT 110 varies between the pixels, a voltage corresponding to the variation is held in the capacitor unit 111 of each pixel. Therefore, the luminance of the EL element 112 is not affected by variations in threshold values.

以上のような動作によって、映像信号の書き込みから発光を行う。本発明においては、容量手段111の容量結合によって、映像信号の電位を、TFT110のしきい値分だけオフセットすることが出来る。よって、前述のように他の素子の特性ばらつき等に影響されることなく、正確にしきい値補正を行うことが可能である。   By the operation as described above, light emission is performed from the writing of the video signal. In the present invention, the potential of the video signal can be offset by the threshold value of the TFT 110 by the capacitive coupling of the capacitive means 111. Therefore, as described above, the threshold value can be corrected accurately without being affected by the characteristic variation of other elements.

図26(A)(B)に、従来例と本発明におけるしきい値補正の動作を簡単に説明する図を示す。図26(A)においては、映像信号入力の際、2つの容量手段C1、C2間において電荷が保存され、かつ電荷の移動が生ずるため、EL素子に電流を供給するTFTのゲート・ソース間電圧VGSは、図26(A)の(iii)に示すように、容量値C1、C2を項に含む式で表される。よって、容量値C1、C2にばらつきが生じた場合、TFTのゲート・ソース間電圧がばらつくことになる。 FIGS. 26A and 26B are diagrams for briefly explaining the threshold value correcting operation in the conventional example and the present invention. In FIG. 26 (A), when a video signal is input, the charge is stored between the two capacitance means C 1 and C 2 , and the charge moves, so that the gate and source of the TFT that supplies current to the EL element. As shown in (iii) of FIG. 26 (A), the inter-voltage V GS is expressed by an expression including capacitance values C 1 and C 2 as terms. Therefore, when the capacitance values C1 and C2 vary, the gate-source voltage of the TFT varies.

これに対して本発明の場合、容量手段において電荷が保存されるが、映像信号入力の際は、図26(B)の(iii)に示すように、電荷の移動が生じない。つまり、映像信号の電位にしきい値電圧を上乗せした電位がそのままTFTのゲート電極に印加されるため、よりTFTのゲート・ソース間電圧をばらつきにくくすることが出来る。   On the other hand, in the case of the present invention, charges are stored in the capacitor means. However, when a video signal is input, as shown in (iii) of FIG. That is, since the potential obtained by adding the threshold voltage to the potential of the video signal is applied to the gate electrode of the TFT as it is, the gate-source voltage of the TFT can be made more difficult to vary.

また、画素の選択タイミング、すなわちある画素に映像信号が書き込まれるタイミングは、ソース信号線101への信号入力タイミングおよび第1のゲート信号線102の選択タイミングによる。すなわち、ある画素における初期化や、容量手段への電荷の充電といった動作を、映像信号の書き込みタイミングとは独立して行うことが出来る。これらの動作は複数行が並行して行われていても良いので、異なる行において、第2〜第4のゲート信号線の選択タイミング等は重複しても良い。そのため、図1(B)において※で示した期間、つまりしきい値電圧を保存する動作を行う期間を長くとることが出来る。   The pixel selection timing, that is, the timing at which a video signal is written to a certain pixel depends on the signal input timing to the source signal line 101 and the selection timing of the first gate signal line 102. That is, operations such as initialization in a certain pixel and charge of the capacitor means can be performed independently of the video signal writing timing. Since these operations may be performed in parallel for a plurality of rows, the selection timings of the second to fourth gate signal lines may be duplicated in different rows. Therefore, the period indicated by * in FIG. 1B, that is, the period for performing the operation for storing the threshold voltage can be extended.

また、図1(A)において、TFT109の配置を変更したものとして、図20(A)のような構成としても良い。図に付した番号は図1(A)と同様であり、TFT109を、TFT110の第1の電極とEL素子112の間から、TFT110の第2の電極およびTFT107の第2の電極と、電流供給線113の間に移動したものである。   In FIG. 1A, the arrangement of the TFT 109 may be changed, and a structure as shown in FIG. The numbers attached to the figure are the same as those in FIG. 1A, and the TFT 109 is supplied between the first electrode of the TFT 110 and the EL element 112, the second electrode of the TFT 110, the second electrode of the TFT 107, and the current supply. It has moved between the lines 113.

なお、本実施形態において示した構成におけるTFTの極性はあくまでも一例であり、その極性を限定するものではないことを付記する。   Note that the polarity of the TFT in the configuration shown in this embodiment is merely an example, and the polarity is not limited.

図1に示した本発明の実施形態においては、1画素あたり4本のゲート信号線を用いて制御しているが、第2、第3のゲート信号線103、104によって制御されるTFT107、108の動作タイミングは、図1(B)に示すように同時であるので、TFT107、108の極性が同じであるならば、これらを同一のゲート信号線によって制御するなどして、ゲート信号線の本数を減らすことも出来る。この場合、開口率を高くすることが出来る。   In the embodiment of the present invention shown in FIG. 1, control is performed using four gate signal lines per pixel, but TFTs 107 and 108 controlled by the second and third gate signal lines 103 and 104 are used. 1B is the same as shown in FIG. 1B. Therefore, if the TFTs 107 and 108 have the same polarity, the number of gate signal lines is controlled by controlling them with the same gate signal line. Can also be reduced. In this case, the aperture ratio can be increased.

以下に、本発明の実施例について記載する。   Examples of the present invention will be described below.

本実施例においては、映像信号にアナログ映像信号を用いて表示を行う発光装置の構成について説明する。図7(A)に、発光装置の構成例を示す。基板701上に、複数の画素がマトリクス状に配置された画素部702を有し、画素部周辺には、ソース信号線駆動回路703および、第1〜第4のゲート信号線駆動回路704〜707を有している。図7(A)においては、4組のゲート信号線駆動回路を用い、図1に示した画素における第1〜第4のゲート信号線をそれぞれ制御するものである。   In this embodiment, a configuration of a light emitting device that performs display using an analog video signal as a video signal will be described. FIG. 7A illustrates a configuration example of the light-emitting device. A substrate portion 702 includes a pixel portion 702 in which a plurality of pixels are arranged in a matrix. A source signal line driver circuit 703 and first to fourth gate signal line driver circuits 704 to 707 are provided around the pixel portion. have. In FIG. 7A, four sets of gate signal line driver circuits are used to control the first to fourth gate signal lines in the pixel shown in FIG.

ソース信号線駆動回路703、第1〜第3のゲート信号線駆動回路704〜706に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit:FPC)708を介して外部より供給される。   Signals input to the source signal line driver circuit 703 and the first to third gate signal line driver circuits 704 to 706 are supplied from the outside via a flexible printed circuit (FPC) 708.

図7(B)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にアナログ映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ711、バッファ712、サンプリング回路713を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。   FIG. 7B illustrates a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using an analog video signal as a video signal, and includes a shift register 711, a buffer 712, and a sampling circuit 713. Although not particularly shown, a level shifter or the like may be added as necessary.

ソース信号線駆動回路の動作について説明する。図8(A)に、より詳細な構成を示したので、そちらを参照する。   The operation of the source signal line driver circuit will be described. FIG. 8A shows a more detailed configuration, and reference is made thereto.

シフトレジスタ801は、フリップフロップ回路(FF)802等を複数段用いてなり、クロック信号(S−CLK)、クロック反転信号(S−CLKb)、スタートパルス(S−SP)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。   The shift register 801 includes a plurality of stages of flip-flop circuits (FF) 802 and the like, and receives a clock signal (S-CLK), a clock inversion signal (S-CLKb), and a start pulse (S-SP). Sampling pulses are sequentially output according to the timing of these signals.

シフトレジスタ801より出力されたサンプリングパルスは、バッファ803等を通って増幅された後、サンプリング回路へと入力される。サンプリング回路804は、サンプリングスイッチ(SW)805を複数段用いてなり、サンプリングパルスが入力されるタイミングに従って、ある列で映像信号のサンプリングを行う。具体的には、サンプリングスイッチにサンプリングパルスが入力されると、サンプリングスイッチ805がONし、そのときに映像信号が有する電位が、サンプリングスイッチを介して各々のソース信号線へと出力される。   The sampling pulse output from the shift register 801 is amplified through the buffer 803 and the like and then input to the sampling circuit. The sampling circuit 804 uses a plurality of sampling switches (SW) 805, and samples a video signal in a certain column according to the timing at which the sampling pulse is input. Specifically, when a sampling pulse is input to the sampling switch, the sampling switch 805 is turned on, and the potential of the video signal at that time is output to each source signal line via the sampling switch.

続いて、ゲート信号線駆動回路の動作について説明する。図7(C)に示した、第1、第2のゲート信号線駆動回路704、705、および第3、第4のゲート信号線駆動回路706、707についての詳細な構成を図8(B)に示した。第1のゲート信号線駆動回路は、シフトレジスタ回路811、バッファ812を有し、クロック信号(G−CLK1)、クロック反転信号(G−CLKb1)、スタートパルス(G−SP1)に従って駆動される。第2のゲート信号線駆動回路は、シフトレジスタ回路813、バッファ814を有し、クロック信号(G−CLK2)、クロック反転信号(G−CLKb2)、スタートパルス(G−SP2)に従って駆動される。   Next, the operation of the gate signal line driving circuit will be described. A detailed configuration of the first and second gate signal line driver circuits 704 and 705 and the third and fourth gate signal line driver circuits 706 and 707 shown in FIG. 7C is shown in FIG. It was shown to. The first gate signal line driver circuit includes a shift register circuit 811 and a buffer 812, and is driven according to a clock signal (G-CLK1), a clock inversion signal (G-CLKb1), and a start pulse (G-SP1). The second gate signal line driver circuit includes a shift register circuit 813 and a buffer 814, and is driven according to a clock signal (G-CLK2), a clock inversion signal (G-CLKb2), and a start pulse (G-SP2).

シフトレジスタ〜バッファの動作については、ソース信号線駆動回路の場合と同様である。バッファによって増幅された選択パルスは、それぞれのゲート信号線を選択する。第1のゲート信号線駆動回路によって、第1のゲート信号線G11、G21、・・・、Gm1が順次選択され、第2のゲート信号線駆動回路によって、第2のゲート信号線G12、G22、・・・、Gm2が順次選択される。図示していないが、第3のゲート信号線駆動回路についても第1、第2のゲート信号線駆動回路と同様であり、第3のゲート信号線G13、G23、・・・、Gm3が順次選択される。選択された行において、実施形態にて説明した手順により、画素に映像信号が書き込まれて発光する。 The operation of the shift register to buffer is the same as that of the source signal line driver circuit. The selection pulse amplified by the buffer selects each gate signal line. The first gate signal lines G 11 , G 21 ,..., G m1 are sequentially selected by the first gate signal line driving circuit, and the second gate signal line G is selected by the second gate signal line driving circuit. 12 , G 22 ,..., G m2 are sequentially selected. Although not shown, the third gate signal line driving circuit is the same as the first and second gate signal line driving circuits, and the third gate signal lines G 13 , G 23 ,. Are selected sequentially. In the selected row, a video signal is written in the pixel and emits light according to the procedure described in the embodiment.

なお、ここではシフトレジスタの一例として、フリップフロップを複数段用いてなるものを図示したが、デコーダ等によって、信号線を選択出来るような構成としていても良い。   Note that although a shift register using a plurality of stages is illustrated here as an example of a shift register, a signal line may be selected by a decoder or the like.

本実施例においては、映像信号にデジタル映像信号を用いて表示を行う発光装置の構成について説明する。図9(A)に、発光装置の構成例を示す。基板901上に、複数の画素がマトリクス状に配置された画素部902を有し、画素部周辺には、ソース信号線駆動回路903および、第1〜第4のゲート信号線駆動回路904〜907を有している。図9(A)においては、4組のゲート信号線駆動回路を用い、図1に示した画素における第1〜第4のゲート信号線をそれぞれ制御するものである。   In this embodiment, a configuration of a light-emitting device that performs display using a digital video signal as a video signal will be described. FIG. 9A illustrates a configuration example of the light-emitting device. A substrate portion 902 includes a pixel portion 902 in which a plurality of pixels are arranged in a matrix. Around the pixel portion, a source signal line driver circuit 903 and first to fourth gate signal line driver circuits 904 to 907 are provided. have. In FIG. 9A, four sets of gate signal line driving circuits are used to control the first to fourth gate signal lines in the pixel shown in FIG.

ソース信号線駆動回路903、第1〜第4のゲート信号線駆動回路904〜907に入力される信号は、フレキシブルプリント基板(Flexible Print Circuit:FPC)908を介して外部より供給される。   Signals input to the source signal line driver circuit 903 and the first to fourth gate signal line driver circuits 904 to 907 are supplied from the outside via a flexible printed circuit (FPC) 908.

図9(B)に、ソース信号線駆動回路の構成例を示す。これは、映像信号にデジタル映像信号を用いて表示を行うためのソース信号線駆動回路であり、シフトレジスタ911、第1のラッチ回路912、第2のラッチ回路913、D/A変換回路914を有している。特に図示していないが、必要に応じてレベルシフタ等を追加しても良い。   FIG. 9B illustrates a configuration example of the source signal line driver circuit. This is a source signal line driver circuit for performing display using a digital video signal as a video signal, and includes a shift register 911, a first latch circuit 912, a second latch circuit 913, and a D / A conversion circuit 914. Have. Although not particularly shown, a level shifter or the like may be added as necessary.

第1〜第4のゲート信号線駆動回路904〜907については、実施例1にて示したものと同様で良いので、ここでは図示および説明を省略する。   Since the first to fourth gate signal line driving circuits 904 to 907 may be the same as those shown in the first embodiment, illustration and description thereof are omitted here.

ソース信号線駆動回路の動作について説明する。図10(A)に、より詳細な構成を示したので、そちらを参照する。   The operation of the source signal line driver circuit will be described. FIG. 10A shows a more detailed configuration, and reference is made thereto.

シフトレジスタ1001は、フリップフロップ回路(FF)1010等を複数段用いてなり、クロック信号(S−CLK)、クロック反転信号(S−CLKb)、スタートパルス(S−SP)が入力される。これらの信号のタイミングに従って、順次サンプリングパルスが出力される。   The shift register 1001 includes a plurality of stages of flip-flop circuits (FF) 1010 and the like, and receives a clock signal (S-CLK), a clock inversion signal (S-CLKb), and a start pulse (S-SP). Sampling pulses are sequentially output according to the timing of these signals.

シフトレジスタ1001より出力されたサンプリングパルスは、第1のラッチ回路1002に入力される。第1のラッチ回路1002には、デジタル映像信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各段でデジタル映像信号を保持していく。ここでは、デジタル映像信号は3ビット入力されており、各ビットの映像信号を、それぞれの第1のラッチ回路において保持する。1つのサンプリングパルスによって、ここでは3つの第1のラッチ回路が並行して動作する。   The sampling pulse output from the shift register 1001 is input to the first latch circuit 1002. A digital video signal is input to the first latch circuit 1002, and the digital video signal is held in each stage in accordance with the timing at which the sampling pulse is input. Here, the digital video signal is inputted with 3 bits, and the video signal of each bit is held in each first latch circuit. Here, three first latch circuits operate in parallel by one sampling pulse.

第1のラッチ回路1002において、最終段までデジタル映像信号の保持が完了すると、水平帰線期間中に、第2のラッチ回路1003にラッチパルス(Latch Pulse)が入力され、第1のラッチ回路1002に保持されていたデジタル映像信号は、一斉に第2のラッチ回路1003に転送される。その後、第2のラッチ回路1003に保持されたデジタル映像信号は、1行分が同時に、D/A変換回路1004へと入力される。   When the first latch circuit 1002 completes holding the digital video signal up to the final stage, a latch pulse (Latch Pulse) is input to the second latch circuit 1003 during the horizontal blanking period, and the first latch circuit 1002 The digital video signals held in are transferred to the second latch circuit 1003 all at once. After that, digital video signals held in the second latch circuit 1003 are input to the D / A conversion circuit 1004 for one row at the same time.

第2のラッチ回路1003に保持されたデジタル映像信号がD/A変換回路1004に入力されている間、シフトレジスタ1001においては再びサンプリングパルスが出力される。以後、この動作を繰り返し、1フレーム分の映像信号の処理を行う。   While the digital video signal held in the second latch circuit 1003 is being input to the D / A conversion circuit 1004, the sampling pulse is output again in the shift register 1001. Thereafter, this operation is repeated to process a video signal for one frame.

D/A変換回路1004においては、入力されるデジタル映像信号をデジタル−アナログ変換し、アナログ電圧を有する映像信号としてソース信号線に出力する。   In the D / A conversion circuit 1004, the input digital video signal is digital-analog converted and output to the source signal line as a video signal having an analog voltage.

前記の動作が、1水平期間内に、全段にわたって同時に行われる。よって、全てのソース信号線に映像信号が出力される。   The above operation is performed simultaneously over all stages within one horizontal period. Therefore, video signals are output to all source signal lines.

なお、実施例1においても述べたとおり、シフトレジスタの代わりにデコーダ等を用いて、信号線を選択出来るような構成としていても良い。   As described in the first embodiment, the signal line may be selected using a decoder or the like instead of the shift register.

実施例2においては、デジタル映像信号はD/A変換回路によってデジタル−アナログ変換を受け、画素に書き込まれるが、本発明の発光装置は、時間階調方式によって階調表現を行うことも出来る。この場合には、図10(B)に示すように、D/A変換回路を必要とせず、階調表現は、EL素子の発光時間の長短によって制御されるので、各ビットの映像信号を並列処理する必要がないため、第1および第2のラッチ回路も1ビット分で良い。このとき、デジタル映像信号は、各ビットが直列に入力され、順次ラッチ回路に保持され、画素に書き込まれる。   In the second embodiment, the digital video signal undergoes digital-analog conversion by a D / A conversion circuit and is written in a pixel. However, the light emitting device of the present invention can also express gradation by a time gradation method. In this case, as shown in FIG. 10B, the D / A conversion circuit is not required, and the gradation expression is controlled by the length of the light emission time of the EL element. Since there is no need for processing, the first and second latch circuits may be one bit. At this time, each bit of the digital video signal is input in series, sequentially held in the latch circuit, and written to the pixel.

また、時間階調方式によって階調表現を行う場合、図1において、第4のTFT109を消去用TFTとして用いることが出来る。この場合、第4のTFT109は、消去期間中を通じてOFFしている必要があり、そのためには、第4のゲート信号線105は、消去用ゲート信号線駆動回路を用いて制御する。通常、ゲート信号線を選択するゲート信号線駆動回路の場合、1水平期間内に1つもしくは複数のパルスを出力するが、消去用ゲート信号線駆動回路の場合、消去期間中は継続して第4のTFT109をOFFさせつづけなければならないため、独立した駆動回路を用いる。   In addition, in the case where gradation expression is performed by a time gradation method, the fourth TFT 109 in FIG. 1 can be used as an erasing TFT. In this case, the fourth TFT 109 needs to be turned off throughout the erasing period. For this purpose, the fourth gate signal line 105 is controlled by using an erasing gate signal line driving circuit. Normally, in the case of a gate signal line driving circuit for selecting a gate signal line, one or a plurality of pulses are output within one horizontal period. In the case of an erasing gate signal line driving circuit, the first signal is continuously output during the erasing period. Since the fourth TFT 109 has to be kept OFF, an independent drive circuit is used.

図24に、時間階調方式による一例を示す。図24(A)は、4ビットの階調を得るためのタイミングチャートであり、各ビットのアドレス(書き込み)期間Ta1〜Ta4と、サステイン(発光)期間Ts1〜Ts4と、消去期間Te1〜Te4とを有する。   FIG. 24 shows an example of the time gray scale method. FIG. 24A is a timing chart for obtaining a 4-bit gray scale. Address (writing) periods Ta1 to Ta4 of each bit, sustain (light emission) periods Ts1 to Ts4, erase periods Te1 to Te4, and Have

アドレス(書き込み)期間は、1画面分の画素に映像信号を入力する動作に要する期間であるから、各ビットで等しい長さである。これに対し、サステイン(発光)期間は、その長さを1:2:4:・・・:2(n-1)と、2のべき乗の比とし、発光する期間の合計によって、階調を表現する。図24(A)の例では、4ビットであるので、サステイン(発光)期間の長さは、1:2:4:8となっている。 Since the address (writing) period is a period required for the operation of inputting the video signal to the pixels for one screen, it has an equal length for each bit. On the other hand, in the sustain (light emission) period, the length is set to a ratio of 1: 2: 4:...: 2 (n-1) and a power of 2. Express. In the example of FIG. 24A, since it is 4 bits, the length of the sustain (light emission) period is 1: 2: 4: 8.

消去期間については、本来は、サステイン(発光)期間が短い場合に、アドレス(書き込み)期間が重複し、異なるゲート信号線が同時に選択されることのないように設けるものとしている。   The erase period is originally provided so that when the sustain (light emission) period is short, the address (write) period overlaps and different gate signal lines are not selected simultaneously.

図24(B)は、図1における第1のゲート信号線に入力されるパルスのタイミングを示したものである。このゲート信号線が1行目〜最終行まで選択される期間が、アドレス(書き込み)期間にあたる。   FIG. 24B shows the timing of pulses input to the first gate signal line in FIG. A period in which the gate signal lines are selected from the first row to the last row corresponds to an address (write) period.

図24(C)は、図1における第2、第3のゲート信号線に入力されるパルスのタイミングを示したものである。ここでは、第2、第3のゲート信号線を共通として駆動している。ここでHレベルとなっている期間が、しきい値保存を行う期間であり、各サブフレーム期間において、アドレス期間の前に行う。   FIG. 24C shows the timing of pulses input to the second and third gate signal lines in FIG. Here, the second and third gate signal lines are driven in common. Here, the period in which the signal is at the H level is a period for storing the threshold value, and is performed before the address period in each subframe period.

図24(D)は、図1における第4のゲート信号線に入力されるパルスのタイミングを示したものである。2401で示される期間が発光期間である。つまり、消去期間は、第4のゲート信号線にHレベルを入力することによって設けている。2402で示される期間は、しきい値保存動作を行う際、図2(A)に記載のように、この期間にTFT109がONする必要があるためにLレベルが入力される。   FIG. 24D shows the timing of pulses input to the fourth gate signal line in FIG. A period indicated by 2401 is a light emission period. That is, the erase period is provided by inputting an H level to the fourth gate signal line. In the period indicated by 2402, when the threshold value storing operation is performed, the TFT 109 needs to be turned on during this period as shown in FIG.

図24においては、しきい値保存は、消去期間中に行うように記載しているが、この期間は発光していても構わない。つまり、上位ビットにおいては必ずしも消去期間を設けず、サステイン(発光)期間中にしきい値保存を行っても良い。   In FIG. 24, the threshold value storage is described to be performed during the erasing period, but light may be emitted during this period. In other words, the upper bit does not necessarily have an erasing period, and the threshold value may be stored during the sustain (light emission) period.

図24(B)、(C)のようなパルスは、従来のゲート信号線駆動回路の構成によって容易に作ることが出来るが、図24(D)のようなパルスはやや工夫が必要となる。本実施例では、図25(A)に示すように、ゲート信号線駆動回路を2相構成とし、図25(B)に示すように、α、βのノードにそれぞれ現れるパルスをOR回路を用いて組み合わせ、所望のパルスを得ている。   Pulses as shown in FIGS. 24B and 24C can be easily generated by the configuration of the conventional gate signal line driving circuit, but the pulse as shown in FIG. 24D requires some contrivance. In this embodiment, as shown in FIG. 25 (A), the gate signal line driving circuit has a two-phase configuration, and as shown in FIG. 25 (B), pulses appearing at the α and β nodes are respectively used with OR circuits. To obtain the desired pulse.

ここまで紹介した発光装置においては、第1〜第4のゲート信号線を制御するために、第1〜第4のゲート信号線駆動回路をそれぞれ動作させることによって行っていた。このような構成とするメリットとしては、各ゲート信号線の選択タイミングを独立して変更させることが出来るため、様々な駆動方法に対してある程度の対応が可能な点がある。反面、基板内で駆動回路の占有面積が増大するため、表示領域の周辺が大きくなる、すなわち狭額縁化が困難となるデメリットがある。   In the light emitting device introduced so far, the first to fourth gate signal line driving circuits are operated to control the first to fourth gate signal lines. As an advantage of such a configuration, since the selection timing of each gate signal line can be changed independently, it is possible to cope with various driving methods to some extent. On the other hand, since the area occupied by the drive circuit in the substrate increases, there is a demerit that the periphery of the display area becomes large, that is, it is difficult to narrow the frame.

図11(A)は、そのような問題を解決するための一構成例を示している。図11(A)において、シフトレジスタ1111、バッファ1112を有する点は他の実施例にて用いたゲート信号線駆動回路と同様であるが、本実施例においては、バッファの後にパルス分割回路1113を追加した。詳細な構成を図11(B)に示す。   FIG. 11A shows a configuration example for solving such a problem. In FIG. 11A, the shift register 1111 and the buffer 1112 are similar to the gate signal line driver circuit used in the other embodiments, but in this embodiment, the pulse dividing circuit 1113 is provided after the buffer. Added. A detailed structure is shown in FIG.

パルス分割回路1113は、NAND1116、インバータ1117を複数用いてなる。バッファ出力と、外部入力される分割信号(MPX)とのNANDをとることにより、1つのゲート信号線駆動回路によって、異なるパルスで制御される2つのゲート信号線を制御することが出来る。図11の場合、第1のゲート信号線と、第2のゲート信号線とを、1つのゲート信号線駆動回路によって制御する。   The pulse division circuit 1113 includes a plurality of NANDs 1116 and inverters 1117. By taking NAND between the buffer output and the externally input divided signal (MPX), two gate signal lines controlled by different pulses can be controlled by one gate signal line driving circuit. In the case of FIG. 11, the first gate signal line and the second gate signal line are controlled by one gate signal line driving circuit.

分割信号(MPX)と、それぞれのゲート信号線の選択タイミングを図12に示した。G11、G21、・・・、Gm1は、バッファ出力がそのまま選択パルスとして用いられる。一方、バッファ出力がHレベル、さらに分割信号がHレベルのとき、NAND出力はLレベルとなり、さらにインバータを介してHレベルが出力され、こちらのパルスによって、G12、G22、・・・、Gm2が選択される。 FIG. 12 shows the division signal (MPX) and the selection timing of each gate signal line. For G 11 , G 21 ,..., G m1 , the buffer output is used as it is as a selection pulse. On the other hand, when the buffer output is H level, further divided signal is H level, NAND output becomes L level, the further output H level via an inverter, the item of the pulse, G 12, G 22, · · ·, G m2 is selected.

本発明において、発光時にEL素子に電流を供給するためのTFT(図1(A)におけるTFT106)は、EL素子の劣化によって輝度がばらつくのを抑えるため、飽和領域で動作させるのが望ましい。このとき、飽和領域における電流が、TFT106のソース・ドレイン間電圧が変化してもほぼ一定となるようにするため、ゲート長Lを大きくしている。   In the present invention, the TFT for supplying current to the EL element at the time of light emission (TFT 106 in FIG. 1A) is desirably operated in a saturation region in order to suppress variation in luminance due to deterioration of the EL element. At this time, the gate length L is increased so that the current in the saturation region becomes substantially constant even when the source-drain voltage of the TFT 106 changes.

このとき、容量手段においてしきい値を保持する際の動作は、一度容量手段にはTFTのしきい値を上回る電圧を与え、その状態からしきい値電圧に収束させているが、TFTのゲート長Lが大きい場合、ゲート容量等によってこの動作に時間を要する。そこで本実施例においては、このような場合における高速動作を実現する構成について説明する。   At this time, the operation at the time of holding the threshold value in the capacitor means is once applied with a voltage exceeding the threshold value of the TFT to the capacitor means and converges to the threshold voltage from that state. When the length L is large, this operation takes time due to the gate capacitance or the like. Therefore, in this embodiment, a configuration for realizing high-speed operation in such a case will be described.

図18(A)に、画素の構成を示す。図1(A)にて示した画素に、TFT1817、1818、およびTFT1818を制御するための第5のゲート信号線1816が追加されている。また、図18(A)に点線で示すように、容量手段1815を、TFT1806の第2の電極と、電流供給線1813との間に設け、映像信号を保持するための容量として用いても良い。   FIG. 18A illustrates the structure of a pixel. TFTs 1717 and 1818 and a fifth gate signal line 1816 for controlling the TFT 1818 are added to the pixel shown in FIG. 18A, the capacitor 1815 may be provided between the second electrode of the TFT 1806 and the current supply line 1813 and used as a capacitor for holding a video signal. .

図18(B)および図19(A)〜(F)を用いて、動作について説明する。図18(B)は、ソース信号線1801、第1〜第5のゲート信号線1802〜1805、1816に入力される映像信号およびパルスのタイミングを示しており、図19に示す各動作にあわせて、I〜VIの区間に分割している。本実施例は、容量手段にしきい値電圧を保持するまでの動作を高速にするためのものであるので、映像信号のかきこみ、および発光動作については実施形態にて説明したものと同様である。従ってここでは、容量手段における電荷の充電および保持動作についてのみ説明する。   The operation will be described with reference to FIGS. 18B and 19A to 19F. FIG. 18B shows timings of video signals and pulses inputted to the source signal line 1801 and the first to fifth gate signal lines 1802 to 1805 and 1816. In accordance with each operation shown in FIG. , I to VI. Since this example is for speeding up the operation until the capacitor means holds the threshold voltage, the writing of the video signal and the light emitting operation are the same as those described in the embodiment. Therefore, only the charge charging and holding operations in the capacitor means will be described here.

まず、第2、第3、および第5のゲート信号線1803、1804、1816がHレベル、第4のゲート信号線1805がLレベルとなり、TFT1807、1808、1809、1818がONする(区間I)。これにより、図19(A)で示すような電流が生じ、容量手段1811が充電される。容量手段1811が保持する電圧が、TFT1810、1817のしきい値(Vth)を上回ったところで、TFT1810、1817がONする(図19(A))。 First, the second, third, and fifth gate signal lines 1803, 1804, and 1816 are set to the H level, the fourth gate signal line 1805 is set to the L level, and the TFTs 1807, 1808, 1809, and 1818 are turned on (section I). . Thereby, a current as shown in FIG. 19A is generated, and the capacitor means 1811 is charged. When the voltage held by the capacitor means 1811 exceeds the threshold value (V th ) of the TFTs 1810 and 1817, the TFTs 1810 and 1817 are turned on (FIG. 19A).

続いて、第4のゲート信号線1805がHレベルとなり、TFT1809がOFFする(区間II)。これにより、電流供給線1813−EL素子1812間の電流パスが閉じるため、電流が停止する。一方、図19(B)に示すように、容量手段1811に貯まっていた電荷が再び移動を始める。容量手段1811の両電極間の電圧はすなわち、TFT1810、1817のゲート・ソース間電圧であるから、この電圧がVthに等しくなったところでTFT1810、1817はOFFし、電荷の移動も終了する。 Subsequently, the fourth gate signal line 1805 becomes H level, and the TFT 1809 is turned OFF (section II). As a result, the current path between the current supply line 1813 and the EL element 1812 is closed, and the current stops. On the other hand, as shown in FIG. 19B, the charge stored in the capacitor means 1811 starts to move again. Since the voltage between both electrodes of the capacitor means 1811 is the voltage between the gate and source of the TFTs 1810 and 1817, the TFTs 1810 and 1817 are turned off when the voltage becomes equal to Vth, and the movement of the charge is also terminated.

容量手段1811において、しきい値の保存が完了すると、第2、第5のゲート信号線がLレベル、第3のゲート信号線がHレベルとなり、TFT1807、1808、1818がOFFする(区間III)。   When the storage of the threshold value is completed in the capacitor means 1811, the second and fifth gate signal lines become L level and the third gate signal line becomes H level, and the TFTs 1807, 1808, and 1818 are turned OFF (section III). .

続いて、第1のゲート信号線1802がHレベルとなり、TFT1806がONする(区間IV)。ソース信号線1801には、映像信号が出力されて、その電位はVDDから映像信号の電位VData(ここでは、TFT110がPチャネル型であるので、VDD>VDataとする。)となる。ここで、容量手段1811においては、先程のVthがそのまま保持されているので、TFT1810、1817のゲート電極の電位は、ソース信号線1801から入力される映像信号電位VDataに、さらにしきい値Vthを加えた電位となる。よってTFT1810、1817がONする(図19(D))。 Subsequently, the first gate signal line 1802 becomes H level, and the TFT 1806 is turned ON (section IV). A video signal is output to the source signal line 1801, and the potential thereof changes from V DD to the potential V Data of the video signal (here, since the TFT 110 is a P-channel type, V DD > V Data is satisfied). . Here, in the capacitor means 1811, the previous V th is held as it is, so that the potential of the gate electrodes of the TFTs 1810 and 1817 is further increased to the video signal potential V Data inputted from the source signal line 1801. The potential is the sum of Vth . Accordingly, the TFTs 1810 and 1817 are turned on (FIG. 19D).

やがて映像信号の書き込みが完了すると、第1のゲート信号線1802がLレベルとなり、TFT1806がOFFする(区間V)。その後、ソース信号線1801への映像信号の出力も終了し、その電位はVDDに戻る(図19(E))。 When the writing of the video signal is completed, the first gate signal line 1802 becomes L level and the TFT 1806 is turned off (section V). Thereafter, the output of the video signal to the source signal line 1801 is also finished, and the potential returns to V DD (FIG. 19E).

続いて、第4のゲート信号線1805がLレベルとなり、TFT1809がONする(区間VI)。TFT1810は既にONしているので、電流供給線1813からEL素子1812に電流が流れることによってEL素子1812が発光する(図19(F))。このとき、EL素子1812に流れる電流値は、TFT1810のゲート・ソース間電圧に従ったものであり、このときのTFT1810のゲート・ソース間電圧は、(VDD−(VData+Vth))である。ここで仮に、TFT1810のしきい値Vthが各画素間でばらついたとしても、そのばらつきに応じた電圧が、各画素の容量手段1811に保持される。よって、EL素子1812の輝度は、しきい値のばらつきに影響されることがない。 Subsequently, the fourth gate signal line 1805 becomes L level, and the TFT 1809 is turned ON (section VI). Since the TFT 1810 is already turned on, the EL element 1812 emits light when a current flows from the current supply line 1813 to the EL element 1812 (FIG. 19F). At this time, the current value flowing through the EL element 1812 is in accordance with the gate-source voltage of the TFT 1810, and the gate-source voltage of the TFT 1810 at this time is (V DD − (V Data + V th )). is there. Here, even if the threshold value V th of the TFT 1810 varies between the pixels, a voltage corresponding to the variation is held in the capacitor means 1811 of each pixel. Therefore, the luminance of the EL element 1812 is not affected by variations in threshold values.

ここで、新たに追加したTFT1817は、発光時にEL素子1812に電流を供給するためのTFT1810と、互いのゲート電極が接続されている。図19(A)、(B)に示すように、電荷の移動するパスが実施形態よりも多く、またTFT1817は、EL素子1812に電流を供給する役目を持たないため、ゲート長Lを小さく、チャネル幅Wを大きくとって良い。従って、ゲート容量が小さいために電荷の移動がスムーズに行われ、容量手段に保持されている電圧がVthに収束するまでの時間をより短くすることが出来る。 Here, the newly added TFT 1817 has a gate electrode connected to the TFT 1810 for supplying current to the EL element 1812 during light emission. As shown in FIGS. 19A and 19B, there are more paths through which charges move than in the embodiment, and the TFT 1817 has no role of supplying current to the EL element 1812. The channel width W may be increased. Therefore, since the gate capacitance is small, the charge is smoothly moved, and the time until the voltage held in the capacitance means converges to Vth can be shortened.

本実施例においては、実施例5とは異なる構成によって、高速なしきい値保存動作を実現する例を示す。   In this embodiment, an example in which a high-speed threshold value storing operation is realized by a configuration different from that of the fifth embodiment will be described.

図22(A)に構成を示す。ここで、容量手段2211においてしきい値を保存するTFTは、TFT2210にあたる。EL素子2212が発光する際には、TFT2216、TFT2210、TFT2209を経由して電流が供給される。ここで、TFT2209は、単なるスイッチング素子として機能すればよい。EL素子2212の劣化に対応するため、TFT2216は、飽和領域で動作させ、かつ飽和領域において、ソース・ドレイン間電圧が変化しても、ドレイン電流がほぼ一定となるように、ゲート長Lを大きくする。   FIG. 22A shows the configuration. Here, the TFT that stores the threshold value in the capacitor 2211 corresponds to the TFT 2210. When the EL element 2212 emits light, current is supplied through the TFT 2216, the TFT 2210, and the TFT 2209. Here, the TFT 2209 may function as a simple switching element. In order to cope with the deterioration of the EL element 2212, the TFT 2216 is operated in the saturation region, and the gate length L is increased so that the drain current becomes substantially constant even when the source-drain voltage changes in the saturation region. To do.

電荷の充電は、図22(B)〜(C)に示すような電流経路で行われ、容量手段2211に電荷が充電される。その後、TFT2209がOFFすると、図22(C)に示すように、再び電荷の移動が生じ、容量手段2211に保持されている電圧が、TFT2210およびTFT2216のしきい値に等しくなったところで、TFT2210、2216がOFFする。この動作によって、容量手段2211には、しきい値が保存される。このとき、TFT2210のゲート長Lは小さくしてあるため、図22(C)の動作はより迅速に進行することが出来る。   The charge is charged through a current path as shown in FIGS. 22B to 22C, and the capacitor means 2211 is charged. After that, when the TFT 2209 is turned off, as shown in FIG. 22C, charge movement occurs again, and when the voltage held in the capacitor 2211 becomes equal to the threshold values of the TFT 2210 and the TFT 2216, the TFT 2210, 2216 turns OFF. By this operation, the threshold value is stored in the capacity means 2211. At this time, since the gate length L of the TFT 2210 is reduced, the operation of FIG. 22C can proceed more rapidly.

その後、実施形態や他の実施例と同様に、映像信号の書き込みを行った後、図22(D)に示すように、TFT2209がONすると、電流供給線−TFT2216−TFT2210−TFT2209を経由して、EL素子2212に電流が供給され、発光する。   Thereafter, as in the embodiment and other examples, after the video signal is written, as shown in FIG. 22D, when the TFT 2209 is turned on, the current passes through the current supply line-TFT 2216-TFT 2210-TFT 2209. A current is supplied to the EL element 2212 to emit light.

このとき、TFT2210、2216は互いのゲート電極が接続されているため、マルチゲート型TFTとして動作することになる。このとき、TFT2210のゲート長をL1,チャネル幅をW1とし、TFT2216のゲート長をL2、チャネル幅をW2とすると、(W1/L1)>(W2/L2)となる。つまり、しきい値の保存動作において、図22(C)に示すようなしきい値電圧の保存は、Lが小さくWが大きいTFT2210を用いているため、より大きな電流によって動作を完了出来る。すなわち迅速な動作が出来る。かつ、発光時にはTFT2210、2216をマルチゲート型TFTとして用いており、TFT2216はゲート長Lを大きくしてあるため、TFT2210、2216のソース・ドレイン間電圧が少々変動しても、一定のドレイン電流を流すことが出来る。 At this time, since the gate electrodes of the TFTs 2210 and 2216 are connected to each other, the TFTs 2210 and 2216 operate as multi-gate TFTs. At this time, assuming that the gate length of the TFT 2210 is L 1 , the channel width is W 1 , the gate length of the TFT 2216 is L 2 , and the channel width is W 2 , (W 1 / L 1 )> (W 2 / L 2 ) Become. That is, in the threshold value storage operation, the threshold voltage storage as shown in FIG. 22C can be completed with a larger current because the TFT 2210 having a small L and a large W is used. That is, a quick operation can be performed. In addition, the TFTs 2210 and 2216 are used as multi-gate TFTs during light emission, and the TFT 2216 has a large gate length L. Therefore, even if the source-drain voltage of the TFTs 2210 and 2216 slightly changes, a constant drain current is obtained. It can flow.

TFT2209の配置箇所に関しては、図22(A)に示したものの他、図23(A)、(B)に示すような例が挙げられる。また、このTFT2209は、デジタル映像信号を用いて時間階調方式による表示を行う際、消去用TFTとして用いることも出来る。   With respect to the location of the TFT 2209, examples shown in FIGS. 23A and 23B can be given in addition to those shown in FIG. The TFT 2209 can also be used as an erasing TFT when performing display by a time gray scale method using a digital video signal.

図1、図18、図20等に示した画素の場合、いずれも容量手段の充電中に、EL素子に電流が流れる。これによって、本来発光すべき期間以外でEL素子が発光してしまう。発光する期間はごく短いため、画質に大きく影響するものではないが、容量手段への電荷の充電中、EL素子自体が負荷となってしまい、これによって充電に時間を要することになる。本実施例においては、容量手段への電荷の充電時にEL素子に電流が流れないようにする構成について説明する。   In the case of the pixels shown in FIGS. 1, 18, 20, etc., current flows in the EL element during charging of the capacitor means. As a result, the EL element emits light outside the period during which light should be emitted. Since the light emission period is very short and does not significantly affect the image quality, the EL element itself becomes a load during charging of the charge to the capacitor means, which requires time for charging. In the present embodiment, a description will be given of a configuration in which current does not flow to the EL element when the capacitor means is charged with electric charge.

図21(A)に、画素の構成例を示す。図1(A)にて示した画素に、TFT2118が追加されている。TFT2118のゲート電極は、第5のゲート信号線2106に接続され、第1の電極は、TFT2109の第1の電極もしくは、TFT2109の第2の電極に接続され、第2の電極は、電源線に接続され、電流供給線2114と互いに電位差を有する。また、図21(A)に点線で示すように、容量手段2117を、第1のTFT2107の第2の電極と、電流供給線2114との間に設け、映像信号を保持するための容量として用いても良い。また、TFT2118の第2の電極は、当該画素を除くいずれかの画素における第1のゲート信号線等に接続しても良い。つまりこの場合、選択されていないゲート信号線がある一定電位にあることを利用し、電源線として代用するわけである。   FIG. 21A illustrates a configuration example of a pixel. A TFT 2118 is added to the pixel shown in FIG. The gate electrode of the TFT 2118 is connected to the fifth gate signal line 2106, the first electrode is connected to the first electrode of the TFT 2109 or the second electrode of the TFT 2109, and the second electrode is connected to the power supply line. The current supply line 2114 and the current supply line 2114 have a potential difference. Further, as indicated by a dotted line in FIG. 21A, the capacitor 2117 is provided between the second electrode of the first TFT 2107 and the current supply line 2114 and used as a capacitor for holding a video signal. May be. The second electrode of the TFT 2118 may be connected to the first gate signal line or the like in any pixel except the pixel. In other words, in this case, a gate signal line that is not selected is used at a certain potential, and is used as a power supply line.

容量手段2112への電荷の充電においては、第2、第3、第5のゲート信号線2103、2104、2106へのパルスの入力によってTFT2108、2109、2118がONし、図21(B)に示すように振舞う。TFT2110がOFFであるため、EL素子2113には電流が流れず、発光しない。この場合にも、新たに追加したTFT2118による電流パスが存在するため、容量手段2112が充電される。その後、第5のゲート信号線2106がLレベルとなってTFT2118がOFFすると、図21(C)に示すように、容量手段2112に貯まっていた電荷の移動が生じ、TFT2111のしきい値を下回る瞬間にTFT2111がOFFし、電荷の移動も終了する。よって容量手段2112には、TFT2111のしきい値が保持される。   When charging the capacitor means 2112, the TFTs 2108, 2109, and 2118 are turned on by inputting pulses to the second, third, and fifth gate signal lines 2103, 2104, and 2106, as shown in FIG. Behave like. Since the TFT 2110 is OFF, no current flows through the EL element 2113 and no light is emitted. Also in this case, since the current path by the newly added TFT 2118 exists, the capacitor means 2112 is charged. After that, when the fifth gate signal line 2106 becomes L level and the TFT 2118 is turned OFF, as shown in FIG. 21C, the charge stored in the capacitor means 2112 moves and falls below the threshold value of the TFT 2111. At the moment, the TFT 2111 is turned off, and the movement of the charge is also finished. Therefore, the threshold value of the TFT 2111 is held in the capacitor means 2112.

本実施例においては、第1〜第5のゲート信号線によって、各TFTを独立して制御しているが、構成はこの限りではない。画素の開口率等を考えた場合、信号線の本数は可能な限り少ないことが望ましく、同期して動作するTFT、例えば図21(A)においてはTFT2108、2109に関しては、その極性を同極性として、1本のゲート信号線を用いて制御しても良い。   In this embodiment, each TFT is independently controlled by the first to fifth gate signal lines, but the configuration is not limited to this. In consideration of the aperture ratio of the pixel and the like, it is desirable that the number of signal lines is as small as possible. For TFTs operating in synchronization, for example, TFTs 2108 and 2109 in FIG. Control may be performed using one gate signal line.

なお、本実施例と、他の実施例に記載の他の実施例を組み合わせて用いても良い。   Note that this embodiment and other embodiments described in other embodiments may be used in combination.

本実施例ではCMOS回路で構成される駆動回路と、スイッチング用TFT及び駆動用TFTを有する画素部とが同一基板上に形成された基板を便宜上アクティブマトリクス基板と呼ぶ。そして本実施例では前記アクティブマトリクス基板の作製工程について図13、図14を用いて説明する。   In this embodiment, a substrate in which a driving circuit constituted by a CMOS circuit and a pixel portion having a switching TFT and a driving TFT are formed on the same substrate is referred to as an active matrix substrate for convenience. In this embodiment, a manufacturing process of the active matrix substrate will be described with reference to FIGS.

基板5000は、石英基板、シリコン基板、金属基板又はステンレス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等のガラスからなる基板5000を用いた。   As the substrate 5000, a quartz substrate, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed is used. Alternatively, a plastic substrate having heat resistance that can withstand the processing temperature in this manufacturing process may be used. In this embodiment, a substrate 5000 made of glass such as barium borosilicate glass or alumino borosilicate glass was used.

次いで、基板5000上に酸化珪素膜、窒化珪素膜又は酸化窒化珪素膜などの絶縁膜から成る下地膜5001を形成する。本実施例の下地膜5001は2層構造で形成したが、前記絶縁膜の単層構造又は前記絶縁膜を2層以上積層させた構造であっても良い。   Next, a base film 5001 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over the substrate 5000. Although the base film 5001 in this embodiment is formed with a two-layer structure, a single-layer structure of the insulating film or a structure in which two or more insulating films are stacked may be used.

本実施例では、下地膜5001の1層目として、プラズマCVD法を用いて、SiH4、NH3、及びN2Oを反応ガスとして成膜される窒化酸化珪素膜5001aを10〜200nm(好ましくは50〜100nm)の厚さに形成する。本実施例では、窒化酸化珪素膜5001aを50nmの厚さに形成した。次いで下地膜5001の2層目として、プラズマCVD法を用いて、SiH4及びN2Oを反応ガスとして成膜される酸化窒化珪素膜5001bを50〜200nm(好ましくは100〜150nm)の厚さに形成する。本実施例では、酸化窒化珪素膜5001bを100nmの厚さに形成した。 In this embodiment, as the first layer of the base film 5001, a silicon nitride oxide film 5001a formed using SiH 4 , NH 3 , and N 2 O as a reactive gas by a plasma CVD method is 10 to 200 nm (preferably Is formed to a thickness of 50 to 100 nm). In this embodiment, the silicon nitride oxide film 5001a is formed to a thickness of 50 nm. Next, as a second layer of the base film 5001, a silicon oxynitride film 5001b formed using SiH 4 and N 2 O as a reaction gas by a plasma CVD method has a thickness of 50 to 200 nm (preferably 100 to 150 nm). To form. In this embodiment, the silicon oxynitride film 5001b is formed to a thickness of 100 nm.

続いて、下地膜5001上に半導体層5002〜5005を形成する。半導体層5002〜5005は公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)により25〜80nm(好ましくは30〜60nm)の厚さで半導体膜を成膜する。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用いて結晶化させる。そして、得られた結晶質半導体膜を所望の形状にパターニングして半導体層5002〜5005を形成する。なお前記半導体膜としては、非晶質半導体膜、微結晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体膜などを用いても良い。   Subsequently, semiconductor layers 5002 to 5005 are formed over the base film 5001. For the semiconductor layers 5002 to 5005, a semiconductor film is formed to a thickness of 25 to 80 nm (preferably 30 to 60 nm) by a known means (sputtering method, LPCVD method, plasma CVD method, or the like). Next, the semiconductor film is crystallized by using a known crystallization method (a laser crystallization method, a thermal crystallization method using an RTA or a furnace annealing furnace, a thermal crystallization method using a metal element that promotes crystallization, or the like). Then, the obtained crystalline semiconductor film is patterned into a desired shape to form semiconductor layers 5002 to 5005. Note that as the semiconductor film, an amorphous semiconductor film, a microcrystalline semiconductor film, a crystalline semiconductor film, a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film, or the like may be used.

本実施例では、プラズマCVD法を用いて、膜厚55nmの非晶質珪素膜を成膜した。そして、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(500℃、1時間)を行った後、熱結晶化(550℃、4時間)を行って結晶質珪素膜を形成した。その後、フォトリソグラフィ法を用いたパターニング処理によって半導体層5002〜5005を形成した。   In this embodiment, an amorphous silicon film having a thickness of 55 nm is formed by plasma CVD. Then, a solution containing nickel is held on the amorphous silicon film, and the amorphous silicon film is dehydrogenated (500 ° C., 1 hour), and then subjected to thermal crystallization (550 ° C., 4 hours). A crystalline silicon film was formed. After that, semiconductor layers 5002 to 5005 were formed by a patterning process using a photolithography method.

なおレーザ結晶化法で結晶質半導体膜を作製する場合のレーザは、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレーザ、ルビーレーザ、Ti:サファイアレーザ等を用いることができる。また後者の固体レーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザを用いることができる。当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用する。 Note that in the case of manufacturing a crystalline semiconductor film by a laser crystallization method, a continuous wave or pulsed gas laser or solid laser may be used. As the former gas laser, excimer laser, YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, glass laser, ruby laser, Ti: sapphire laser, or the like can be used. As the latter solid-state laser, a laser using a crystal such as YAG, YVO 4 , YLF, YAlO 3 doped with Cr, Nd, Er, Ho, Ce, Co, Ti, or Tm can be used. The fundamental wave of the laser differs depending on the material to be doped, and a laser beam having a fundamental wave of about 1 μm can be obtained. The harmonic with respect to the fundamental wave can be obtained by using a nonlinear optical element. In order to obtain a crystal with a large grain size when crystallizing the amorphous semiconductor film, it is preferable to use a solid-state laser capable of continuous oscillation and apply the second to fourth harmonics of the fundamental wave. . Typically, a second harmonic (532 nm) or a third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm) is applied.

また出力10Wの連続発振のYVO4レーザから射出されたレーザ光は、非線形光学素子により高調波に変換する。さらに、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射する。 Laser light emitted from a continuous wave YVO 4 laser having an output of 10 W is converted into a harmonic by a non-linear optical element. Furthermore, there is a method in which a YVO 4 crystal and a nonlinear optical element are placed in a resonator to emit harmonics. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system, and irradiated to the object to be processed. At this time, the energy density of approximately 0.01 to 100 MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed by moving the semiconductor film relative to the laser light at a speed of about 10 to 2000 cm / s.

また上記のレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光して、半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜700mJ/cm2(代表的には200〜300mJ/cm2)とすると良い。またYAGレーザを用いる場合には、その第2高調波を用いてパルス発振周波数1〜300Hzとし、レーザーエネルギー密度を300〜1000mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm(好ましくは幅400μm)で線状に集光したレーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラップ率)を50〜98%として行っても良い。 In the case of using the above laser, the laser beam emitted from the laser oscillator may be condensed linearly by an optical system and irradiated on the semiconductor film. The conditions for crystallization are appropriately set. When an excimer laser is used, the pulse oscillation frequency is 300 Hz, and the laser energy density is preferably 100 to 700 mJ / cm 2 (typically 200 to 300 mJ / cm 2 ). In the case of using a YAG laser, the second harmonic is used and the pulse oscillation frequency is set to 1 to 300 Hz, and the laser energy density is set to 300 to 1000 mJ / cm 2 (typically 350 to 500 mJ / cm 2 ). . Then, a laser beam condensed in a linear shape with a width of 100 to 1000 μm (preferably a width of 400 μm) is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear beam at this time is set to 50 to 98%. You can go.

しかしながら本実施例では、結晶化を助長する金属元素を用いて非晶質珪素膜の結晶化を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪素膜上に50〜100nmの非晶質珪素膜を形成し、加熱処理(RTA法やファーネスアニール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪素膜中の金属元素の含有量を低減または除去することができる。   However, in this embodiment, since the amorphous silicon film is crystallized using a metal element that promotes crystallization, the metal element remains in the crystalline silicon film. Therefore, an amorphous silicon film having a thickness of 50 to 100 nm is formed on the crystalline silicon film, and heat treatment (thermal annealing using an RTA method or a furnace annealing furnace) is performed, and the amorphous silicon film Metal elements are diffused, and the amorphous silicon film is removed by etching after the heat treatment. As a result, the content of the metal element in the crystalline silicon film can be reduced or removed.

なお半導体層5002〜5005を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。   Note that after the semiconductor layers 5002 to 5005 are formed, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.

次いで、半導体層5002〜5005を覆うゲート絶縁膜5006を形成する。ゲート絶縁膜5006はプラズマCVD法やスパッタ法を用いて、膜厚を40〜150nmとして珪素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜5006としてプラズマCVD法により酸化窒化珪素膜を115nmの厚さに形成した。勿論、ゲート絶縁膜5006は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。   Next, a gate insulating film 5006 is formed to cover the semiconductor layers 5002 to 5005. The gate insulating film 5006 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 115 nm is formed as the gate insulating film 5006 by a plasma CVD method. Needless to say, the gate insulating film 5006 is not limited to a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.

なおゲート絶縁膜5006として酸化珪素膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後400〜500℃の熱アニールによって、ゲート絶縁膜5006として良好な特性を得ることができる。 In the case where a silicon oxide film is used as the gate insulating film 5006, TEOS (Tetraethyl Orthosilicate) and O 2 are mixed by a plasma CVD method to obtain a reaction pressure of 40 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (13.56 MHz). It may be formed by discharging at a power density of 0.5 to 0.8 W / cm 2 . The silicon oxide film manufactured by the above steps can obtain favorable characteristics as the gate insulating film 5006 by subsequent thermal annealing at 400 to 500 ° C.

次いで、ゲート絶縁膜5006上に膜厚20〜100nmの第1の導電膜5007と、膜厚100〜400nmの第2の導電膜5008とを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜5007と、膜厚370nmのW膜からなる第2の導電膜5008を積層形成した。   Next, a first conductive film 5007 with a thickness of 20 to 100 nm and a second conductive film 5008 with a thickness of 100 to 400 nm are stacked over the gate insulating film 5006. In this example, a first conductive film 5007 made of a TaN film with a thickness of 30 nm and a second conductive film 5008 made of a W film with a thickness of 370 nm were stacked.

本実施例では、第1の導電膜5007であるTaN膜はスパッタ法で形成し、Taのターゲットを用いて、窒素を含む雰囲気内でスパッタ法で形成した。また第2の導電膜5008であるW膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW(純度99.9999%)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができた。 In this example, the TaN film which is the first conductive film 5007 was formed by a sputtering method, and was formed by a sputtering method in an atmosphere containing nitrogen using a Ta target. The W film as the second conductive film 5008 was formed by a sputtering method using a W target. In addition, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in the W film, the crystallization is hindered and the resistance is increased. Therefore, in this embodiment, a sputtering method using a high-purity W (purity 99.9999%) target is used, and a W film is formed with sufficient consideration so that impurities are not mixed in from the gas phase during film formation. By forming, a resistivity of 9 to 20 μΩcm could be realized.

なお本実施例では、第1の導電膜5007をTaN膜、第2の導電膜5008をW膜としたが、第1の導電膜5007及び第2の導電膜5008を構成する材料は特に限定されない。第1の導電膜5007及び第2の導電膜5008は、Ta、W、Ti、Mo、Al、Cu、Cr、Ndから選択された元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜やAgPdCu合金で形成してもよい。   Note that in this embodiment, the first conductive film 5007 is a TaN film, and the second conductive film 5008 is a W film; however, materials for forming the first conductive film 5007 and the second conductive film 5008 are not particularly limited. . The first conductive film 5007 and the second conductive film 5008 are an element selected from Ta, W, Ti, Mo, Al, Cu, Cr, and Nd, or an alloy material or a compound material containing the element as a main component. It may be formed. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus or an AgPdCu alloy may be used.

次いで、フォトリソグラフィ法を用いてレジストからなるマスク5009を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。(図13(B))   Next, a resist mask 5009 is formed by photolithography, and a first etching process for forming electrodes and wirings is performed. The first etching process is performed under the first and second etching conditions. (Figure 13 (B))

本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10(sccm)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。そしてこの第1のエッチング条件によりW膜をエッチングして第1の導電層5007の端部をテーパー形状とした。 In this embodiment, an ICP (Inductively Coupled Plasma) etching method is used as the first etching condition, CF 4 , Cl 2, and O 2 are used as etching gases, and each gas flow ratio is 25. : 25: 10 (sccm), 500 W RF (13.56 MHz) power was applied to the coil-type electrode at a pressure of 1.0 Pa, and plasma was generated to perform etching. 150 W RF (13.56 MHz) power was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. Then, the W film was etched under the first etching conditions, and the end portion of the first conductive layer 5007 was tapered.

続いて、レジストからなるマスク5009を除去せずに第2のエッチング条件に変更し、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30(sccm)とし、1.0Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して15秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。第2のエッチング条件では第1の導電層5007及び第2の導電層5008とも同程度にエッチングを行った。なお、ゲート絶縁膜5006上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 Subsequently, the second etching condition is changed without removing the resist mask 5009, CF 4 and Cl 2 are used as etching gases, and the respective gas flow ratios are set to 30:30 (sccm). Etching was performed for about 15 seconds by applying 500 W of RF (13.56 MHz) power to the coil-type electrode at a pressure of 0.0 Pa to generate plasma. 20 W RF (13.56 MHz) power was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. Under the second etching conditions, the first conductive layer 5007 and the second conductive layer 5008 were etched to the same extent. Note that in order to perform etching without leaving a residue on the gate insulating film 5006, the etching time is preferably increased by about 10 to 20%.

上記の第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層5007及び第2の導電層5008の端部がテーパー形状となる。こうして、第1のエッチング処理により第1の導電層5007と第2の導電層5008から成る第1の形状の導電層5010〜5014を形成した。ゲート絶縁膜5006においては、第1の形状の導電層5010〜5014で覆われない領域が20〜50nm程度エッチングされたため、膜厚が薄くなった領域が形成された。   In the first etching process described above, the shape of the resist mask is made suitable, so that the end portions of the first conductive layer 5007 and the second conductive layer 5008 can be obtained by the effect of the bias voltage applied to the substrate side. Becomes a tapered shape. In this manner, the first shape conductive layers 5010 to 5014 including the first conductive layer 5007 and the second conductive layer 5008 were formed by the first etching treatment. In the gate insulating film 5006, a region not covered with the first shape conductive layers 5010 to 5014 was etched by about 20 to 50 nm, so that a region with a thin film thickness was formed.

次いで、レジストからなるマスク5009を除去せずに第2のエッチング処理を行う。(図13(C))第2のエッチング処理では、エッチングガスにSF6とCl2とO2を用い、それぞれのガス流量比を24:12:24(sccm)とし、1.3Paの圧力でコイル側の電力に700WのRF(13.56MHz)電力を投入してプラズマを生成して25秒程度のエッチングを行った。基板側(試料ステージ)にも10WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加した。こうして、W膜を選択的にエッチングして、第2の形状の導電層5015〜5019を形成した。このとき、第1の導電層5015a〜5018aは、ほとんどエッチングされない。 Next, a second etching process is performed without removing the mask 5009 made of resist. (FIG. 13 (C)) In the second etching process, SF 6 , Cl 2, and O 2 are used as etching gases, the respective gas flow ratios are set to 24:12:24 (sccm), and the pressure is 1.3 Pa. 700 W RF (13.56 MHz) power was applied to the coil side power to generate plasma, and etching was performed for about 25 seconds. 10 W RF (13.56 MHz) power was also applied to the substrate side (sample stage), and a substantially negative self-bias voltage was applied. Thus, the W film was selectively etched to form second shape conductive layers 5015 to 5019. At this time, the first conductive layers 5015a to 5018a are hardly etched.

そして、レジストからなるマスク5009を除去せずに第1のドーピング処理を行い、半導体層5002〜5005にN型を付与する不純物元素を低濃度に添加する。第1のドーピング処理はイオンドープ法又はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を40〜80keVとして行う。本実施例ではドーズ量を5.0×1013atoms/cm2とし、加速電圧を50keVとして行った。N型を付与する不純物元素としては、15族に属する元素を用いれば良く、代表的にはリン(P)又は砒素(As)を用いられるが、本実施例ではリン(P)を用いた。この場合、第2の形状の導電層5015〜5019がN型を付与する不純物元素に対するマスクとなって、自己整合的に第1の不純物領域(N--領域)5020〜5023を形成した。そして第1の不純物領域5020〜5023には1×1018〜1×1020atoms/cm3の濃度範囲でN型を付与する不純物元素が添加された。 Then, a first doping process is performed without removing the mask 5009 made of resist, and an impurity element imparting n-type conductivity is added to the semiconductor layers 5002 to 5005 at a low concentration. The first doping process may be performed by an ion doping method or an ion implantation method. The conditions of the ion doping method are a dose amount of 1 × 10 13 to 5 × 10 14 atoms / cm 2 and an acceleration voltage of 40 to 80 keV. In this embodiment, the dose is set to 5.0 × 10 13 atoms / cm 2 and the acceleration voltage is set to 50 keV. As the impurity element imparting N-type, an element belonging to Group 15 may be used. Typically, phosphorus (P) or arsenic (As) is used, but in this embodiment, phosphorus (P) is used. In this case, the first shape conductive regions 5015 to 5019 serve as masks for the impurity element imparting N-type, and first impurity regions (N−− regions) 5020 to 5023 are formed in a self-aligning manner. An impurity element imparting N-type conductivity was added to the first impurity regions 5020 to 5023 in a concentration range of 1 × 10 18 to 1 × 10 20 atoms / cm 3 .

続いてレジストからなるマスク5009を除去した後、新たにレジストからなるマスク5024を形成して、第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う。イオンドープ法の条件はドーズ量を1×1013〜3×1015atoms/cm2とし、加速電圧を60〜120keVとして行う。本実施例では、ドーズ量を3.0×1015atoms/cm2とし、加速電圧を65keVとして行った。第2のドーピング処理は第2の導電層5015b〜5018bを不純物元素に対するマスクとして用い、第1の導電層5015a〜5018aのテーパー部の下方の半導体層に不純物元素が添加されるようにドーピングを行う。 Subsequently, after the resist mask 5009 is removed, a resist mask 5024 is newly formed, and a second doping process is performed at an acceleration voltage higher than that of the first doping process. The conditions of the ion doping method are a dose amount of 1 × 10 13 to 3 × 10 15 atoms / cm 2 and an acceleration voltage of 60 to 120 keV. In this embodiment, the dose is set to 3.0 × 10 15 atoms / cm 2 and the acceleration voltage is set to 65 keV. In the second doping treatment, the second conductive layers 5015b to 5018b are used as masks for the impurity elements, and doping is performed so that the impurity elements are added to the semiconductor layers below the tapered portions of the first conductive layers 5015a to 5018a. .

上記の第2のドーピング処理を行った結果、第1の導電層と重なる第3の不純物領域(N−領域、Lov領域)5026には1×1018〜5×1019atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また第2の不純物領域(N+領域)5025、5028には1×1019〜5×1021atoms/cm3の濃度範囲でN型を付与する不純物元素を添加された。また、第1、第2のドーピング処理を行った後、半導体層5002〜5005において、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域が形成された。本実施例では、不純物元素が全く添加されない領域又は微量の不純物元素が添加された領域をチャネル領域5027、5030とよぶ。また前記第1のドーピング処理により形成された第1の不純物領域(N--領域)5020〜5023のうち、第2のドーピング処理においてレジスト5024で覆われていた領域が存在するが、本実施例では、引き続き第1の不純物領域(N--領域、LDD領域)5029とよぶ。 As a result of the second doping treatment, the third impurity region (N− region, Lov region) 5026 overlapping with the first conductive layer has a concentration of 1 × 10 18 to 5 × 10 19 atoms / cm 3 . An impurity element imparting N-type in the range was added. The second impurity regions (N + regions) 5025 and 5028 were doped with an impurity element imparting N-type in a concentration range of 1 × 10 19 to 5 × 10 21 atoms / cm 3 . In addition, after the first and second doping treatments, regions where no impurity element was added or regions where a small amount of impurity element was added were formed in the semiconductor layers 5002 to 5005. In this embodiment, a region to which no impurity element is added or a region to which a small amount of impurity element is added is referred to as channel regions 5027 and 5030. Further, among the first impurity regions (N−− regions) 5020 to 5023 formed by the first doping process, there is a region covered with the resist 5024 in the second doping process. Then, it will be referred to as a first impurity region (N− region, LDD region) 5029.

なお本実施例では、第2のドーピング処理のみにより、第3の不純物領域(N−領域)5026及び第2の不純物領域(N+領域)5025、5028を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。   In this embodiment, the third impurity region (N− region) 5026 and the second impurity regions (N + region) 5025 and 5028 are formed only by the second doping treatment, but the present invention is not limited to this. It may be formed by a plurality of doping processes by appropriately changing the conditions for performing the doping process.

次いで図14(A)に示すように、レジストからなるマスク5024を除去した後、新たにレジストからなるマスク5031を形成する。その後、第3のドーピング処理を行う。第3のドーピング処理により、Pチャネル型TFTの活性層となる半導体層に、前記第1の導電型とは逆の導電型を付与する不純物元素が添加された第4の不純物領域(P+領域)5032、5034及び第5の不純物領域(P−領域)5033、5035を形成する。   Next, as shown in FIG. 14A, after removing the resist mask 5024, a resist mask 5031 is newly formed. Thereafter, a third doping process is performed. A fourth impurity region (P + region) in which an impurity element imparting a conductivity type opposite to the first conductivity type is added to the semiconductor layer serving as an active layer of the P-channel TFT by the third doping treatment. 5032 and 5034 and fifth impurity regions (P− regions) 5033 and 5035 are formed.

第3のドーピング処理では、第2の導電層5016b、5018bを不純物元素に対するマスクとして用いる。こうして、P型を付与する不純物元素を添加し、自己整合的に第4の不純物領域(P+領域)5032、5034及び第5の不純物領域(P−領域)5033、5035を形成する。   In the third doping treatment, the second conductive layers 5016b and 5018b are used as masks for the impurity element. In this way, the impurity element imparting P-type is added, and the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 are formed in a self-aligning manner.

本実施例では、第4の不純物領域5032、5034及び第5の不純物領域5033、5035はジボラン(B26)を用いたイオンドープ法で形成する。イオンドープ法の条件としては、ドーズ量を1×1016atoms/cm2とし、加速電圧を80keVとした。 In this embodiment, the fourth impurity regions 5032 and 5034 and the fifth impurity regions 5033 and 5035 are formed by an ion doping method using diborane (B 2 H 6 ). As conditions for the ion doping method, the dose was 1 × 10 16 atoms / cm 2 and the acceleration voltage was 80 keV.

なお、第3のドーピング処理の際には、Nチャネル型TFTを形成する半導体層はレジストからなるマスク5031によって覆われている。   Note that in the third doping process, the semiconductor layer forming the N-channel TFT is covered with a mask 5031 made of a resist.

ここで、第1及び2のドーピング処理によって、第4の不純物領域(P+領域)5032、5034及び第5の不純物領域(P−領域)5033、5035にはそれぞれ異なる濃度でリンが添加されている。しかし、第4の不純物領域(P+領域)5032、5034及び第5の不純物領域(P−領域)5033、5035のいずれの領域においても、第3のドーピング処理によって、P型を付与する不純物元素の濃度が1×1019〜5×1021atoms/cm3となるようにドーピング処理される。こうして、第4の不純物領域(P+領域)5032、5034及び第5の不純物領域(P−領域)5033、5035は、Pチャネル型TFTのソース領域およびドレイン領域として問題なく機能する。 Here, phosphorus is added to the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 by the first and second doping processes, respectively. . However, in any of the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035, the impurity element imparting P-type is formed by the third doping treatment. Doping is performed so that the concentration becomes 1 × 10 19 to 5 × 10 21 atoms / cm 3 . Thus, the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 function as a source region and a drain region of the P-channel TFT without any problem.

なお本実施例では、第3のドーピング処理のみにより、第4の不純物領域(P+領域)5032、5034及び第5の不純物領域(P−領域)5033、5035を形成したが、これに限定されない。ドーピング処理を行う条件を適宜変えて、複数回のドーピング処理で形成しても良い。   In this embodiment, the fourth impurity regions (P + regions) 5032 and 5034 and the fifth impurity regions (P− regions) 5033 and 5035 are formed only by the third doping treatment, but the present invention is not limited to this. It may be formed by a plurality of doping processes by appropriately changing the conditions for performing the doping process.

次いで図14(B)に示すように、レジストからなるマスク5031を除去して第1の層間絶縁膜5036を形成する。この第1の層間絶縁膜5036としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5036は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。   Next, as shown in FIG. 14B, the resist mask 5031 is removed, and a first interlayer insulating film 5036 is formed. The first interlayer insulating film 5036 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 100 nm is formed by plasma CVD. Needless to say, the first interlayer insulating film 5036 is not limited to a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.

次いで、図14(C)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃で行えばよく、本実施例では410℃、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。   Next, as shown in FIG. 14C, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and to activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, activation treatment was performed by heat treatment at 410 ° C. for 1 hour. . In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.

また、第1の層間絶縁膜5036を形成する前に加熱処理を行っても良い。ただし、第1の導電層5015a〜5019a及び、第2の導電層5015b〜5019bを構成する材料が熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5036(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。   Further, heat treatment may be performed before the first interlayer insulating film 5036 is formed. However, when the material forming the first conductive layers 5015a to 5019a and the second conductive layers 5015b to 5019b is weak against heat, the first interlayer insulating film is used to protect the wiring and the like as in this embodiment. Heat treatment is preferably performed after formation of 5036 (an insulating film containing silicon as a main component, for example, a silicon nitride film).

上記の様に、第1の層間絶縁膜5036(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜5036に含まれる水素により半導体層のダングリングボンドが終端される。   As described above, after the first interlayer insulating film 5036 (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed, the semiconductor layer is hydrogenated simultaneously with the activation process by heat treatment. Can do. In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first interlayer insulating film 5036.

なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。   Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.

ここで、第1の層間絶縁膜5036の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、3〜100%の水素を含む雰囲気中において、300〜450℃で1〜12時間の加熱処理を行う手段でも良い。   Here, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film 5036. As other means for hydrogenation, means for using hydrogen excited by plasma (plasma hydrogenation) or heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. Means may be used.

次いで、第1の層間絶縁膜5036上に、第2の層間絶縁膜5037を形成する。第2の層間絶縁膜5037としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、SOG(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、第2の層間絶縁膜5037として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と窒化珪素膜あるいは窒化酸化珪素膜の積層構造を用いても良い。   Next, a second interlayer insulating film 5037 is formed over the first interlayer insulating film 5036. As the second interlayer insulating film 5037, an inorganic insulating film can be used. For example, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. An organic insulating film can be used as the second interlayer insulating film 5037. For example, a film made of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used. Alternatively, a stacked structure of an acrylic film and a silicon nitride film or a silicon nitride oxide film may be used.

本実施例では、膜厚1.6μmのアクリル膜を形成した。第2の層間絶縁膜5037によって、基板上5000に形成されたTFTによる凹凸を緩和し、平坦化することができる。特に、第2の層間絶縁膜5037は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。   In this example, an acrylic film having a thickness of 1.6 μm was formed. With the second interlayer insulating film 5037, unevenness caused by the TFT formed on the substrate 5000 can be reduced and planarized. In particular, since the second interlayer insulating film 5037 has a strong meaning of planarization, a film having excellent planarity is preferable.

次いで、ドライエッチングまたはウエットエッチングを用い、第2の層間絶縁膜5037、第1の層間絶縁膜5036、およびゲート絶縁膜5006をエッチングし、第2の不純物領域5025、5028、第4の不純物領域5032、5034に達するコンタクトホールを形成する。   Next, the second interlayer insulating film 5037, the first interlayer insulating film 5036, and the gate insulating film 5006 are etched using dry etching or wet etching, so that the second impurity regions 5025 and 5028 and the fourth impurity region 5032 are etched. , 5034 is formed.

次いで、透明導電膜からなる画素電極5038を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(Indium Tin Oxide:ITO)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極がEL素子の陽極に相当する。   Next, a pixel electrode 5038 made of a transparent conductive film is formed. As the transparent conductive film, a compound of indium oxide and tin oxide (Indium Tin Oxide: ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added the gallium to the said transparent conductive film. The pixel electrode corresponds to the anode of the EL element.

本実施例では、ITOを110nm厚さで成膜、その後パターニングし、画素電極5038形成した。   In this example, ITO was formed to a thickness of 110 nm and then patterned to form a pixel electrode 5038.

次いで、各不純物領域とそれぞれ電気的に接続される配線5039〜5045を形成する。なお本実施例では、配線5039〜5045は、膜厚100nmのTi膜と、膜厚350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。   Next, wirings 5039 to 5045 that are electrically connected to the respective impurity regions are formed. Note that in this embodiment, the wirings 5039 to 5045 are each formed by continuously forming a laminated film of a Ti film with a thickness of 100 nm, an Al film with a thickness of 350 nm, and a Ti film with a thickness of 100 nm by a sputtering method. It is formed by patterning.

もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。   Of course, not only a three-layer structure but also a single-layer structure, a two-layer structure, or a stacked structure of four or more layers may be used. The wiring material is not limited to Al and Ti, and other conductive films may be used. For example, the wiring may be formed by patterning a laminated film in which Al or Cu is formed on the TaN film and a Ti film is further formed.

こうして、画素部のNチャネル型TFTのソース領域またはドレイン領域の一方は、配線5042によってソース信号線(5019aと5019bの積層)と電気的に接続され、もう一方は、配線5043によって画素部のPチャネル型TFTのゲート電極と電気的に接続される。また、画素部のPチャネル型TFTのソース領域またはドレイン領域の一方は、配線5044によって画素電極5038と電気的に接続されている。ここで、画素電極5038上の一部と、配線5044の一部を重ねて形成することによって、配線5044と画素電極5038の電気的接続をとっている。   Thus, one of the source region and the drain region of the N-channel TFT in the pixel portion is electrically connected to the source signal line (a stack of 5019a and 5019b) by the wiring 5042, and the other is connected to the P portion of the pixel portion by the wiring 5043. It is electrically connected to the gate electrode of the channel type TFT. One of a source region and a drain region of the P-channel TFT in the pixel portion is electrically connected to the pixel electrode 5038 through a wiring 5044. Here, part of the pixel electrode 5038 and part of the wiring 5044 are formed so as to overlap each other, whereby the wiring 5044 and the pixel electrode 5038 are electrically connected.

以上の工程により図14(D)に示すように、Nチャネル型TFTとPチャネル型TFTからなるCMOS回路を有する駆動回路部と、スイッチング用TFT、駆動用TFTとを有する画素部を同一基板上に形成することができる。   Through the above steps, as shown in FIG. 14D, a driver circuit portion having a CMOS circuit composed of an N-channel TFT and a P-channel TFT and a pixel portion having a switching TFT and a driving TFT are formed on the same substrate. Can be formed.

駆動回路部のNチャネル型TFTは、ゲート電極の一部を構成する第1の導電層5015aと重なる低濃度不純物領域5026(Lov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域5025とを有している。このNチャネル型TFTと配線5040で接続されCMOS回路を形成するPチャネル型TFTは、ゲート電極の一部を構成する第1の導電層5016aと重なる低濃度不純物領域5033(Lov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域5032とを有している。   The N-channel TFT in the driver circuit portion includes a low-concentration impurity region 5026 (Lov region) that overlaps with the first conductive layer 5015a that forms part of the gate electrode, and a high-concentration impurity region 5025 that functions as a source region or a drain region. have. A P-channel TFT connected to the N-channel TFT by a wiring 5040 to form a CMOS circuit includes a low-concentration impurity region 5033 (Lov region) overlapping the first conductive layer 5016a constituting a part of the gate electrode, a source region Alternatively, a high concentration impurity region 5032 functioning as a drain region is provided.

画素部において、Nチャネル型のスイッチング用TFTは、ゲート電極の外側に形成される低濃度不純物領域5029(Loff領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域5028とを有している。また画素部において、Pチャネル型の駆動用TFTは、ゲート電極の一部を構成する第1の導電層5018aと重なる低濃度不純物領域5035(Lov領域)、ソース領域またはドレイン領域として機能する高濃度不純物領域5034とを有している。   In the pixel portion, the N-channel switching TFT includes a low concentration impurity region 5029 (Loff region) formed outside the gate electrode and a high concentration impurity region 5028 functioning as a source region or a drain region. . In the pixel portion, the P-channel driver TFT has a low concentration impurity region 5035 (Lov region) overlapping with the first conductive layer 5018a which forms part of the gate electrode, and a high concentration functioning as a source region or a drain region. An impurity region 5034.

次いで、第3の層間絶縁膜5046を形成する。第3の層間絶縁膜としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、SOG(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。   Next, a third interlayer insulating film 5046 is formed. As the third interlayer insulating film, an inorganic insulating film or an organic insulating film can be used. As the inorganic insulating film, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.

第2の層間絶縁膜5037と第3の層間絶縁膜5046の組み合わせの例を以下に挙げる。   Examples of combinations of the second interlayer insulating film 5037 and the third interlayer insulating film 5046 are given below.

第2の層間絶縁膜5037として、プラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、第3の層間絶縁膜5046としてもプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、第3の層間絶縁膜5046としてもSOG法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した窒化珪素膜あるいは窒化酸化珪素膜とプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルを用い、第3の層間絶縁膜5046としてもアクリルを用いる組み合わせがある。また、第2の層間絶縁膜5037として、アクリルとプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、第3の層間絶縁膜5046としてプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、プラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、第3の層間絶縁膜5046としてアクリルを用いる組み合わせがある。   A silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the second interlayer insulating film 5037, and a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is also used as the third interlayer insulating film 5046. There are combinations to use. In addition, a silicon nitride film or a silicon nitride oxide film formed by the SOG method is used as the second interlayer insulating film 5037, and a silicon nitride film or a silicon nitride oxide film formed by the SOG method is also used as the third interlayer insulating film 5046. There are combinations to use. In addition, as the second interlayer insulating film 5037, a silicon nitride film or silicon nitride oxide film formed by the SOG method and a silicon nitride film or silicon nitride oxide film formed by the plasma CVD method are used, and a third interlayer insulating film is used. As the film 5046, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used. Further, there is a combination in which acrylic is used for the second interlayer insulating film 5037 and acrylic is used for the third interlayer insulating film 5046. Further, as the second interlayer insulating film 5037, a silicon nitride film or a silicon nitride oxide film formed by acrylic and plasma CVD is used as the second interlayer insulating film 5037, and a silicon nitride film formed by plasma CVD as the third interlayer insulating film 5046 Alternatively, there is a combination using a silicon nitride oxide film. Further, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the second interlayer insulating film 5037 and acrylic is used as the third interlayer insulating film 5046.

第3の層間絶縁膜5046の画素電極5038に対応する位置に開口部を形成する。第3の層間絶縁膜は、バンクとして機能する。開口部を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまうため、注意が必要である。   An opening is formed at a position corresponding to the pixel electrode 5038 of the third interlayer insulating film 5046. The third interlayer insulating film functions as a bank. When the opening is formed, a tapered sidewall can be easily formed by using a wet etching method. Care must be taken because the deterioration of the EL layer due to the step becomes a significant problem unless the side wall of the opening is sufficiently gentle.

第3の層間絶縁膜中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106〜1×1012Ωm(好ましくは、1×108〜1×1010Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。 Carbon particles or metal particles may be added to the third interlayer insulating film to reduce the resistivity and suppress the generation of static electricity. At this time, the addition amount of carbon particles or metal particles may be adjusted so that the resistivity is 1 × 10 6 to 1 × 10 12 Ωm (preferably 1 × 10 8 to 1 × 10 10 Ωm). .

次いで、第3の層間絶縁膜5046の開口部において露出している画素電極5038上に、EL層5047を形成する。   Next, an EL layer 5047 is formed over the pixel electrode 5038 exposed in the opening of the third interlayer insulating film 5046.

EL層5047としては、公知の有機発光材料や無機発光材料を用いることができる。   As the EL layer 5047, a known organic light emitting material or inorganic light emitting material can be used.

有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、ここでは、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を示すものとする。   As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, and a medium molecular weight organic material can be freely used. Here, the medium molecular organic light emitting material refers to an organic light emitting material having no sublimation property and having a molecule number of 20 or less or a chained molecule length of 10 μm or less.

EL層5047は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層/発光層/電子輸送層」という積層構造が挙げられる。また他にも、陽極上に正孔注入層/正孔輸送層/発光層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。   The EL layer 5047 usually has a stacked structure. A typical example is a “hole transport layer / light emitting layer / electron transport layer” stacked structure proposed by Tang et al. Of Kodak Eastman Company. In addition, the hole injection layer / hole transport layer / light emitting layer / electron transport layer, or hole injection layer / hole transport layer / light emitting layer / electron transport layer / electron injection layer are laminated in this order on the anode. It may be a structure. You may dope a fluorescent pigment | dye etc. with respect to a light emitting layer.

本実施例では蒸着法により低分子系有機発光材料を用いてEL層5047を形成している。具体的には、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設け、その上に発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Alq3)膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。 In this embodiment, the EL layer 5047 is formed by a vapor deposition method using a low molecular weight organic light emitting material. Specifically, a laminated structure in which a 20 nm thick copper phthalocyanine (CuPc) film is provided as a hole injection layer and a 70 nm thick tris-8-quinolinolato aluminum complex (Alq 3 ) film is provided thereon as a light emitting layer. It is said. The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene, or DCM1 to Alq 3 .

なお、図14(D)では一画素しか図示していないが、複数の色、例えば、R(赤)、G(緑)、B(青)の各色に対応したEL層5047を作り分ける構成とすることができる。   Although only one pixel is shown in FIG. 14D, the EL layer 5047 corresponding to each of a plurality of colors, for example, R (red), G (green), and B (blue) is separately formed. can do.

また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェン(PEDOT)膜をスピン塗布法により設け、その上に発光層として100nm程度のパラフェニレンビニレン(PPV)膜を設けた積層構造によってEL層5047を構成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。   As an example of using a polymer organic light emitting material, a 20 nm polythiophene (PEDOT) film is provided by a spin coating method as a hole injection layer, and a paraphenylene vinylene (PPV) film of about 100 nm is provided thereon as a light emitting layer. Alternatively, the EL layer 5047 may be formed using a stacked structure. If a PPV π-conjugated polymer is used, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer or the electron injection layer.

なお、EL層5047は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5047は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。   Note that the EL layer 5047 is not limited to a layer in which a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, and the like are clearly distinguished. That is, the EL layer 5047 may have a structure in which a material that forms a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, or the like is mixed.

例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のEL層5047であってもよい。   For example, a mixed layer composed of a material that constitutes an electron transport layer (hereinafter referred to as an electron transport material) and a material that constitutes a light emitting layer (hereinafter referred to as a light emitting material) is used as a light emitting layer. The EL layer 5047 may be provided between the layers.

次に、EL層5047の上には導電膜からなる対向電極5048が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜(マグネシウムと銀との合金膜)を用いても良い。対向電極5048がEL素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。   Next, a counter electrode 5048 made of a conductive film is provided over the EL layer 5047. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (an alloy film of magnesium and silver) may be used. The counter electrode 5048 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or Group 2 of the periodic table or a conductive film added with these elements can be used freely.

対向電極5048まで形成された時点でEL素子が完成する。なお、EL素子とは、画素電極(陽極)5038、EL層5047及び対向電極(陰極)5048で形成された素子を指す。   When the counter electrode 5048 is formed, the EL element is completed. Note that an EL element refers to an element formed of a pixel electrode (anode) 5038, an EL layer 5047, and a counter electrode (cathode) 5048.

EL素子を完全に覆うようにしてパッシベーション膜5049を設けることは有効である。パッシベーション膜5049としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。   It is effective to provide a passivation film 5049 so as to completely cover the EL element. The passivation film 5049 is formed using an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating film can be used as a single layer or a combination of layers.

カバレッジの良い膜をパッシベーション膜5049として用いることが好ましく、炭素膜、特にDLC(ダイヤモンドライクカーボン)膜を用いることは有効である。DLC膜は室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低いEL層5047の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果が高く、EL層5047の酸化を抑制することが可能である。そのため、EL層5047が酸化するといった問題を防止できる。   A film with good coverage is preferably used as the passivation film 5049, and it is effective to use a carbon film, particularly a DLC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range from room temperature to 100 ° C., it can be easily formed over the EL layer 5047 having low heat resistance. In addition, the DLC film has a high blocking effect against oxygen and can suppress oxidation of the EL layer 5047. Therefore, the problem that the EL layer 5047 is oxidized can be prevented.

なお、第3の層間絶縁膜5046を形成した後、パッシベーション膜5049を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。   Note that the steps from the formation of the third interlayer insulating film 5046 to the formation of the passivation film 5049 are continuously performed using a multi-chamber system (or inline system) film formation apparatus without being released into the atmosphere. It is effective.

なお、実際には図14(D)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとEL素子の信頼性が向上する。   Actually, when the state shown in FIG. 14 (D) is completed, a protective film (laminate film, ultraviolet curable resin film, etc.) or a light-transmitting material having high hermeticity and low degassing so as not to be exposed to the outside air. It is preferable to package (enclose) with a sealing material. At this time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.

また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット:FPC)を取り付けて製品として完成する。   In addition, if the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal drawn from the element or circuit formed on the substrate 5000 and the external signal terminal is attached. Completed as a product.

また、本実施例で示す工程に従えば、発光装置の作製に必要なフォトマスクの数を抑えることが出来る。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することが出来る。   Further, according to the steps shown in this embodiment, the number of photomasks necessary for manufacturing a light-emitting device can be suppressed. As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.

本実施例では、実施例8に示した構成とは異なる構成のアクティブマトリクス基板の作製工程について図15を用いて説明する。   In this embodiment, a manufacturing process of an active matrix substrate having a structure different from that shown in Embodiment 8 will be described with reference to FIGS.

なお、図15(A)までの工程は、実施例11において、図13(A)〜(D)、図14(A)に示した工程と同様である。ただし、画素部を構成する駆動用TFTは、ゲート電極の外側に形成される低濃度不純物領域(Loff領域)を有する、Nチャネル型のTFTである点が異なる。この駆動用TFTにおいては、実施例9に示したように、レジストによるマスクを用いて、ゲート電極の外側に低濃度不純物領域(Loff領域)を形成すれば良い。   The steps up to FIG. 15A are the same as the steps shown in FIGS. 13A to 13D and FIG. 14A in Example 11. However, the driving TFT constituting the pixel portion is different in that it is an N-channel TFT having a low concentration impurity region (Loff region) formed outside the gate electrode. In this driving TFT, as shown in Embodiment 9, a low concentration impurity region (Loff region) may be formed outside the gate electrode using a resist mask.

図13及び図14と同じ部分は同じ符号を用いて示し、説明は省略する。   The same parts as those in FIGS. 13 and 14 are denoted by the same reference numerals, and the description thereof is omitted.

図15(A)に示すように、第1の層間絶縁膜5101を形成する。この第1の層間絶縁膜5101としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5101は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。   As shown in FIG. 15A, a first interlayer insulating film 5101 is formed. The first interlayer insulating film 5101 is formed of an insulating film containing silicon with a thickness of 100 to 200 nm using a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film having a thickness of 100 nm is formed by plasma CVD. Needless to say, the first interlayer insulating film 5101 is not limited to a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.

次いで、図15(B)に示すように、加熱処理(熱処理)を行って、半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この加熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃で行えばよく、本実施例では410℃、1時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。   Next, as shown in FIG. 15B, heat treatment (heat treatment) is performed to recover the crystallinity of the semiconductor layer and activate the impurity element added to the semiconductor layer. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, it may be performed at 400 to 700 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, activation treatment was performed by heat treatment at 410 ° C. for 1 hour. . In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.

また、第1の層間絶縁膜5101を形成する前に加熱処理を行っても良い。ただし、第1の導電層5015a〜5019a及び、第2の導電層5015b〜5019bが熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶縁膜5101(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。   Further, heat treatment may be performed before the first interlayer insulating film 5101 is formed. However, when the first conductive layers 5015a to 5019a and the second conductive layers 5015b to 5019b are vulnerable to heat, the first interlayer insulating film 5101 (silicon is used to protect the wiring and the like as in this embodiment. Heat treatment is preferably performed after an insulating film (eg, a silicon nitride film) as a main component is formed.

上記の様に、第1の層間絶縁膜5101(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後に熱処理することにより、活性化処理と同時に、半導体層の水素化も行うことができる。水素化の工程では、第1の層間絶縁膜5101に含まれる水素により半導体層のダングリングボンドが終端される。   As described above, after the first interlayer insulating film 5101 (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed, the semiconductor layer is hydrogenated simultaneously with the activation process by heat treatment. Can do. In the hydrogenation step, dangling bonds in the semiconductor layer are terminated by hydrogen contained in the first interlayer insulating film 5101.

なお、活性化処理のための加熱処理とは別に、水素化のための加熱処理を行っても良い。   Note that heat treatment for hydrogenation may be performed separately from heat treatment for activation treatment.

ここで、第1の層間絶縁膜5101の存在に関係なく、半導体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素を用いる手段(プラズマ水素化)や、3〜100%の水素を含む雰囲気中において、300〜450℃で1〜12時間の加熱処理を行う手段でも良い。   Here, the semiconductor layer can be hydrogenated regardless of the presence of the first interlayer insulating film 5101. As other means for hydrogenation, means for using hydrogen excited by plasma (plasma hydrogenation) or heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. Means may be used.

以上の工程により、Nチャネル型TFTとPチャネル型TFTからなるCMOS回路を有する駆動回路部と、スイッチング用TFT、駆動用TFTとを有する画素部を同一基板上に形成することができる。   Through the above steps, a driver circuit portion including a CMOS circuit including an N-channel TFT and a P-channel TFT, and a pixel portion including a switching TFT and a driving TFT can be formed over the same substrate.

次いで、第1の層間絶縁膜5101上に、第2の層間絶縁膜5102を形成する。第2の層間絶縁膜5102としては、無機絶縁膜を用いることができる。例えば、CVD法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、SOG(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、第2の層間絶縁膜5102として、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と窒化珪素膜あるいは窒化酸化珪素膜の積層構造を用いても良い。   Next, a second interlayer insulating film 5102 is formed over the first interlayer insulating film 5101. An inorganic insulating film can be used as the second interlayer insulating film 5102. For example, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. Further, an organic insulating film can be used as the second interlayer insulating film 5102. For example, a film made of polyimide, polyamide, BCB (benzocyclobutene), acrylic, or the like can be used. Alternatively, a stacked structure of an acrylic film and a silicon nitride film or a silicon nitride oxide film may be used.

次いで、ドライエッチングまたはウエットエッチングを用い、第1の層間絶縁膜5101、第2の層間絶縁膜5102及びゲート絶縁膜5006をエッチングし、駆動回路部及び画素部を構成する各TFTの不純物領域(第3の不純物領域(N+領域)及び第4の不純物領域(P+領域))に達するコンタクトホールを形成する。   Next, dry etching or wet etching is used to etch the first interlayer insulating film 5101, the second interlayer insulating film 5102, and the gate insulating film 5006, so that impurity regions (first regions) of the TFTs constituting the driver circuit portion and the pixel portion are etched. Contact holes reaching the third impurity region (N + region) and the fourth impurity region (P + region)).

次いで、各不純物領域とそれぞれ電気的に接続される配線5103〜5109を形成する。なお本実施例では、配線5103〜5109は、膜厚100nmのTi膜と、膜厚350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望の形状にパターニングして形成する。   Next, wirings 5103 to 5109 that are electrically connected to the respective impurity regions are formed. In this embodiment, the wirings 5103 to 5109 are formed in a desired shape by continuously forming a laminated film of a 100 nm thick Ti film, a 350 nm thick Al film, and a 100 nm thick Ti film by a sputtering method. It is formed by patterning.

もちろん、三層構造に限らず、単層構造でもよいし、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。   Of course, not only a three-layer structure but also a single-layer structure, a two-layer structure, or a stacked structure of four or more layers may be used. The wiring material is not limited to Al and Ti, and other conductive films may be used. For example, the wiring may be formed by patterning a laminated film in which Al or Cu is formed on the TaN film and a Ti film is further formed.

画素部のスイッチング用TFTのソース領域またはドレイン領域の一方は、配線5106によってソース配線(5019aと5019bの積層)と電気的に接続され、もう一方は、配線5107によって画素部の駆動用TFTのゲート電極と電気的に接続される。   One of a source region and a drain region of the switching TFT in the pixel portion is electrically connected to a source wiring (a stack of 5019a and 5019b) by a wiring 5106, and the other is connected to a gate of the driving TFT in the pixel portion by a wiring 5107. It is electrically connected to the electrode.

次いで図15(C)に示すように、第3の層間絶縁膜5110を形成する。第3の層間絶縁膜5110としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、CVD法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、SOG(Spin On Glass)法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。   Next, as shown in FIG. 15C, a third interlayer insulating film 5110 is formed. As the third interlayer insulating film 5110, an inorganic insulating film or an organic insulating film can be used. As the inorganic insulating film, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG (Spin On Glass) method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.

第3の層間絶縁膜5110によって、基板上5000に形成されたTFTによる凹凸を緩和し、平坦化することができる。特に、第3の層間絶縁膜5110は平坦化の意味合いが強いので、平坦性に優れた膜が好ましい。   With the third interlayer insulating film 5110, unevenness due to the TFT formed on the substrate 5000 can be reduced and planarized. In particular, since the third interlayer insulating film 5110 has a strong meaning of planarization, a film having excellent planarity is preferable.

次いで、ドライエッチングまたはウエットエッチングを用い、第3の層間絶縁膜5110に、配線5108に達するコンタクトホールを形成する。   Next, a contact hole reaching the wiring 5108 is formed in the third interlayer insulating film 5110 by using dry etching or wet etching.

次いで、導電膜をパターニングして画素電極5111を形成する。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜(マグネシウムと銀との合金膜)を用いても良い。画素電極5111がEL素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができる。   Next, the pixel electrode 5111 is formed by patterning the conductive film. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a known MgAg film (an alloy film of magnesium and silver) may be used. The pixel electrode 5111 corresponds to the cathode of the EL element. As the cathode material, a conductive film made of an element belonging to Group 1 or Group 2 of the periodic table or a conductive film added with these elements can be used freely.

画素電極5111は、第3の層間絶縁膜5110に形成されたコンタクトホールによって、配線5108と電気的な接続がとられる。こうして、画素電極5111は、駆動用TFTのソース領域またはドレイン領域の一方と、電気的に接続される。   The pixel electrode 5111 is electrically connected to the wiring 5108 through a contact hole formed in the third interlayer insulating film 5110. Thus, the pixel electrode 5111 is electrically connected to one of the source region and the drain region of the driving TFT.

次いで図15(D)に示すように、各画素間のEL層を塗り分けるために、土手5112を形成する。土手5112としては、無機絶縁膜や有機絶縁膜を用いて形成する。無機絶縁膜としては、CVD法によって形成された窒化珪素膜あるいは窒化酸化珪素膜や、SOG法によって塗布された窒化珪素膜あるいは窒化酸化珪素膜等を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることができる。   Next, as shown in FIG. 15D, a bank 5112 is formed in order to separate the EL layers between the pixels. The bank 5112 is formed using an inorganic insulating film or an organic insulating film. As the inorganic insulating film, a silicon nitride film or a silicon nitride oxide film formed by a CVD method, a silicon nitride film or a silicon nitride oxide film applied by an SOG method, or the like can be used. An acrylic resin film or the like can be used as the organic insulating film.

ここで、土手5112を形成する際、ウエットエッチング法を用いることで容易にテーパー形状の側壁とすることが出来る。土手5112の側壁が十分になだらかでないと段差に起因するEL層の劣化が顕著な問題となってしまうため、注意が必要である。   Here, when the bank 5112 is formed, a tapered side wall can be easily formed by using a wet etching method. Care must be taken because the deterioration of the EL layer due to the level difference becomes a significant problem unless the side wall of the bank 5112 is sufficiently gentle.

なお、画素電極5111と配線5108を電気的に接続する際に、第3の層間絶縁膜5110に形成したコンタクトホールの部分にも、土手5112を形成する。こうして、コンタクトホール部分の凹凸による、画素電極の凹凸を土手5112によって埋めることにより、段差に起因するEL層の劣化を防いでいる。   Note that a bank 5112 is formed also in a contact hole portion formed in the third interlayer insulating film 5110 when the pixel electrode 5111 and the wiring 5108 are electrically connected. In this way, the unevenness of the pixel electrode due to the unevenness of the contact hole portion is filled with the bank 5112, thereby preventing the EL layer from being deteriorated due to the step.

第3の層間絶縁膜5110と土手5112の組み合わせの例を以下に挙げる。   Examples of combinations of the third interlayer insulating film 5110 and the bank 5112 are given below.

第3の層間絶縁膜5110として、プラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、土手5112としてもプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、SOG法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、土手5112としてもSOG法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また第3の層間絶縁膜5110として、SOG法によって形成した窒化珪素膜あるいは窒化酸化珪素膜とプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、土手5112としてプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、アクリルを用い、土手5112としてもアクリルを用いる組み合わせがある。また、第3の層間絶縁膜5110として、アクリルとプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜の積層膜を用い、土手5112としてプラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用いる組み合わせがある。また、第3の層間絶縁膜5110として、プラズマCVD法によって形成した窒化珪素膜あるいは窒化酸化珪素膜を用い、土手5112としてアクリルを用いる組み合わせがある。   There is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5110, and a silicon nitride film or a silicon nitride oxide film formed by the plasma CVD method is also used as the bank 5112. In addition, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by the SOG method is used as the third interlayer insulating film 5110 and a silicon nitride film or a silicon nitride oxide film formed by the SOG method is also used as the bank 5112. Further, as the third interlayer insulating film 5110, a silicon nitride film or a silicon nitride oxide film formed by an SOG method and a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method are used, and a plasma CVD method is used as the bank 5112. There are combinations using a silicon nitride film or a silicon nitride oxide film formed by the above method. Further, there is a combination in which acrylic is used for the third interlayer insulating film 5110 and acrylic is also used for the bank 5112. Further, as the third interlayer insulating film 5110, a laminated film of an acrylic and a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used, and a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the bank 5112. There are combinations that use. Further, there is a combination in which a silicon nitride film or a silicon nitride oxide film formed by a plasma CVD method is used as the third interlayer insulating film 5110 and acrylic is used as the bank 5112.

土手5112中に、カーボン粒子や金属粒子を添加し、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106〜1×1012Ωm(好ましくは、1×108〜1×1010Ωm)となるように、カーボン粒子や金属粒子の添加量を調節すればよい。 Carbon particles or metal particles may be added to the bank 5112 to reduce the resistivity and suppress the generation of static electricity. At this time, the addition amount of carbon particles or metal particles may be adjusted so that the resistivity is 1 × 10 6 to 1 × 10 12 Ωm (preferably 1 × 10 8 to 1 × 10 10 Ωm). .

次いで、土手5112に囲まれた、露出している画素電極5111上に、EL層5113を形成する。   Next, an EL layer 5113 is formed over the exposed pixel electrode 5111 surrounded by the bank 5112.

EL層5113としては、公知の有機発光材料や無機発光材料を用いることができる。   As the EL layer 5113, a known organic light emitting material or inorganic light emitting material can be used.

有機発光材料としては、低分子系有機発光材料、高分子系有機発光材料、中分子系有機材料を自由に用いることができる。なお、ここでは、中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を示すものとする。   As the organic light emitting material, a low molecular weight organic light emitting material, a high molecular weight organic light emitting material, and a medium molecular weight organic material can be freely used. Here, the medium molecular organic light emitting material refers to an organic light emitting material having no sublimation property and having a molecule number of 20 or less or a chained molecule length of 10 μm or less.

EL層5113は通常、積層構造である。代表的には、コダック・イーストマン・カンパニーのTangらが提案した「正孔輸送層/発光層/電子輸送層」という積層構造が挙げられる。また他にも、陰極上に電子輸送層/発光層/正孔輸送層/正孔注入層、または電子注入層/電子輸送層/発光層/正孔輸送層/正孔注入層の順に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。   The EL layer 5113 usually has a stacked structure. A typical example is a “hole transport layer / light emitting layer / electron transport layer” stacked structure proposed by Tang et al. Of Kodak Eastman Company. In addition, the electron transport layer / the light emitting layer / the hole transport layer / the hole injection layer, or the electron injection layer / the electron transport layer / the light emitting layer / the hole transport layer / the hole injection layer are stacked in this order on the cathode. Structure may be sufficient. You may dope a fluorescent pigment | dye etc. with respect to a light emitting layer.

本実施例では蒸着法により低分子系有機発光材料を用いてEL層5113を形成している。具体的には、発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Alq3)膜を設け、その上に、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。 In this embodiment, the EL layer 5113 is formed by a vapor deposition method using a low molecular weight organic light emitting material. Specifically, a 70 nm thick tris-8-quinolinolato aluminum complex (Alq 3 ) film is provided as a light emitting layer, and a 20 nm thick copper phthalocyanine (CuPc) film is provided thereon as a hole injection layer. It has a structure. The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene, or DCM1 to Alq 3 .

なお、図15(D)では一画素しか図示していないが、複数の色、例えば、R(赤)、G(緑)、B(青)の各色に対応したEL層5113を作り分ける構成とすることができる。   Although only one pixel is shown in FIG. 15D, the EL layer 5113 corresponding to each of a plurality of colors, for example, R (red), G (green), and B (blue) is separately formed. can do.

また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェン(PEDOT)膜をスピン塗布法により設け、その上に、発光層として100nm程度のパラフェニレンビニレン(PPV)膜を設けた積層構造によってEL層5113を構成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも可能である。   As an example of using a polymer organic light emitting material, a 20 nm polythiophene (PEDOT) film is provided by a spin coating method as a hole injection layer, and a paraphenylene vinylene (PPV) film of about 100 nm is formed thereon as a light emitting layer. The EL layer 5113 may be formed using a stacked structure. If a PPV π-conjugated polymer is used, the emission wavelength can be selected from red to blue. It is also possible to use an inorganic material such as silicon carbide for the electron transport layer or the electron injection layer.

なお、EL層5113は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、EL層5113は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。   Note that the EL layer 5113 is not limited to a layer in which a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, and the like are clearly distinguished. That is, the EL layer 5113 may have a structure in which a material that forms a hole injection layer, a hole transport layer, a light-emitting layer, an electron transport layer, an electron injection layer, or the like is mixed.

例えば、電子輸送層を構成する材料(以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する)とによって構成される混合層を、電子輸送層と発光層との間に有する構造のEL層5113であってもよい。   For example, a mixed layer composed of a material that constitutes an electron transport layer (hereinafter referred to as an electron transport material) and a material that constitutes a light emitting layer (hereinafter referred to as a light emitting material) is used as a light emitting layer. The EL layer 5113 may be provided between the layers.

次に、EL層5113の上には、透明導電膜からなる画素電極5114を形成する。透明導電膜としては、酸化インジウムと酸化スズの化合物(ITO)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウムを添加したものを用いてもよい。画素電極5114がEL素子の陽極に相当する。   Next, a pixel electrode 5114 made of a transparent conductive film is formed over the EL layer 5113. As the transparent conductive film, a compound of indium oxide and tin oxide (ITO), a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, indium oxide, or the like can be used. Moreover, you may use what added the gallium to the said transparent conductive film. The pixel electrode 5114 corresponds to the anode of the EL element.

画素電極5114まで形成された時点でEL素子が完成する。なお、EL素子とは、画素電極(陰極)5111、EL層5113及び画素電極(陽極)5114で形成されたダイオードを指す。   When the pixel electrode 5114 is formed, the EL element is completed. Note that an EL element refers to a diode formed with a pixel electrode (cathode) 5111, an EL layer 5113, and a pixel electrode (anode) 5114.

本実施例では、画素電極5114が透明導電膜によって形成されているため、EL素子が発した光は、基板5000とは逆側に向かって放射される。また、第3の層間絶縁膜5110によって、配線5106〜5109が形成された層とは別の層に、画素電極5111を形成している。そのため、実施例9に示した構成と比較して、開口率を上げることができる。   In this embodiment, since the pixel electrode 5114 is formed of a transparent conductive film, light emitted from the EL element is emitted toward the side opposite to the substrate 5000. In addition, a pixel electrode 5111 is formed in a layer different from the layer in which the wirings 5106 to 5109 are formed by the third interlayer insulating film 5110. Therefore, the aperture ratio can be increased as compared with the configuration shown in the ninth embodiment.

EL素子を完全に覆うようにして保護膜(パッシベーション膜)5115を設けることは有効である。保護膜5115としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができる。   It is effective to provide a protective film (passivation film) 5115 so as to completely cover the EL element. The protective film 5115 is formed using an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film, and the insulating film can be used as a single layer or a combination of stacked layers.

なお本実施例のように、EL素子が発した光が画素電極5114側から放射される場合、保護膜5115としては、光を透過する膜を用いる必要がある。   Note that when light emitted from the EL element is emitted from the pixel electrode 5114 side as in this embodiment, a film that transmits light needs to be used as the protective film 5115.

なお、土手5112を形成した後、保護膜5115を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。   Note that it is effective to continuously perform the process from the formation of the bank 5112 to the formation of the protective film 5115 without using the multi-chamber method (or in-line method) film formation apparatus without releasing to the atmosphere. .

なお、実際には図15(D)の状態まで完成したら、さらに外気に曝されないように、気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)等のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を配置したりするとEL素子の信頼性が向上する。   Actually, when the state shown in FIG. 15D is completed, a sealing film such as a protective film (laminate film, ultraviolet curable resin film, etc.) having high air tightness and less degassing is used so as not to be exposed to the outside air. It is preferable to package (enclose). At this time, if the inside of the sealing material is made an inert atmosphere or a hygroscopic material (for example, barium oxide) is arranged inside, the reliability of the EL element is improved.

また、パッケージング等の処理により気密性を高めたら、基板5000上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキット:FPC)を取り付けて製品として完成する。   In addition, if the airtightness is improved by processing such as packaging, a connector (flexible printed circuit: FPC) for connecting the terminal drawn from the element or circuit formed on the substrate 5000 and the external signal terminal is attached. Completed as a product.

本実施例では、本発明を用いて発光装置を作製した例について、図16を用いて説明する。   In this example, an example in which a light-emitting device is manufactured using the present invention will be described with reference to FIGS.

図16は、TFTが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図16(B)は、図16(A)のA−A’における断面図、図16(C)は図16(A)のB−B’における断面図である。   16 is a top view of a light-emitting device formed by sealing an element substrate on which a TFT is formed with a sealing material, and FIG. 16B is a cross-sectional view taken along line AA ′ of FIG. FIG. 16C is a cross-sectional view taken along the line BB ′ of FIG.

基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとを囲むようにして、シール材4009が設けられている。また画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとの上にシーリング材4008が設けられている。よって画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとは、基板4001とシール材4009とシーリング材4008とによって、充填材4210で密封されている。   A sealant 4009 is provided so as to surround the pixel portion 4002 provided over the substrate 4001, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b. In addition, a sealing material 4008 is provided over the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b. Therefore, the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b are sealed with the filler 4210 by the substrate 4001, the sealant 4009, and the sealant 4008. ing.

また基板4001上に設けられた画素部4002と、ソース信号線駆動回路4003と、第1及び第2のゲート信号線駆動回路4004a、4004bとは、複数のTFTを有している。図16(B)では代表的に、下地膜4010上に形成された、ソース信号線駆動回路4003に含まれるTFT(但し、ここではNチャネル型TFTとPチャネル型TFTを図示する)4201及び画素部4002に含まれるTFT4202を図示した。   In addition, the pixel portion 4002, the source signal line driver circuit 4003, and the first and second gate signal line driver circuits 4004a and 4004b provided over the substrate 4001 include a plurality of TFTs. In FIG. 16B, a TFT (note that an N-channel TFT and a P-channel TFT are illustrated here) 4201 and a pixel included in the source signal line driver circuit 4003 formed over the base film 4010 are typically shown. A TFT 4202 included in the portion 4002 is illustrated.

TFT4201及び4202上には層間絶縁膜(平坦化膜)4301aが形成され、その上にTFT4202のドレインと電気的に接続する画素電極(陽極)4203が形成される。画素電極4203としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。   An interlayer insulating film (planarization film) 4301a is formed on the TFTs 4201 and 4202, and a pixel electrode (anode) 4203 electrically connected to the drain of the TFT 4202 is formed thereon. As the pixel electrode 4203, a transparent conductive film having a large work function is used. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, or indium oxide can be used. Moreover, you may use what added the gallium to the said transparent conductive film.

そして、画素電極4203の上には絶縁膜4302が形成され、絶縁膜4302は画素電極4203の上に開口部が形成されている。この開口部において、画素電極4203の上には有機発光層4204が形成される。有機発光層4204は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系(モノマー系)材料と高分子系(ポリマー系)材料があるがどちらを用いても良い。   An insulating film 4302 is formed over the pixel electrode 4203, and an opening is formed over the pixel electrode 4203 in the insulating film 4302. In this opening, an organic light emitting layer 4204 is formed on the pixel electrode 4203. A known organic light emitting material or inorganic light emitting material can be used for the organic light emitting layer 4204. The organic light emitting material includes a low molecular (monomer) material and a high molecular (polymer) material, either of which may be used.

有機発光層4204の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。   As a method for forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used. The structure of the organic light emitting layer may be a laminated structure or a single layer structure by freely combining a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer.

有機発光層4204の上には遮光性を有する導電膜(代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜)からなる陰極4205が形成される。また、陰極4205と有機発光層4204の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層4204を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極4205を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式(クラスターツール方式)の成膜装置を用いることで上述のような成膜を可能とする。そして陰極4205は所定の電圧が与えられている。   On the organic light emitting layer 4204, a cathode 4205 made of a light-shielding conductive film (typically a conductive film containing aluminum, copper or silver as a main component or a laminated film of these with another conductive film) is formed. The In addition, it is desirable to remove moisture and oxygen present at the interface between the cathode 4205 and the organic light emitting layer 4204 as much as possible. Therefore, it is necessary to devise a method in which the organic light emitting layer 4204 is formed in a nitrogen or rare gas atmosphere and the cathode 4205 is formed without being exposed to oxygen or moisture. In this embodiment, the above-described film formation can be performed by using a multi-chamber type (cluster tool type) film formation apparatus. The cathode 4205 is given a predetermined voltage.

以上のようにして、画素電極(陽極)4203、有機発光層4204及び陰極4205からなる発光素子4303が形成される。そして発光素子4303を覆うように、絶縁膜4302上に保護膜4209が形成されている。保護膜4209は、発光素子4303に酸素や水分等が入り込むのを防ぐのに効果的である。   As described above, the light emitting element 4303 including the pixel electrode (anode) 4203, the organic light emitting layer 4204, and the cathode 4205 is formed. A protective film 4209 is formed over the insulating film 4302 so as to cover the light emitting element 4303. The protective film 4209 is effective in preventing oxygen, moisture, and the like from entering the light emitting element 4303.

4005aは電源線に接続された引き回し配線であり、TFT4202の第1の電極に接続されている。引き回し配線4005aはシール材4009と基板4001との間を通り、異方導電性フィルム4300を介してFPC4006が有するFPC用配線4301bに電気的に接続される。   Reference numeral 4005a denotes a lead wiring connected to the power supply line, which is connected to the first electrode of the TFT 4202. The lead wiring 4005a passes between the sealant 4009 and the substrate 4001, and is electrically connected to the FPC wiring 4301b included in the FPC 4006 through the anisotropic conductive film 4300.

シーリング材4008としては、ガラス材、金属材(代表的にはステンレス材)、セラミックス材、プラスチック材(プラスチックフィルムも含む)を用いることができる。プラスチック材としては、FRP(Fiberglass‐Reinforced‐Plastics)板、PVF(ポリビニルフルオライド)フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。   As the sealing material 4008, a glass material, a metal material (typically a stainless steel material), a ceramic material, or a plastic material (including a plastic film) can be used. As the plastic material, an FRP (Fiberglass-Reinforced-Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.

但し、発光素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。   However, when the light emission direction from the light emitting element is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.

また、充填材4210としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、PVC(ポリビニルクロライド)、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレンビニルアセテート)を用いることができる。本実施例では充填材として窒素を用いた。   Further, as the filler 4210, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicon resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.

また充填材4210を吸湿性物質(好ましくは酸化バリウム)もしくは酸素を吸着しうる物質にさらしておくために、シーリング材4008の基板4001側の面に凹部4007を設けて吸湿性物質または酸素を吸着しうる物質4207を配置する。そして、吸湿性物質または酸素を吸着しうる物質4207が飛び散らないように、凹部カバー材4208によって吸湿性物質または酸素を吸着しうる物質4207は凹部4007に保持されている。なお凹部カバー材4208は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質4207は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質4207を設けることで、発光素子4303の劣化を抑制できる。   In order to expose the filler 4210 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, a recess 4007 is provided on the surface of the sealing material 4008 on the substrate 4001 side to adsorb the hygroscopic substance or oxygen. A possible substance 4207 is placed. In order to prevent the hygroscopic substance or the substance 4207 capable of adsorbing oxygen from scattering, the concave part cover material 4208 holds the hygroscopic substance or the substance 4207 capable of adsorbing oxygen in the concave part 4007. Note that the concave cover material 4208 has a fine mesh shape, and is configured to allow air and moisture to pass therethrough but not a hygroscopic substance or a substance 4207 capable of adsorbing oxygen. By providing the hygroscopic substance or the substance 4207 capable of adsorbing oxygen, deterioration of the light-emitting element 4303 can be suppressed.

図16(C)に示すように、画素電極4203が形成されると同時に、引き回し配線4005a上に接するように導電性膜4203aが形成される。   As shown in FIG. 16C, the conductive film 4203a is formed so as to be in contact with the lead wiring 4005a at the same time as the pixel electrode 4203 is formed.

また、異方導電性フィルム4300は導電性フィラー4300aを有している。基板4001とFPC4006とを熱圧着することで、基板4001上の導電性膜4203aとFPC4006上のFPC用配線4301bとが、導電性フィラー4300aによって電気的に接続される。   The anisotropic conductive film 4300 has a conductive filler 4300a. By thermally pressing the substrate 4001 and the FPC 4006, the conductive film 4203a on the substrate 4001 and the FPC wiring 4301b on the FPC 4006 are electrically connected by the conductive filler 4300a.

本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。   In the present invention, by using an organic light emitting material that can utilize phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. This makes it possible to reduce the power consumption, extend the life, and reduce the weight of the light emitting element.

ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)   Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown. (T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.)

上記の論文により報告された有機発光材料(クマリン色素)の分子式を以下に示す。 The molecular formula of the organic light-emitting material (coumarin dye) reported by the above paper is shown below.

Figure 2006072376
Figure 2006072376

(M.A.Baldo, D.F.O’Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)   (M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)

上記の論文により報告された有機発光材料(Pt錯体)の分子式を以下に示す。   The molecular formula of the organic light-emitting material (Pt complex) reported by the above paper is shown below.

Figure 2006072376
Figure 2006072376

(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)   (MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K .Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)

上記の論文により報告された有機発光材料(Ir錯体)の分子式を以下に示す。 The molecular formula of the organic light emitting material (Ir complex) reported by the above paper is shown below.

Figure 2006072376
Figure 2006072376

以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より3〜4倍の高い外部発光量子効率の実現が可能となる。   As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons.

本発明におけるトランジスタのしきい値補正の方法として、補正に用いるトランジスタのゲート・ドレイン間を短絡してダイオード化した状態でソース・ドレイン間に電流を流し、ソース・ドレイン間の電圧がトランジスタのしきい値に等しくなる現象を利用しているが、これは本発明で紹介したような画素部への適用のみならず、駆動回路への応用も可能である。   As a method for correcting the threshold value of a transistor in the present invention, a current is passed between the source and drain while the gate and drain of the transistor used for correction are short-circuited to form a diode, and the voltage between the source and drain is reduced. Although the phenomenon equal to the threshold value is used, this can be applied not only to the pixel portion introduced in the present invention but also to a drive circuit.

例として、電流を画素などへ出力する駆動回路における、電流源回路を挙げる。電流源回路は、入力された電圧信号から、所望の電流を出力する回路である。電流源回路内の電流源トランジスタのゲート電極に電圧信号が入力され、そのゲート・ソース間電圧に応じた電流が、電流源トランジスタを介して出力される。つまり、電流源トランジスタのしきい値補正に、本発明のしきい値補正方法を用いる。   As an example, a current source circuit in a drive circuit that outputs current to a pixel or the like will be described. The current source circuit is a circuit that outputs a desired current from an input voltage signal. A voltage signal is input to the gate electrode of the current source transistor in the current source circuit, and a current corresponding to the gate-source voltage is output via the current source transistor. That is, the threshold correction method of the present invention is used for threshold correction of the current source transistor.

図27(A)に、電流源回路の利用例を示す。シフトレジスタより順次サンプリングパルスが出力され、該サンプリングパルスはそれぞれの電流源回路9001へと入力され、該サンプリングパルスが電流源回路9001に入力されたタイミングに従って、映像信号のサンプリングを行う。この場合、サンプリング動作は点順次で行われる。   FIG. 27A shows an example of use of a current source circuit. Sampling pulses are sequentially output from the shift register, the sampling pulses are input to the respective current source circuits 9001, and the video signal is sampled in accordance with the timing at which the sampling pulses are input to the current source circuit 9001. In this case, the sampling operation is performed in a dot sequential manner.

簡単な動作タイミングを図27(B)に示す。i行目のゲート信号線が選択されている期間は、シフトレジスタからサンプリングパルスが出力され、映像信号のサンプリングを行う期間と、帰線期間とに分けられる。この帰線期間において、本発明のしきい値補正動作、つまり、各部の電位を初期化したり、トランジスタのしきい値電圧を取得したりする一連の動作を行う。つまり、しきい値取得動作は1水平期間ごとに行うことが出来る。   Simple operation timing is shown in FIG. The period in which the i-th gate signal line is selected is divided into a period in which a sampling pulse is output from the shift register and the video signal is sampled, and a blanking period. In this blanking period, the threshold correction operation of the present invention, that is, a series of operations for initializing the potential of each part and acquiring the threshold voltage of the transistor is performed. That is, the threshold value acquisition operation can be performed every horizontal period.

図28(A)に、図27とは異なる構成の電流を画素などへ出力する駆動回路の構成を示す。図27の場合と異なる点としては、1段のサンプリングパルスによって制御される電流源回路9001は、9001A、9001Bの2つとなっており、電流源制御信号によって、双方の動作が選択される。   FIG. 28A illustrates a structure of a driver circuit that outputs current having a structure different from that in FIG. 27 to a pixel or the like. The difference from the case of FIG. 27 is that there are two current source circuits 9001 controlled by a sampling pulse of one stage, 9001A and 9001B, and both operations are selected by a current source control signal.

図28(B)に示すように、電流源制御信号は、例えば1水平期間ごとに切り替わるようにする。すると電流源回路9001A、9001Bの動作は、一方が画素などへの電流出力を行い、他方が映像信号の入力などを行う。これが行ごとに入れ替わり行われる。この場合、サンプリング動作は線順次で行われる。   As shown in FIG. 28B, the current source control signal is switched every horizontal period, for example. Then, one of the operations of the current source circuits 9001A and 9001B outputs a current to a pixel and the other inputs a video signal. This is done for each row. In this case, the sampling operation is performed line-sequentially.

図29(A)に、さらに異なる構成の駆動回路の構成を示す。ここでは、1段のサンプリングパルスによって制御される電流源回路9001は、9001A、9001B、9001Cの3つとなっており、ビデオ入力制御信号、出力制御信号によって、それぞれの動作が選択される。   FIG. 29A shows a structure of a driver circuit having a different structure. Here, there are three current source circuits 9001 controlled by one-stage sampling pulses, 9001A, 9001B, and 9001C, and each operation is selected by a video input control signal and an output control signal.

図29(B)に示すように、ビデオ入力制御信号、出力制御信号によって、1水平期間ごとに、電流源回路9001A〜9001Cの動作が、しきい値補正→映像信号入力→画素への電流出力といった順に切り替わるようにする。サンプリング動作は、図28に示した構成と同様、線順次で行われる。   As shown in FIG. 29B, the operation of the current source circuits 9001A to 9001C is controlled by threshold value correction → video signal input → current output to the pixel every horizontal period by the video input control signal and the output control signal. It is made to switch in order. The sampling operation is performed line-sequentially as in the configuration shown in FIG.

図30(A)に、さらに異なる構成の駆動回路の構成を示す。図27の構成においては、映像信号の形式はデジタル・アナログを問わないが、図30(A)の構成では、デジタル映像信号を入力する。入力されたデジタル映像信号は、サンプリングパルスの出力に従って第1のラッチ回路に取りこまれ、一行分の映像信号の取り込みが終了した後、第2のラッチ回路に転送され、その後、各電流源回路9001A〜9001Cへと入力される。ここで、電流源回路9001A〜9001Cは、それぞれから出力される電流値が異なっている。例えば、電流値の比が1:2:4となっている。つまり、並列にn個の電流源回路を配置し、その電流値の比を1:2:4:・・・2(n-1)とし、各電流源回路から出力される電流を足し合わせることにより、出力される電流値を線形的に変化させることが出来る。 FIG. 30A shows a structure of a driver circuit having a different structure. In the configuration of FIG. 27, the format of the video signal may be either digital or analog, but in the configuration of FIG. 30A, a digital video signal is input. The input digital video signal is taken into the first latch circuit according to the output of the sampling pulse, and after the capture of the video signal for one row is completed, it is transferred to the second latch circuit, and then each current source circuit It is input to 9001A to 9001C. Here, the current source circuits 9001A to 9001C have different current values output from the current source circuits 9001A to 9001C. For example, the current value ratio is 1: 2: 4. In other words, n current source circuits are arranged in parallel, the ratio of the current values is 1: 2: 4:... 2 (n-1) , and the currents output from the respective current source circuits are added up. Thus, the output current value can be changed linearly.

動作タイミングは、図27に示したものとほぼ同様であり、サンプリング動作を行わない帰線期間内に、電流源回路9001において、しきい値補正動作が行われ、続いてラッチ回路に保持されているデータが転送され、電流源回路9001においてV−I変換を行い、画素へ電流を出力する。サンプリング動作は、図28に示した構成と同様、線順次で行われる。   The operation timing is substantially the same as that shown in FIG. 27, and the threshold correction operation is performed in the current source circuit 9001 within the blanking period in which the sampling operation is not performed, and subsequently held in the latch circuit. The current data is transferred, V-I conversion is performed in the current source circuit 9001, and a current is output to the pixel. The sampling operation is performed line-sequentially as in the configuration shown in FIG.

図31(A)に、さらに異なる構成の電流を画素などへ出力する駆動回路の構成を示す。この構成では、ラッチ回路に取り込まれたデジタル映像信号は、ラッチ信号の入力によってD/A変換回路へと転送され、アナログ映像信号へと変換され、該アナログ映像信号が各電流源回路9001へと入力されて、電流が出力される。   FIG. 31A illustrates a structure of a driver circuit that outputs current having a different structure to a pixel or the like. In this configuration, the digital video signal captured by the latch circuit is transferred to the D / A conversion circuit by the input of the latch signal, converted into an analog video signal, and the analog video signal is sent to each current source circuit 9001. Input, current is output.

また、このようなD/A変換回路に、例えばガンマ補正用の機能を持たせても良い。   Further, such a D / A conversion circuit may be provided with a function for gamma correction, for example.

図31(B)に示すように、帰線期間内にしきい値補正、ラッチデータ転送が行われ、ある行のサンプリング動作が行われている期間に、前行の映像信号のV−I変換、画素などへの電流の出力が行われる。サンプリング動作は、図28に示した構成と同様、線順次で行われる。   As shown in FIG. 31B, threshold value correction and latch data transfer are performed within the blanking period, and a V-I conversion of the video signal of the previous row is performed during the sampling operation of a certain row. Current is output to a pixel or the like. The sampling operation is performed line-sequentially as in the configuration shown in FIG.

以上に示した構成に限らず、電流源回路によってV−I変換を行うような場合には、本発明のしきい値補正手段の適用が可能である。また、図28、図29に示したように、複数の電流源回路を並列に配置し、切り替えて使用するといった構成を、図30、図31等の構成と組み合わせて使用しても良い。   The present invention is not limited to the configuration described above, and the threshold value correcting means of the present invention can be applied to the case where VI conversion is performed by a current source circuit. Also, as shown in FIGS. 28 and 29, a configuration in which a plurality of current source circuits are arranged in parallel and used by switching may be used in combination with the configurations of FIGS.

本明細書でこれまでに示してきた構成では、駆動用TFTにはPチャネル型TFTを用いていたが、本発明は駆動用TFTにNチャネル型TFTを用いた場合の構成にも適用が可能である。図32(A)に構成を示す。   In the configuration shown so far in this specification, a P-channel TFT is used as the driving TFT. However, the present invention can also be applied to a configuration in which an N-channel TFT is used as the driving TFT. It is. FIG. 32A shows the configuration.

駆動用TFT3210はNチャネル型であり、この場合、ソース領域はEL素子3215の陽極と接続されている側であり、ドレイン領域は、TFT3211を介して電流供給線3214と接続されている側となる。そこで、容量手段3212、3213は、駆動用TFT3210のゲート・ソース間の電圧を保持出来るようなノードに設ける。   The driving TFT 3210 is an N-channel type. In this case, the source region is on the side connected to the anode of the EL element 3215 and the drain region is on the side connected to the current supply line 3214 through the TFT 3211. . Therefore, the capacitor units 3212 and 3213 are provided at nodes that can hold the gate-source voltage of the driving TFT 3210.

動作について説明する。図32(B)に示すように、まず、駆動用TFT3208がONするように他のTFTを導通する。続いて、図32(C)に示すように、TFT3209、3211をOFFすると、駆動用TFT3208のゲート・ソース間電圧がそのしきい値電圧に等しくなるまで、図のように電荷が移動し、やがて駆動用TFT3208がOFFする。このとき、容量手段3212には、駆動用TFT32080のしきい値電圧が保持されている。   The operation will be described. As shown in FIG. 32B, first, other TFTs are turned on so that the driving TFT 3208 is turned on. Subsequently, as shown in FIG. 32C, when the TFTs 3209 and 3211 are turned OFF, the charges move as shown in the figure until the gate-source voltage of the driving TFT 3208 becomes equal to the threshold voltage. The driving TFT 3208 is turned OFF. At this time, the capacitor unit 3212 holds the threshold voltage of the driving TFT 3080.

続いて、図32(D)に示すように、映像信号が入力される。先に容量手段3212に保持されているしきい値電圧が、この映像信号に上乗せされて、駆動用TFT3208のゲートに入力され、このときの駆動用TFT3208のゲート・ソース間電圧にしたがって、電流供給線3214からEL素子3215に電流が供給されることになる。よって、隣接画素において、駆動用TFT3208のしきい値電圧がばらついたとしても、そのばらつきに関係なく、容量手段3212によってしきい値電圧が映像信号に上乗せされるため、駆動用TFTのゲート・ソース間電圧は隣接画素ごとにばらつくことがない。   Subsequently, a video signal is input as shown in FIG. The threshold voltage previously held in the capacitor means 3212 is added to this video signal and input to the gate of the driving TFT 3208, and current supply is performed according to the gate-source voltage of the driving TFT 3208 at this time. Current is supplied from the line 3214 to the EL element 3215. Therefore, even if the threshold voltage of the driving TFT 3208 varies in adjacent pixels, the threshold voltage is added to the video signal by the capacitor means 3212 regardless of the variation. The inter-voltage does not vary between adjacent pixels.

さらに、図32に示した構成でEL素子3215が発光によって劣化した場合、陽極−陰極間の電圧が上昇する。これにより、通常であれば駆動用TFT3208のソース領域の電位が上昇し、結果として発光時のゲート・ソース間電圧が小さくなってしまうという問題が考えられるが、本実施例で示した構成によると、図32(B)〜(C)における、しきい値電圧の取得において、TFT3209がONすることによって、駆動用TFT3208のソース領域の電位は、電源線3216の電位に固定される。よって前述のように、駆動用TFT3208のゲート・ソース間電圧が小さくなることがないため、経時的な輝度低下を抑えることが出来る。   Furthermore, when the EL element 3215 is deteriorated by light emission in the configuration shown in FIG. 32, the voltage between the anode and the cathode increases. As a result, the potential of the source region of the driving TFT 3208 increases normally, and as a result, the gate-source voltage at the time of light emission may be reduced. However, according to the configuration shown in this embodiment, 32B to 32C, in acquiring the threshold voltage, the TFT 3209 is turned on, whereby the potential of the source region of the driving TFT 3208 is fixed to the potential of the power supply line 3216. Therefore, as described above, the gate-source voltage of the driving TFT 3208 is not reduced, so that a decrease in luminance with time can be suppressed.

なお、本実施例において、駆動用TFT3210はNチャネル型としている。他のTFTは、ON・OFFの制御のみを行うスイッチ素子として用いているので、その極性は問わない。また、TFT3207、3208については、ON、OFFのタイミングが同一であるので、ゲート信号線を共有しているが、スイッチ素子の制御についてはこの限りでない。   Note that in this embodiment, the driving TFT 3210 is an N-channel type. The other TFTs are used as switching elements that perform only ON / OFF control, and therefore their polarities do not matter. The TFTs 3207 and 3208 share the same gate signal line because the ON and OFF timings are the same, but the switching element is not limited to this.

また、TFT3211は、EL素子3215への電流供給を任意のタイミングで遮断するための消去用TFTとしても用いることが出来る。   The TFT 3211 can also be used as an erasing TFT for cutting off current supply to the EL element 3215 at an arbitrary timing.

発光素子を用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。   Since a light-emitting device using a light-emitting element is a self-luminous type, it has excellent visibility in a bright place and a wide viewing angle compared to a liquid crystal display. Therefore, it can be used for display portions of various electronic devices.

本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図17に示す。   As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, A portable information terminal (mobile computer, mobile phone, portable game machine, electronic book, etc.), an image playback device equipped with a recording medium (specifically, a recording medium such as a Digital Versatile Disc (DVD), etc.) A device provided with a display capable of displaying). In particular, it is desirable to use a light-emitting device for a portable information terminal that often has an opportunity to see a screen from an oblique direction because the wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.

図17(A)は発光素子表示装置であり、筐体3001、支持台3002、表示部3003、スピーカー部3004、ビデオ入力端子3005等を含む。本発明の発光装置は表示部3003に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パーソナルコンピュータ用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。   FIG. 17A illustrates a light-emitting element display device which includes a housing 3001, a support base 3002, a display portion 3003, a speaker portion 3004, a video input terminal 3005, and the like. The light emitting device of the present invention can be used for the display portion 3003. Since the light-emitting device is a self-luminous type, a backlight is not necessary and a display portion thinner than a liquid crystal display can be obtained. The light emitting element display device includes all information display devices for personal computers, TV broadcast reception, advertisement display, and the like.

図17(B)はデジタルスチルカメラであり、本体3101、表示部3102、受像部3103、操作キー3104、外部接続ポート3105、シャッター3106等を含む。本発明の発光装置は表示部3102に用いることができる。   FIG. 17B shows a digital still camera, which includes a main body 3101, a display portion 3102, an image receiving portion 3103, operation keys 3104, an external connection port 3105, a shutter 3106, and the like. The light emitting device of the present invention can be used for the display portion 3102.

図17(C)はノート型パーソナルコンピュータであり、本体3201、筐体3202、表示部3203、キーボード3204、外部接続ポート3205、ポインティングマウス3206等を含む。本発明の発光装置は表示部3203に用いることができる。   FIG. 17C shows a laptop personal computer, which includes a main body 3201, a housing 3202, a display portion 3203, a keyboard 3204, an external connection port 3205, a pointing mouse 3206, and the like. The light emitting device of the present invention can be used for the display portion 3203.

図17(D)はモバイルコンピュータであり、本体3301、表示部3302、スイッチ3303、操作キー3304、赤外線ポート3305等を含む。本発明の発光装置は表示部3302に用いることができる。   FIG. 17D illustrates a mobile computer, which includes a main body 3301, a display portion 3302, a switch 3303, operation keys 3304, an infrared port 3305, and the like. The light-emitting device of the present invention can be used for the display portion 3302.

図17(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体3401、筐体3402、表示部A3403、表示部B3404、記録媒体(DVD等)読込部3405、操作キー3406、スピーカー部3407等を含む。表示部A3403は主として画像情報を表示し、表示部B3404は主として文字情報を表示するが、本発明の発光装置はこれら表示部A、B3403、3404に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。   FIG. 17E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 3401, a housing 3402, a display portion A3403, a display portion B3404, a recording medium (DVD or the like). A reading unit 3405, operation keys 3406, a speaker unit 3407, and the like are included. Although the display portion A 3403 mainly displays image information and the display portion B 3404 mainly displays character information, the light-emitting device of the present invention can be used for the display portions A, B 3403, and 3404. Note that an image reproducing device provided with a recording medium includes a home game machine and the like.

図17(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体3501、表示部3502、アーム部3503を含む。本発明の発光装置は表示部3502に用いることができる。   FIG. 17F illustrates a goggle type display (head mounted display), which includes a main body 3501, a display portion 3502, and an arm portion 3503. The light emitting device of the present invention can be used for the display portion 3502.

図17(G)はビデオカメラであり、本体3601、表示部3602、筐体3603、外部接続ポート3604、リモコン受信部3605、受像部3606、バッテリー3607、音声入力部3608、操作キー3609、接眼部3610等を含む。本発明の発光装置は表示部3602に用いることができる。   FIG. 17G illustrates a video camera, which includes a main body 3601, a display portion 3602, a housing 3603, an external connection port 3604, a remote control receiving portion 3605, an image receiving portion 3606, a battery 3607, an audio input portion 3608, operation keys 3609, and an eyepiece. Part 3610 and the like. The light-emitting device of the present invention can be used for the display portion 3602.

図17(H)は携帯電話であり、本体3701、筐体3702、表示部3703、音声入力部3704、音声出力部3705、操作キー3706、外部接続ポート3707、アンテナ3708等を含む。本発明の発光装置は表示部3703に用いることができる。なお、表示部3703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。   FIG. 17H illustrates a mobile phone, which includes a main body 3701, a housing 3702, a display portion 3703, an audio input portion 3704, an audio output portion 3705, operation keys 3706, an external connection port 3707, an antenna 3708, and the like. The light-emitting device of the present invention can be used for the display portion 3703. Note that the display portion 3703 can suppress current consumption of the mobile phone by displaying white characters on a black background.

なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。   If the light emission luminance of the organic light emitting material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used in a front type or rear type projector.

また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。   In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the organic light emitting material has a very high response speed, the light emitting device is preferable for displaying moving images.

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。   In addition, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例1〜13に示したいずれの構成の発光装置を用いても良い。   As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in Embodiments 1 to 13.

本発明の発光装置における画素構成の一形態を示す回路図と画素の動作について示す図。4A and 4B are a circuit diagram illustrating one mode of a pixel structure in a light-emitting device of the present invention and a diagram illustrating an operation of the pixel. 図1に示した画素の駆動について説明する図。FIG. 4 is a diagram for explaining driving of the pixel illustrated in FIG. 1. 一般的に用いられる発光装置の画素の構成例を示す回路図。FIG. 10 is a circuit diagram illustrating a configuration example of a pixel of a light-emitting device that is generally used. デジタル映像信号を用いて時間階調方式によって駆動する場合の画素の構成を示す回路図。FIG. 6 is a circuit diagram illustrating a configuration of a pixel when driven by a time gray scale method using a digital video signal. しきい値ばらつきの補正が可能な画素の構成を示す回路図と画素の動作について示す図。The circuit diagram which shows the structure of the pixel which can correct | amend threshold value dispersion | variation, and the figure which shows about operation | movement of a pixel. 図5に示した画素の駆動について説明する図。FIG. 6 illustrates driving of the pixel illustrated in FIG. 5. 本発明の一実施例であるアナログ映像信号入力方式の発光装置の構成例を示す図。The figure which shows the structural example of the light-emitting device of the analog video signal input system which is one Example of this invention. 図7に示した発光装置におけるソース信号線駆動回路およびゲート信号線駆動回路の構成例を示す図。FIG. 8 illustrates a configuration example of a source signal line driver circuit and a gate signal line driver circuit in the light-emitting device illustrated in FIG. 7. 本発明の一実施例であるデジタル映像信号入力方式の発光装置の構成例を示す図。The figure which shows the structural example of the light-emitting device of the digital video signal input system which is one Example of this invention. 図9に示した発光装置におけるソース信号線駆動回路の構成例を示す図。FIG. 10 illustrates a configuration example of a source signal line driver circuit in the light emitting device illustrated in FIG. 9. 図8と異なる構成のゲート信号線駆動回路の構成例を示す図。FIG. 9 is a diagram illustrating a configuration example of a gate signal line driver circuit having a configuration different from that in FIG. 8. 図11に示したゲート信号線駆動回路のパルス出力タイミングを説明する図。FIG. 12 is a diagram for explaining pulse output timings of the gate signal line driver circuit shown in FIG. 11. 発光装置の製造工程例を示す図。FIG. 11 illustrates an example of a manufacturing process of a light-emitting device. 発光装置の製造工程例を示す図。FIG. 11 illustrates an example of a manufacturing process of a light-emitting device. 発光装置の製造工程例を示す図。FIG. 11 illustrates an example of a manufacturing process of a light-emitting device. 発光装置の外観図および断面図。The external view and sectional drawing of a light-emitting device. 本発明が適用可能な電子機器の例を示す図。FIG. 11 illustrates an example of an electronic device to which the present invention is applicable. 本発明の発光装置における画素構成の一実施例を示す回路図と画素の動作について示す図。FIG. 4 is a circuit diagram illustrating an example of a pixel structure in a light-emitting device of the present invention and a diagram illustrating an operation of the pixel. 図18に示した画素の駆動について説明する図。FIG. 19 illustrates driving of the pixel illustrated in FIG. 18. 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。FIG. 6 is a circuit diagram illustrating an example of a pixel structure in a light-emitting device of the present invention and a diagram illustrating an operation thereof. 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。FIG. 6 is a circuit diagram illustrating an example of a pixel structure in a light-emitting device of the present invention and a diagram illustrating an operation thereof. 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。FIG. 6 is a circuit diagram illustrating an example of a pixel structure in a light-emitting device of the present invention and a diagram illustrating an operation thereof. 図22に示した画素構成のバリエーションについて示す回路図。FIG. 23 is a circuit diagram showing variations of the pixel configuration shown in FIG. 22. 本発明の画素を有する発光装置を、デジタル時間階調方式によって駆動する場合の、ゲート信号線におけるタイミングチャートを示す図。FIG. 9 is a timing chart of gate signal lines in the case where a light-emitting device having a pixel of the present invention is driven by a digital time gray scale method. 図24のタイミングチャートに従ってゲート信号線にパルスを出力するためのゲート信号線駆動回路の構成を示す図。FIG. 25 is a diagram showing a configuration of a gate signal line driving circuit for outputting a pulse to a gate signal line according to the timing chart of FIG. 24. 本発明の動作原理を説明する図。The figure explaining the operation | movement principle of this invention. 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the threshold value correction principle of this invention. 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the threshold value correction principle of this invention. 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the threshold value correction principle of this invention. 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the threshold value correction principle of this invention. 本発明のしきい値補正原理を用いて電流源回路を構成する例を示す図。The figure which shows the example which comprises a current source circuit using the threshold value correction principle of this invention. 本発明の発光装置における画素構成の一実施例を示す回路図および動作について示す図。FIG. 6 is a circuit diagram illustrating an example of a pixel structure in a light-emitting device of the present invention and a diagram illustrating an operation thereof.

Claims (61)

発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls the supply of voltage to the gate of the first transistor;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor;
A fourth transistor for controlling supply of voltage to the second electrode of the capacitor;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls the supply of voltage to the gate of the first transistor;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor;
A fourth transistor for controlling supply of voltage to the second electrode of the capacitor;
A fifth transistor for controlling supply of a video signal to the second electrode of the capacitive element;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
ソース信号線から前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls the supply of voltage to the gate of the first transistor;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor;
A fourth transistor for controlling supply of voltage to the second electrode of the capacitor;
A fifth transistor for controlling supply of a video signal from a source signal line to the second electrode of the capacitor;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of voltage to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第4のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of voltage to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A fifth transistor for controlling supply of a video signal to the second electrode of the capacitor based on a signal supplied from a fourth gate signal line;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第4のゲート信号線から供給される信号に基づきソース信号線から前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of voltage to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A fifth transistor that controls supply of a video signal from the source signal line to the second electrode of the capacitor based on a signal supplied from the fourth gate signal line;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記第1のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of a voltage to the second electrode of the capacitor based on a signal supplied from the first gate signal line;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記第1のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of a voltage to the second electrode of the capacitor based on a signal supplied from the first gate signal line;
A fifth transistor for controlling supply of a video signal to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A pixel circuit for driving a light-emitting element.
発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記第1のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第3のゲート信号線から供給される信号に基づきソース信号線から前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有することを特徴とする発光素子を駆動する画素回路。
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of a voltage to the second electrode of the capacitor based on a signal supplied from the first gate signal line;
A fifth transistor that controls supply of a video signal from a source signal line to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A pixel circuit for driving a light-emitting element.
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls the supply of voltage to the gate of the first transistor;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor;
A fourth transistor for controlling supply of voltage to the second electrode of the capacitor;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls the supply of voltage to the gate of the first transistor;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor;
A fourth transistor for controlling supply of voltage to the second electrode of the capacitor;
A fifth transistor for controlling supply of a video signal to the second electrode of the capacitive element;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
ソース信号線から前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls the supply of voltage to the gate of the first transistor;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor;
A fourth transistor for controlling supply of voltage to the second electrode of the capacitor;
A fifth transistor for controlling supply of a video signal from a source signal line to the second electrode of the capacitor;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of voltage to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第4のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of voltage to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A fifth transistor for controlling supply of a video signal to the second electrode of the capacitor based on a signal supplied from a fourth gate signal line;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第4のゲート信号線から供給される信号に基づきソース信号線から前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of voltage to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A fifth transistor that controls supply of a video signal from the source signal line to the second electrode of the capacitor based on a signal supplied from the fourth gate signal line;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記第1のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of a voltage to the second electrode of the capacitor based on a signal supplied from the first gate signal line;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記第1のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第3のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of a voltage to the second electrode of the capacitor based on a signal supplied from the first gate signal line;
A fifth transistor for controlling supply of a video signal to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A light-emitting device including:
発光素子と、
前記発光素子を制御する第1のトランジスタと、
第1の電極が前記第1のトランジスタのゲートに接続され、前記第1のトランジスタのしきい値電圧に応じた電圧を保持する容量素子と、
第1のゲート信号線から供給される信号に基づき前記第1のトランジスタのゲートに対する電圧の供給を制御する第2のトランジスタと、
第2のゲート信号線から供給される信号に基づき配線から前記第1のトランジスタのソースまたはドレインの一方に対する電圧の供給を制御する第3のトランジスタと、
前記第1のゲート信号線から供給される信号に基づき前記容量素子の第2の電極に対する電圧の供給を制御する第4のトランジスタと、
第3のゲート信号線から供給される信号に基づきソース信号線から前記容量素子の第2の電極に対する映像信号の供給を制御する第5のトランジスタと、
を有する画素が設けられていることを特徴とする発光装置。
A light emitting element;
A first transistor for controlling the light emitting element;
A capacitive element having a first electrode connected to a gate of the first transistor and holding a voltage corresponding to a threshold voltage of the first transistor;
A second transistor that controls supply of voltage to the gate of the first transistor based on a signal supplied from a first gate signal line;
A third transistor that controls supply of a voltage from a wiring to one of a source and a drain of the first transistor based on a signal supplied from a second gate signal line;
A fourth transistor that controls supply of a voltage to the second electrode of the capacitor based on a signal supplied from the first gate signal line;
A fifth transistor that controls supply of a video signal from a source signal line to the second electrode of the capacitor based on a signal supplied from a third gate signal line;
A light-emitting device including:
請求項1乃至請求項9のいずれか一項において、
前記第1のトランジスタの導電型はPチャネル型であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein the conductivity type of the first transistor is a P-channel type.
請求項1乃至請求項9のいずれか一項において、
前記第1のトランジスタと前記第3のトランジスタの導電型は同じであることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein the first transistor and the third transistor have the same conductivity type.
請求項1乃至請求項9のいずれか一項において、
前記第2のトランジスタと前記第4のトランジスタの導電型は同じであることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein the second transistor and the fourth transistor have the same conductivity type.
請求項1乃至請求項9のいずれか一項において、
前記第1のトランジスタと前記第3のトランジスタの導電型はPチャネル型であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein a conductivity type of the first transistor and the third transistor is a P-channel type.
請求項1乃至請求項9のいずれか一項において、
前記第2のトランジスタと前記第4のトランジスタの導電型はPチャネル型であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein the conductivity type of the second transistor and the fourth transistor is a P-channel type.
請求項1乃至請求項9のいずれか一項において、
前記第1のトランジスタと前記第3のトランジスタの導電型はNチャネル型であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein a conductivity type of the first transistor and the third transistor is an N-channel type.
請求項1乃至請求項9のいずれか一項において、
前記第2のトランジスタと前記第4のトランジスタの導電型はNチャネル型であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein the conductivity type of the second transistor and the fourth transistor is an N-channel type.
請求項1乃至請求項9のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ及び前記第4のトランジスタの導電型は同じであることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor have the same conductivity type.
請求項2、3、5、6、8、9のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタの導電型は同じであることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 2, 3, 5, 6, 8, and 9,
A pixel circuit for driving a light-emitting element, wherein the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor have the same conductivity type.
請求項1乃至請求項9のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ及び前記第4のトランジスタの導電型はPチャネル型であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein conductivity types of the first transistor, the second transistor, the third transistor, and the fourth transistor are P-channel types.
請求項2、3、5、6、8、9のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタの導電型はPチャネル型であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 2, 3, 5, 6, 8, and 9,
A pixel circuit for driving a light emitting element, wherein conductivity types of the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor are P-channel type .
請求項1乃至請求項9のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ及び前記第4のトランジスタは薄膜トランジスタであることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A pixel circuit for driving a light-emitting element, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor are thin film transistors.
請求項2、3、5、6、8、9のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタは薄膜トランジスタであることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 2, 3, 5, 6, 8, and 9,
A pixel circuit for driving a light-emitting element, wherein the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor are thin film transistors.
請求項1乃至請求項9のいずれか一項において、
第2の容量素子を有し、
前記第2の容量素子の第1の電極は、前記第4のトランジスタのソース又はドレインの他方と前記容量素子の第1の電極とに電気的に接続されていることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A second capacitive element;
The light emitting element is characterized in that the first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element. A pixel circuit to be driven.
請求項1乃至請求項9のいずれか一項において、
第2の容量素子を有し、
前記第2の容量素子の第1の電極は、前記第4のトランジスタのソース又はドレインの他方と前記容量素子の第1の電極とに電気的に接続され、
前記第2の容量素子の第2の電極は、一定の電位に保たれていることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
2. A pixel circuit for driving a light emitting element, wherein the second electrode of the second capacitor element is maintained at a constant potential.
請求項1乃至請求項9のいずれか一項において、
第2の容量素子を有し、
前記第2の容量素子の第1の電極は、前記第4のトランジスタのソース又はドレインの他方と前記容量素子の第1の電極とに電気的に接続され、
前記第2の容量素子の第2の電極は、前記配線に電気的に接続されていることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 1 thru | or 9,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
A pixel circuit for driving a light-emitting element, wherein the second electrode of the second capacitor element is electrically connected to the wiring.
請求項2、3、5、6、8、9のいずれか一項において、
前記映像信号はアナログ映像信号であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 2, 3, 5, 6, 8, and 9,
A pixel circuit for driving a light emitting element, wherein the video signal is an analog video signal.
請求項2、3、5、6、8、9のいずれか一項において、
前記映像信号はデジタル映像信号であることを特徴とする発光素子を駆動する画素回路。
In any one of Claims 2, 3, 5, 6, 8, and 9,
A pixel circuit for driving a light emitting element, wherein the video signal is a digital video signal.
請求項10乃至請求項18のいずれか一項において、
前記第1のトランジスタの導電型はPチャネル型であることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the conductivity type of the first transistor is a P-channel type.
請求項10乃至請求項18のいずれか一項において、
前記第1のトランジスタと前記第3のトランジスタの導電型は同じであることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the first transistor and the third transistor have the same conductivity type.
請求項10乃至請求項18のいずれか一項において、
前記第2のトランジスタと前記第4のトランジスタの導電型は同じであることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the second transistor and the fourth transistor have the same conductivity type.
請求項10乃至請求項18のいずれか一項において、
前記第1のトランジスタと前記第3のトランジスタの導電型はPチャネル型であることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the conductivity type of the first transistor and the third transistor is a P-channel type.
請求項10乃至請求項18のいずれか一項において、
前記第2のトランジスタと前記第4のトランジスタの導電型はPチャネル型であることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the conductivity type of the second transistor and the fourth transistor is a P-channel type.
請求項10乃至請求項18のいずれか一項において、
前記第1のトランジスタと前記第3のトランジスタの導電型はNチャネル型であることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the conductivity type of the first transistor and the third transistor is an N-channel type.
請求項10乃至請求項18のいずれか一項において、
前記第2のトランジスタと前記第4のトランジスタの導電型はNチャネル型であることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the conductivity type of the second transistor and the fourth transistor is an N-channel type.
請求項10乃至請求項18のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ及び前記第4のトランジスタの導電型は同じであることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the first transistor, the second transistor, the third transistor, and the fourth transistor have the same conductivity type.
請求項11、12、14、15、17、18のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタの導電型は同じであることを特徴とする発光装置。
In any one of Claims 11, 12, 14, 15, 17, and 18,
The light-emitting device is characterized in that the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor have the same conductivity type.
請求項10乃至請求項18のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ及び前記第4のトランジスタの導電型はPチャネル型であることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device is characterized in that the first transistor, the second transistor, the third transistor, and the fourth transistor have a P-channel conductivity type.
請求項11、12、14、15、17、18のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタの導電型はPチャネル型であることを特徴とする発光装置。
In any one of Claims 11, 12, 14, 15, 17, and 18,
The light emitting device is characterized in that the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor have a P-channel conductivity type.
請求項10乃至請求項18のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ及び前記第4のトランジスタは薄膜トランジスタであることを特徴とする発光装置。
In any one of Claims 10 to 18,
The light-emitting device, wherein the first transistor, the second transistor, the third transistor, and the fourth transistor are thin film transistors.
請求項11、12、14、15、17、18のいずれか一項において、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、前記第4のトランジスタ及び前記第5のトランジスタは薄膜トランジスタであることを特徴とする発光装置。
In any one of Claims 11, 12, 14, 15, 17, and 18,
The light-emitting device, wherein the first transistor, the second transistor, the third transistor, the fourth transistor, and the fifth transistor are thin film transistors.
請求項10乃至請求項18のいずれか一項において、
第2の容量素子を有し、
前記第2の容量素子の第1の電極は、前記第4のトランジスタのソース又はドレインの他方と前記容量素子の第1の電極とに電気的に接続されていることを特徴とする発光装置。
In any one of Claims 10 to 18,
A second capacitive element;
The light-emitting device is characterized in that the first electrode of the second capacitor is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor.
請求項10乃至請求項18のいずれか一項において、
第2の容量素子を有し、
前記第2の容量素子の第1の電極は、前記第4のトランジスタのソース又はドレインの他方と前記容量素子の第1の電極とに電気的に接続され、
前記第2の容量素子の第2の電極は、一定の電位に保たれていることを特徴とする発光装置。
In any one of Claims 10 to 18,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
The light emitting device, wherein the second electrode of the second capacitor element is kept at a constant potential.
請求項10乃至請求項18のいずれか一項において、
第2の容量素子を有し、
前記第2の容量素子の第1の電極は、前記第4のトランジスタのソース又はドレインの他方と前記容量素子の第1の電極とに電気的に接続され、
前記第2の容量素子の第2の電極は、前記配線に電気的に接続されていることを特徴とする発光装置。
In any one of Claims 10 to 18,
A second capacitive element;
A first electrode of the second capacitor element is electrically connected to the other of the source and the drain of the fourth transistor and the first electrode of the capacitor element;
The light-emitting device, wherein the second electrode of the second capacitor is electrically connected to the wiring.
請求項15、18のいずれか一項において、
前記画素を駆動する駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ゲート信号線駆動回路とソース信号線駆動回路を有することを特徴とする発光装置。
In any one of Claims 15 and 18,
A drive circuit for driving the pixel;
The pixel and the driving circuit are provided on the same substrate,
The light-emitting device, wherein the driving circuit includes a gate signal line driving circuit and a source signal line driving circuit.
請求項13乃至請求項18のいずれか一項において、
前記画素を駆動する駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ゲート信号線駆動回路を有することを特徴とする発光装置。
In any one of Claims 13 thru / or Claim 18,
A drive circuit for driving the pixel;
The pixel and the driving circuit are provided on the same substrate,
The light emitting device, wherein the driving circuit includes a gate signal line driving circuit.
請求項12、15、18のいずれか一項において、
前記画素を駆動する駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ソース信号線駆動回路を有することを特徴とする発光装置。
In any one of Claims 12, 15, and 18,
A drive circuit for driving the pixel;
The pixel and the drive circuit are provided on the same substrate,
The light-emitting device, wherein the driving circuit includes a source signal line driving circuit.
請求項12、15、18のいずれか一項において、
前記画素を駆動する駆動回路を有し、
前記画素と前記駆動回路は、同じ基板上に設けられ、
前記駆動回路は、ソース信号線駆動回路を有し、
前記ソース信号線駆動回路は、前記映像信号を前記ソース信号線に供給するためのスイッチを有することを特徴とする発光装置。
In any one of Claims 12, 15, and 18,
A drive circuit for driving the pixel;
The pixel and the driving circuit are provided on the same substrate,
The drive circuit has a source signal line drive circuit,
The light-emitting device, wherein the source signal line driver circuit includes a switch for supplying the video signal to the source signal line.
請求項11、12、14、15、17、18のいずれか一項において、
前記映像信号は、アナログ映像信号であることを特徴とする発光装置。
In any one of Claims 11, 12, 14, 15, 17, and 18,
The light-emitting device, wherein the video signal is an analog video signal.
請求項11、12、14、15、17、18のいずれか一項において、
前記映像信号は、デジタル映像信号であることを特徴とする発光装置。
In any one of Claims 11, 12, 14, 15, 17, and 18,
The light emitting device, wherein the video signal is a digital video signal.
請求項10乃至請求項18又は請求項37乃至請求項58のいずれか一項において、
前記発光素子は、EL素子であることを特徴とする発光装置。
In any one of Claims 10 to 18 or Claims 37 to 58,
The light-emitting device is an EL element.
請求項1乃至請求項9又は請求項19乃至請求項36のいずれか一項に記載の前記画素回路を用いた電子機器。 An electronic device using the pixel circuit according to any one of claims 1 to 9 or 19 to 36. 請求項10乃至請求項18又は請求項37乃至請求項59のいずれか一項に記載の前記発光装置を用いた電子機器。 An electronic device using the light emitting device according to any one of claims 10 to 18 or 37 to 59.
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