JP4484271B2 - 電子部品の製造方法 - Google Patents

電子部品の製造方法 Download PDF

Info

Publication number
JP4484271B2
JP4484271B2 JP21584499A JP21584499A JP4484271B2 JP 4484271 B2 JP4484271 B2 JP 4484271B2 JP 21584499 A JP21584499 A JP 21584499A JP 21584499 A JP21584499 A JP 21584499A JP 4484271 B2 JP4484271 B2 JP 4484271B2
Authority
JP
Japan
Prior art keywords
layer
metal layer
etching
substrate
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21584499A
Other languages
English (en)
Other versions
JP2000106362A (ja
Inventor
エリック・ジェイ・ウールシィ
ダグラス・ジー・ミッチェル
ジョージ・エフ・カーネイ
フランシス・ジェイ・ジュニア・カーネイ
カリー・ビー・パウエル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2000106362A publication Critical patent/JP2000106362A/ja
Application granted granted Critical
Publication of JP4484271B2 publication Critical patent/JP4484271B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/26—Acidic compositions for etching refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に電子部品に関し、更に特定すれば、電子部品の製造方法に関するものである。
【０００２】
【従来の技術】
チタンやタングステンの金属層は、一般的に、電子部品においてバリア層として用いられている。特に、半導体部品では、これらのバリア層を用いて、金属イオンが下地の半導体基板内に拡散しこれを汚染するのを防止する。これらのバリア層にエッチングを行うには、２８年以上にわたって過酸化水素が用いられてきた。過酸化水素エッチング・プロセスには、多くの改良が行われてきた。しかしながら、ある状況においては、エッチング・プロセスは未だに制御が困難である。
【０００３】
【発明が解決しようとする課題】
したがって、電子部品を製造するための金属層エッチング方法には、改良の必要性がある。
【０００４】
【発明の実施の形態】
図示の簡略化および明確化のために、図面におけるエレメントは必ずしも同一拡縮率で描かれている訳ではなく、異なる図面における同一参照番号は、同一エレメントを示すものとする。
【０００５】
図１は、電子部品１００の一部分の断面図を示す。部品１００は、基板１０１を含む。基板１０１は、半導体素子を支持することができる。図１では、半導体素子を全体的にエレメント１０２によって示している。半導体素子は、当技術分野では既知の製造技術を用いて、基板１０１内に形成することができる。例えば、半導体素子は、ダイオード，トランジスタ，集積回路等とすることができる。基板１０１は、半導体基板で構成することができ、半導体素子の適切な電気配線や異なる部分の分離のために、導電層や電気絶縁層をその上に含むことも可能である。また、基板１０１は、複数の半導体素子を内蔵する半導体ウエハを表すことも可能である。
【０００６】
基板１０１の導電層および電気絶縁層のいくつかの例には、それぞれ、層１０３，１０４を含むことができる。層１０３は、基板１０１内の半導体素子の上に位置し、これと電気的に結合されたボンディング・パッドとすることができる。層１０４は、基板１０１，半導体素子，および層１０３の上に位置し保護するパシベーション層とすることができる。層１０３は、アルミニウム（Ａｌ），銅（Ｃｕ）等で構成することができ、層１０４は、二酸化シリコン，窒化シリコン等で構成することができる。層１０４は、層１０３の中央部の上に位置しこれを露出させる孔１０５を有する。孔１０５は、当技術分野では既知のマスキングおよびエッチング・プロセスによって、層１０４内に形成することができる。
【０００７】
図２は、層１０３，１０４上に複合金属層を備えた後の部品１００の断面図を示す。即ち、孔１０５内部に金属層２０１を配置または堆積し、層１０３の露出部分と接触させる。次に、層２０１上に金属層２０２を配置または堆積し、層２０２上に金属層２０３を配置または堆積する。なお、本実施形態において、金属層２０１，２０２は第１の金属層である。層２０１，２０２は、以下で説明する理由のために、バリア層であることが好ましく、層２０３は後続のめっき工程のためのシード層であることが好ましい。層２０１，２０２，２０３の全ては、それぞれ、約７０ナノメートル（ｎｍ），約２００ｎｍ，および約５００ｎｍの厚さに順次現場にてスパッタリングすることができる。一例として、層２０３は、はんだ可能な金属で構成することができ、好ましくはＣｕで構成する。加えて、層２０１は、窒化チタン・タングステン（ＴｉＷＮｘ）で構成することが好ましく、更に層２０２はチタン・タングステン（ＴｉＷ）で構成することが好ましい。層２０３がＣｕで構成された好適実施例では、２つのバリア層を用いる。何故なら、層２０１のＴｉＷＮｘは層２０２のＴｉＷよりも応力緩和に優れかつ拡散バリア特性に勝るからであり、更に層２０３のＣｕの接着性は、層２０１のＴｉＷＮｘに対してよりも、層２０２のＴｉＷに対する方が高いからである。層２０１のＴｉＷＮｘおよび層２０２のＴｉＷは、互いによく接着する。
【０００８】
図３および図４は、後続の製造工程の後における部品１００の断面図を示す。図３において、層２０１，２０２，２０３上にマスク３０１を形成する。好適実施例では、マスク３０１はフォトレジストである。図４では、マスク３０１に開口４０１を形成し、層２０３の中央部分を露出させる。開口４０１は、フォトレジストを現像することによって、容易に形成することができる。
【０００９】
図５は、後続の製造工程の後における部品１００の断面図を示す。マスク３０１の開口４０１の内部に金属層５０１を配置または堆積し、層２０３と接触させ、更に層５０１上に金属層５０２を配置または堆積する。なお、本実施形態において、金属層５０１，５０２は第２の金属層である。層５０１は、当技術では既知の電気めっき技法を用いて、層２０３上にめっきすることができる。同様に、層５０２は、当技術では既知の技法を用いて、層５０１上にめっきすることができる。層５０１は、マスク３０１の厚さよりも小さい厚さにめっきすることが好ましい。一例として、層５０１は、約９ないし５０マイクロメートルの厚さにめっきすることができ、層５０２は約２５ないし７５マイクロメートルの厚さに、マスク３０１上にめっきすることができる。層５０１は、層２０１，２０２とは異なるが、層２０３とは同様の材料で構成することが好ましい。層５０２は、錫（Ｓｎ）および鉛（Ｐｂ）はんだで構成することが好ましい。
【００１０】
マスク３０１は、当該マスク３０１が覆っている層２０３の大部分が、層５０１，５０２によってめっきされるのを防止する。したがって、層５０１，５０２は、マスク３０１の下に位置する層２０１，２０２，２０３の部分の上にはない。層５０１，５０２のめっきにより、従来技術のスクリーン・プリンティング技法と比較して、より小さな幾何学的形状または細かいピッチのコンタクト・バンプの形成が可能となる。
【００１１】
図６は、後続の製造工程の後における部品１００の断面図を示す。最初に、当技術分野では既知の技法を用いて、図３，図４，図５のマスク３０１を除去する。次に、当技術分野では既知のエッチング技法を用いて、層２０３の露出部分を除去する。
【００１２】
次に、エッチング混合液６０１を用いて、層２０３の除去した部分の下に位置する層２０１，２０２の部分を除去する。また、層２０１，２０２のエッチングの間に、層２０３，５０１，５０２も同時に混合液６０１に露出させる。しかしながら、混合液６０１は、層２０３，５０１，５０２よりも層２０１，２０２を選択的にエッチングすることが好ましい。このエッチング工程は、混合液６０１の槽，噴霧等で行うことができる。
【００１３】
従来技術では、３０重量パーセントの過酸化水素（Ｈ2Ｏ2）のみから成るエッチャントを用いて、このエッチング工程を実行する。しかしながら、層５０２がＰｂで構成されている場合、および層５０１がＣｕで構成されている場合、この従来技術のエッチャントを用いると、いくつかの問題が発生する。第１に、従来技術のエッチャントの温度は、Ｈ2Ｏ2が層５０１，５０２のＰｂおよびＣｕにそれぞれ露出されると、その触媒分解によって急速に上昇する。この温度上昇が、層２０１，２０２のエッチング速度を制御不能に上昇させる。第２に、層２０１，２０２の部分が、層５０２のＰｂの再堆積によって覆われる。この再堆積は、層２０１，２０２の下に位置する部分を覆い隠し、これらの部分のエッチングを妨げる。
【００１４】
エッチャント混合液６０１は、従来技術のエッチャントとは異なる。混合液６０１は、層２０３，５０１，５０２よりも層２０１，２０２を選択的にエッチングするために、Ｈ2Ｏ2のウエット・エッチャントを含む。層５０２がＰｂで構成されている場合、混合液６０１は、層２０２上におけるＰｂの再堆積を抑制するための添加物を含むことができる。一例として、この添加物は、エチレン・ジニトリロ四酢酸（ＥＤＴＡ：Ethylene Dinitrilo Tetraacetic Acid）で構成することができる。並のＥＤＴＡを混合液６０１に用いることができるが、ＥＤＴＡ四ナトリウム塩二水化物（ＥＤＴＡ−Ｎａ4−２Ｈ2Ｏ）が好ましい。何故なら、ＥＤＴＡ−Ｎａ4−２Ｈ2ＯはＥＤＴＡよりも、Ｈ2Ｏ2に対する可溶性が高いからである。ＥＤＴＡ二ナトリウム塩二水化物（ＥＤＴＡ−Ｎａ2−２Ｈ2Ｏ）も、混合液６０１に使用可能な別の形態のＥＤＴＡであるが、層５０１がＣｕで構成されている場合、並のＥＤＴＡまたはＥＤＴＡ−Ｎａ4−２Ｈ2Ｏを用いた場合と比較すると、Ｃｕエッチング速度が高くなるため、ＥＤＴＡ−Ｎａ2−２Ｈ2Ｏは好ましくない。このようにＣｕのエッチング速度が高くなると、層５０１，２０３に大きなアンダーカットが生じ、信頼性およびその他の問題が発生する可能性がある。Ｐｂの再堆積を更に減少させるためには、層５０２のＰｂ含有量を少なくし、層５０２の約５０パーセント重量未満とすることが好ましい。
【００１５】
混合液６０１は、層２０１，２０２のエッチングの間、混合液６０１の温度を安定化させ、Ｈ2Ｏ2の分解を減少させるために、別の添加物を含むことも可能である。一例として、この別の添加物は、１，２−ジアミノ・シクロヘキサン四酢酸（ＤＣＴＡ：Diamino Cyclohexane Tetraacetic Acid）で構成することができる。これは、１，２−シクロヘキシレンジニトリロ四酢酸(1,2-cyclohexylenedinitrilo tetraacetic acid)としても知られている。具体的な種類のＤＣＴＡの一例として、ＤＣＴＡ一水和物(DCTA monohydrate)（ＤＣＴＡ−Ｈ2Ｏ）を混合液６０１内に用いることができる。
【００１６】
当技術において用いている「ｐＨ」という用語は、溶液または混合液の酸性度またはアルカリ性度を表す。ｐＨ値１は極度に酸性の溶液を示し、ｐＨ値１４は極度にアルカリ性の溶液を示す。Ｈ2Ｏ2の３０重量パーセント溶液のｐＨ値は約４である。層２０１，２０２の最も効率的かつ最も安定したエッチングには、混合液６０１のｐＨ値も約４であることが好ましい。しかしながら、ＥＤＴＡを混合液６０１に添加する場合、混合液６０１のｐＨ値が上昇する可能性がある。更に、ＤＣＴＡを混合液６０１に添加する場合、混合液６０１のｐＨ値は低下する。したがって、混合液６０１に添加するＥＤＴＡおよびＤＣＴＡの量は、混合液６０１のｐＨ値を約４に戻すことが好ましい。
【００１７】
上述の評価基準の全てを均衡化するためには、約１ないし３０グラムのＤＣＴＡおよび約１ないし５０グラムのＥＤＴＡを、約３４リットルの３０重量パーセントのＨ2Ｏ2に添加することができる。全ての評価基準を最適化する好適実施例では、混合液６０１の比率は、ＤＣＴＡが約２０と４／１０グラム、ＥＤＴＡが約６と８／１０グラム、および３０重量パーセントのＨ2Ｏ2が約３４リットルとなる。混合液６０１は、均質な溶液であることが好ましいが、エッチング・プロセスの間混合液６０１を連続して掻き混ぜる即ち攪拌する必要はない。実際には、混合液６０１の有効寿命を延ばすために、エッチング・プロセスの間混合液６０１を連続的に攪拌しない方が好ましい。
【００１８】
混合液６０１のエッチング速度を高めるためには、混合液６０１を室温よりも高い温度に加熱することができる。即ち、混合液６０１は、約６０ないし９０℃まで加熱することができる。温度が高い程、層２０１，２０２のエッチング速度は高くなる。例えば、７０℃では、６０℃と比較して、エッチング速度は２倍高くなる。しかしながら、温度が高くなると混合液６０１は蒸発し、混合液６０１の成分の好ましい比率や、混合液６０１のｐＨ値を損なうことになる。混合液６０１の温度が低ければ、エッチング速度も低下し、必要なエッチング時間が長くなり、エッチング・プロセスのスループット低下を招く。また、混合液６０１の温度が低いと、層５０２の混合液６０１に対する露出が増大し、層５０２がＳｎおよびＰｂで構成されている場合、露出増大によって層５０２が酸化する。場合によっては、この層５０２の酸化は、後続のはんだフラクシング(solder fluxing)工程の間に除去することができるが、層５０２の酸化は最小に抑えることが好ましい。これらのファクタを最適化する場合、毎分約２３ナノメートルのＴｉＷＮｘ／ＴｉＷエッチング速度を得るためには、混合液６０１は、約７０℃の温度で用いることが好ましい。このエッチング速度は、層２０３，５０１，５０２のエッチング速度より著しく高い。
【００１９】
図７は、層５０２にリフローを行った後の部品１００の断面図を示す。このリフロー工程は、層５０２を整形し、約８０ないし２００マイクロメートルの直径を有する球状物体とする。この層５０２の湾曲形状は、基板または素子のリードフレーム，グリッド・アレイ等に対する結合を容易にする。層５０２は、例えば、６０パーセントＳｎおよび４０パーセントＰｂのような、低温はんだで構成することが好ましい。低温はんだは、基板または素子のリードフレーム上での組立を容易にする。
【００２０】
以上のように、従来技術の欠点を克服する、改良された電子部品の製造方法を提供した。この方法は、小さな幾何学的形状のコンタクト・バンプの形成を可能にする。これは、従来技術のスクリーン・プリンティング技法では製造することはできない。ここに開示したエッチング方法は、Ｈ2Ｏ2の分解を減少させ、エッチャント混合液の温度を制御または維持し、Ｐｂの再堆積およびメタライゼーション・スタック全体のアンダーカットを抑制、最小化または低減させる。
【００２１】
これまで好適実施例を主に参照しながら本発明を特定的に示しかつ記載したが、本発明の精神および範囲から逸脱することなく、形態および詳細において変更が可能であることは、当業者には理解されよう。例えば、ここに明記した数値の詳細、例えば、具体的な化学的組成や具体的な化学的比率は、本発明の理解を促進するために与えたのであり、本発明の範囲を限定するために与えたのではない。別の例として、混合液６０１のＥＤＴＡおよびＤＣＴＡは、ＥＤＴＡおよびＤＣＴＡと同様の特性を有する他の錯化剤またはキレート剤と置換することができる。更に、混合液６０１は、Ｈ2Ｏ2およびＤＣＴＡのみで構成することができ、あるいはＨ2Ｏ2およびＥＤＴＡのみで構成することもできる。更にまた、３０重量パーセントとは異なるＨ2Ｏ2の濃度も、混合液６０１では使用可能である。
【図面の簡単な説明】
【図１】本発明による電子部品の一部分の実施例を示す断面図。
【図２】本発明による後続の製造工程の後における電子部品の一部分の実施例を示す断面図。
【図３】本発明による後続の製造工程の後における電子部品の一部分の実施例を示す断面図。
【図４】本発明による後続の製造工程の後における電子部品の一部分の実施例を示す断面図。
【図５】本発明による後続の製造工程の後における電子部品の一部分の実施例を示す断面図。
【図６】本発明による後続の製造工程の後における電子部品の一部分の実施例を示す断面図。
【図７】本発明による後続の製造工程の後における電子部品の一部分の実施例を示す断面図。
【符号の説明】
１００ 電子部品
１０１ 基板
１０２ 半導体素子
１０３，１０４ 層
１０５ 孔
２０１，２０２ 金属層
２０３ 層
３０１ マスク
４０１ 開口
５０１ 金属層
５０２ 金属
６０１ エッチング混合液

Claims (4)

  1. 電子部品の製造方法であって、前記電子部品は、基板と、バリア層を形成するために前記基板上に設けられ、窒化チタン・タングステン又はチタン・タングステンにより構成される第１の金属層と、コンタクト・バンプを形成するために前記バリア層上に設けられ、鉛を含む第２の金属層とを備え、前記第２の金属層の存在下で前記第１の金属層をエッチング液によりエッチングする方法において、
    前記エッチング液は、過酸化水素と、エチレンジニトリロ四酢酸と、１，２−シクロヘキシレンジニトリロ四酢酸とからなることを特徴とする方法。
  2. 電子部品の製造方法であって、前記電子部品は、基板と、バリア層を形成するために前記基板上に設けられ、窒化チタン・タングステン又はチタン・タングステンにより構成される第１の金属層と、コンタクト・バンプを形成するために前記バリア層上に設けられ、鉛を含む第２の金属層とを備え、前記第２の金属層の存在下で前記第１の金属層をエッチング液によりエッチングする方法において、
    前記エッチング液は、過酸化水素と、エチレンジニトリロ四酢酸と、１，２−シクロヘキシレンジニトリロ四酢酸一水和物とからなることを特徴とする方法。
  3. 電子部品の製造方法であって、前記電子部品は、基板と、バリア層を形成するために前記基板上に設けられ、窒化チタン・タングステン又はチタン・タングステンにより構成される第１の金属層と、コンタクト・バンプを形成するために前記バリア層上に設けられ、鉛を含む第２の金属層とを備え、前記第２の金属層の存在下で前記第１の金属層をエッチング液によりエッチングする方法において、
    前記エッチング液は、過酸化水素と、エチレンジニトリロ四酢酸四ナトリウム塩二水化物と、１，２−シクロヘキシレンジニトリロ四酢酸とからなることを特徴とする方法。
  4. 前記第１および第２の金属層を同時にエッチング液に浸して、前記第２の金属層よりも前記第１の金属層を選択的にエッチングすることを特徴とする請求項１〜３のうちいずれか一項に記載の方法。
JP21584499A 1998-07-30 1999-07-29 電子部品の製造方法 Expired - Fee Related JP4484271B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US124776 1998-07-30
US09/124,776 US6436300B2 (en) 1998-07-30 1998-07-30 Method of manufacturing electronic components

Publications (2)

Publication Number Publication Date
JP2000106362A JP2000106362A (ja) 2000-04-11
JP4484271B2 true JP4484271B2 (ja) 2010-06-16

Family

ID=22416737

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21584499A Expired - Fee Related JP4484271B2 (ja) 1998-07-30 1999-07-29 電子部品の製造方法

Country Status (5)

Country Link
US (2) US6436300B2 (ja)
JP (1) JP4484271B2 (ja)
KR (1) KR100617993B1 (ja)
MY (1) MY118958A (ja)
TW (1) TW504766B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7378355B2 (en) * 1997-05-09 2008-05-27 Semitool, Inc. System and methods for polishing a wafer
US20060151007A1 (en) * 1997-05-09 2006-07-13 Bergman Eric J Workpiece processing using ozone gas and chelating agents
US20050194356A1 (en) * 1997-05-09 2005-09-08 Semitool, Inc. Removing photoresist from a workpiece using water and ozone and a photoresist penetrating additive
US6358788B1 (en) * 1999-08-30 2002-03-19 Micron Technology, Inc. Method of fabricating a wordline in a memory array of a semiconductor device
US20030062069A1 (en) * 2000-09-08 2003-04-03 Semitool, Inc Apparatus and methods for removing metallic contamination from wafer containers
US7902679B2 (en) * 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
US6596619B1 (en) * 2002-05-17 2003-07-22 Taiwan Semiconductor Manufacturing Company Method for fabricating an under bump metallization structure
US7541275B2 (en) * 2004-04-21 2009-06-02 Texas Instruments Incorporated Method for manufacturing an interconnect
US7622309B2 (en) * 2005-06-28 2009-11-24 Freescale Semiconductor, Inc. Mechanical integrity evaluation of low-k devices with bump shear
JP5627835B2 (ja) * 2007-11-16 2014-11-19 ローム株式会社 半導体装置および半導体装置の製造方法
JP2011222738A (ja) 2010-04-09 2011-11-04 Renesas Electronics Corp 半導体装置の製造方法
JP2012114148A (ja) * 2010-11-22 2012-06-14 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US9006099B2 (en) * 2011-06-08 2015-04-14 Great Wall Semiconductor Corporation Semiconductor device and method of forming a power MOSFET with interconnect structure silicide layer and low profile bump
US9490193B2 (en) 2011-12-01 2016-11-08 Infineon Technologies Ag Electronic device with multi-layer contact
US9093385B2 (en) 2013-05-28 2015-07-28 Infineon Technologies Ag Method for processing a semiconductor workpiece with metallization
US9214436B2 (en) * 2014-02-04 2015-12-15 Globalfoundries Inc. Etching of under bump mettallization layer and resulting device
US20150262952A1 (en) * 2014-03-13 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd Bump structure and method for forming the same
CN104498950B (zh) * 2014-12-02 2018-01-02 江阴润玛电子材料股份有限公司 一种高选择性钛层腐蚀液组合物
CN111508919A (zh) * 2019-01-31 2020-08-07 联华电子股份有限公司 半导体装置及半导体装置的制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8701184A (nl) 1987-05-18 1988-12-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4787958A (en) 1987-08-28 1988-11-29 Motorola Inc. Method of chemically etching TiW and/or TiWN
CA2059841A1 (en) * 1991-01-24 1992-07-25 Ichiro Hayashida Surface treating solutions and cleaning method
EP0517288B1 (en) 1991-04-29 1996-04-10 Koninklijke Philips Electronics N.V. Diffusion barrier enhancement in metallization structure for semiconductor device fabrication
US5211807A (en) 1991-07-02 1993-05-18 Microelectronics Computer & Technology Titanium-tungsten etching solutions
US5419808A (en) 1993-03-19 1995-05-30 Mitsubishi Denki Kabushiki Kaisha Etching solution and etching method for semiconductors
JP3135185B2 (ja) 1993-03-19 2001-02-13 三菱電機株式会社 半導体エッチング液，半導体エッチング方法，及びＧａＡｓ面の判定方法
US5462638A (en) 1994-06-15 1995-10-31 International Business Machines Corporation Selective etching of TiW for C4 fabrication
US5773359A (en) * 1995-12-26 1998-06-30 Motorola, Inc. Interconnect system and method of fabrication
US5620611A (en) 1996-06-06 1997-04-15 International Business Machines Corporation Method to improve uniformity and reduce excess undercuts during chemical etching in the manufacture of solder pads
US5962384A (en) * 1997-10-28 1999-10-05 International Business Machines Corporation Method for cleaning semiconductor devices
CN100370360C (zh) * 1998-05-18 2008-02-20 马林克罗特有限公司 用于清洗微电子衬底的含硅酸盐碱性组合物

Also Published As

Publication number Publication date
JP2000106362A (ja) 2000-04-11
MY118958A (en) 2005-02-28
US20010008224A1 (en) 2001-07-19
US6436300B2 (en) 2002-08-20
KR20000011968A (ko) 2000-02-25
KR100617993B1 (ko) 2006-08-31
US6413878B1 (en) 2002-07-02
TW504766B (en) 2002-10-01

Similar Documents

Publication Publication Date Title
JP4484271B2 (ja) 電子部品の製造方法
KR100367702B1 (ko) 티타늄장벽층을포함하는솔더범프제조방법및구조
US7064436B2 (en) Semiconductor device and method of fabricating the same
US6750133B2 (en) Selective ball-limiting metallurgy etching processes for fabrication of electroplated tin bumps
US7594322B2 (en) Methods of fabricating substrates including at least one conductive via
US6936923B2 (en) Method to form very a fine pitch solder bump using methods of electroplating
US5492235A (en) Process for single mask C4 solder bump fabrication
US6326303B1 (en) Copper electroless deposition on a titanium-containing surface
EP0469216A1 (en) Method of forming metal contact pads and terminals on semiconductor chips
JP5808403B2 (ja) はんだ堆積物を基板上に形成する方法
KR20070096016A (ko) 본드 패드를 갖는 상호 결선 구조체 및 본드 패드 상의범프 사이트 형성 방법
US6787467B2 (en) Method of forming embedded copper interconnections and embedded copper interconnection structure
JPH09199505A (ja) 半導体装置およびその製造方法
JP3506686B2 (ja) 半導体装置の製造方法
JP3308882B2 (ja) 半導体装置の電極構造の製造方法
JP3335883B2 (ja) バンプ電極の製造方法
JP4157693B2 (ja) 半導体装置及びその製造方法
JPH09191012A (ja) はんだバンプの形成方法
JP2004193211A (ja) 電子部品およびその製造方法
JPH0282623A (ja) 半導体集積回路装置
JPH11510321A (ja) 単一のマスクでｃ４はんだバンプを形成する方法
JPH05259169A (ja) 集積回路装置用バンプ電極の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20040927

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060713

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090519

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090818

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090929

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20091218

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20091224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100129

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100223

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100323

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130402

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140402

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees