JP4457648B2 - 半導体装置 - Google Patents

Description

本発明は、複数のＬＳＩチップを一つのパッケージに内蔵させた半導体装置に関する。

図６は、従来の半導体装置の概念図である。
近年、高密度、高集積度、高機能を得るため、同図に示すように、複数のＬＳＩチップ（ＬＳＩチップＡ５１、ＬＳＩチップＢ５２）を１つのパッケージ９１に入れた半導体装置が開発されている。この種の半導体装置９０のテストは、複数のＬＳＩチップＡ５１、ＬＳＩチップＢ５２が接続された状態で行われていた（例えば、特許文献１参照）。
この為、ＬＳＩチップＢ５２をテスト（例えば、動作テスト）する場合、一部の端子ｉｎ１（６２）がパッケージ９１の外部端子として存在しない為、その端子ｉｎ１（６２）への信号入力は、ＬＳＩチップＡ５１を動作させて与える必要がある。

また、テストに使用するテストパターンとしては、ＬＳＩチップＡ５１およびＬＳＩチップＢ５２の両方の動作について考える必要がある。例えば、ＬＳＩチップＢ５２の入力信号用の端子ｉｎ１（６２）をＨｉ（以下「Ｈ」という。）からＬｏｗ（以下「Ｌ」という。）に変化させたい場合は、ＬＳＩチップＡ５１の出力端子である端子ｏｕｔ２（５５）をＨからＬの状態に変化させる必要があり、さらにＬＳＩチップＢ５２の出力端子である端子ｏｕｔ１（６１）がＬＳＩチップＡ５１のｉｎ２（５６）にのみ接続され、パッケージ９１の外部端子に接続されていない為、ＬＳＩチップＡ５１の動作についても考えなければならない。
この事は、ＬＳＩチップＢ５２を単体でテストする場合に比べ、テストパターン数が増えてしまう可能性につながり、場合によっては十分なテストが行えない事も考えられる。テストパターン数の増加は、半導体装置の検査コストの上昇にもつながり、十分なテストを行えない事は、不良品を検出する選別ができない事を意味する。

図７は、他の従来の半導体装置の概念図である。
同図に示すように、ＬＳＩチップＡ５１及びＬＳＩチップＢ５２の全ての端子をパッケージ１０１の外部に露出させ、ＬＳＩチップＡ５１とＬＳＩチップＢ５２との接続を波線で示すようにパッケージ１０１の外部で端子１６、１７間、端子２０、２１間をそれぞれ接続する場合、外部端子の増加による、パッケージ１０１の大型化につながる事が懸念される。
このため、テストパターン数を少なくすることができ、試験時間の短縮により製品コストの低減を図ることができる半導体集積回路が提案されている（例えば、特許文献２参照）。
特開２００３−４８０８号公報 特開平１−１９６１５８号公報

しかしながら、図７に示した従来の技術は、一つの半導体装置１００に内蔵されたＬＳＩチップＡ５１、ＬＳＩチップＢ５２の複数の機能ブロックについてのテストを、機能ブロックごとに分割して行っているため、ＬＳＩチップＡ５１、ＬＳＩチップＢ５２を一つずつ電気的に切り離してテストを行うものではない。
そこで、本発明の目的は、一つのパッケージに内蔵された複数のＬＳＩチップの個別テストを同時に行うことができる半導体装置を提供することにある。

上記課題を解決するために、請求項１記載の発明は、複数のＬＳＩチップ同士を電気的に接続して一つのパッケージ内に内蔵した半導体装置において、前記各ＬＳＩチップの間に配置され、テスト時に前記パッケージの外部からの信号により前記各ＬＳＩチップの出力信号を接続先の他のＬＳＩチップから前記パッケージの外部に出力自在に切り替えるセレクタ回路と、前記パッケージの通常動作時用の端子とは異なる位置に配置され、テスト時に前記パッケージの外部と信号の授受が行われる複数のテスト用の端子と、前記テスト用の端子のうち外部からの信号が入力される端子と前記各ＬＳＩチップの入力用の端子との間に配置され、通常動作時には前記テスト用の端子と前記各ＬＳＩチップの入力用の端子との間を切断する他のセレクタ回路を有し、前記テスト用の端子から前記各ＬＳＩチップとの間の分布容量を減少させることにより、前記各ＬＳＩチップ間の伝送信号を高速に送るようにしたことを特徴とする。

請求項２記載の発明は、請求項１記載の発明において、前記セレクタ回路は、前記テスト用端子のうち出力端子に接続される出力端子が通常時にはハイインピーダンスを出力するような信号が入力されることを特徴とする。

請求項３記載の発明は、請求項１または２記載の発明において、前記パッケージはＢＧＡ用若しくはＰＧＡ用のパッケージであると共に、前記複数のテスト用端子はボールグリッド若しくはピンに包囲された面内に配置されていることを特徴とする。

請求項４記載の発明は、請求項１から３のいずれか１項記載の発明において、前記パッケージはフルグリッドアレイのＢＧＡ用若しくはＰＧＡ用のパッケージであると共に、前記複数のテスト用端子は通常時には使用されないボール若しくはピングリッドに設定されていることを特徴とする。

セレクタ回路によりＬＳＩチップの出力信号を接続先のＬＳＩチップからパッケージの外部に出力自在に切り替えるので、一つのパッケージに内蔵された複数のＬＳＩチップの個別テストを同時に行うことができる半導体装置の提供を実現することができる。

図１は、本発明の半導体装置の一実施の形態を示す概念図である。
図１に示すように、本半導体装置１０は、複数（図では二つであるが限定されない。）のＬＳＩチップＡ１２、ＬＳＩチップＢ１３を一つのパッケージ１１に内蔵し、各ＬＳＩチップＡ１２、ＬＳＩチップＢ１３間の接続をパッケージ１１の内部で行った半導体装置である。本半導体装置１０は、それぞれのＬＳＩチップＡ１２、ＬＳＩチップＢ１３が個別にされるテストと同様のテストがパッケージ化された状態であっても、同時に実施することができる様にする為に、それぞれのＬＳＩチップＡ、Ｂ内にセレクタ回路（以下「セレクタ」という。）を内蔵している事、通常使用時からテスト状態に切り替える為のテスト切り替え端子を１本設けている事、ＬＳＩチップＡ１２、ＬＳＩチップＢ１３のテスト時だけに使用するテスト用端子をパッケージの通常使用しない端子箇所に設けている事を特徴とする。

図１に示すように、セレクタＡ１４を内蔵するＬＳＩチップＡ１２と、セレクタＢ１５を内蔵するＬＳＩチップＢ１３とが一つのパッケージ１１に内蔵されている。ＬＳＩチップＡ１２は、二つの端子ｉｎ１（３０）、ｉｎ２（２７）、制御端子である端子ＴＥＳＴＡ２８、出力端子である端子ｏｕｔ１（２９）、ｏｕｔ２（３７）、およびセレクタＡ１４の出力端子に接続された二つの端子２５、２６を有する。ＬＳＩチップＢ１３は、二つの端子ｉｎ１（３６）、ｉｎ２（３２）、端子ＴＥＳＴＢ３３、端子ｏｕｔ１（３８）、ｏｕｔ２（３１）、およびセレクタＢ１５の出力端子に接続された二つの端子３４、３５を有する。

パッケージ１１は、通常の動作を行うための端子（図示せず）の他に複数（図では９本であるが限定されない。）のテスト用端子を有する。テスト用端子としては、セレクタＡ１４、セレクタＢ１５に制御用の信号を入力するための端子ＴＥＳＴ２２、テスト信号の入力端子である端子ＩＮＡ２４、ＩＮＢ１９、ＴｉｎＡ２１、ＴｉｎＢ１７、出力端子である端子ＯＵＴＡ２３、ＯＵＴＢ１８、ＴｏｕｔＡ１６、ＴｏｕｔＢ２０を有する。
セレクタＡ１４は、ＬＳＩチップＡ１２の端子ｏｕｔ２（３７）に接続された一つの信号入力端子と、ＬＳＩチップＡ１２の端子ＴＥＳＴＡに接続された一つの制御信号入力端子と、ＬＳＩチップＡ１２の出力端子２５、２６に接続された二つのデータ出力端子とを有する。セレクタＡ１４は、例えば、入力端子を共通接続した二つのトライステート（登録商標）バッファからなっている。
セレクタＡ１４は、制御信号入力端子に制御信号が入力されていないときは端子ＴｏｕｔＡ側の出力端子がハイインピーダンス状態（例えば、出力端子をオープンにした状態）になり、制御信号入力端子に制御信号が入力されているときは接続先のＬＳＩチップＢ１３側の出力端子がハイインピーダンス状態になる。

セレクタＢ１５は、セレクタＡ１４と同様に、入力端子を共通接続した二つのトライステート（登録商標）バッファからなり、制御信号入力端子に制御信号が入力されていないときは出力端子ＴｏｕｔＢ側の出力端子がハイインピーダンス状態になり、制御信号入力端子に制御信号が入力されているときは接続先のＬＳＩチップＡ１２側の出力端子がハイインピーダンス状態になる。

すなわち、本発明の半導体装置１０は、図１に示すように、ＬＳＩチップＡ１２、ＬＳＩチップＢ１３にテスト専用の端子（ＴＥＳＴＡ２８、ＴＥＳＴＢ３３）をそれぞれ１本ずつ設け、それらのテスト専用の端子２８、３３を制御（セレクタＡ１４、セレクタＢ１５をＯＮ／ＯＦＦさせるための電圧のＯＮ／ＯＦＦ）することで、ＬＳＩチップＡ１２の指定された端子にテストする信号を入力し、さらに他のＬＳＩチップＢ１３に接続される出力端子をハイインピーダンス状態に設定する事を可能としており、ＬＳＩチップＡ１２、ＬＳＩチップＢ１３のテスト時にのみ使用するテスト用の端子をパッケージ１１で通常使用しない端子箇所に設けていることを特徴とする。

本発明の第１の実施の形態について図１を用いてさらに説明する。
図１に示す装置は、ＬＳＩチップＡ１２およびＬＳＩチップＢ１３の２つのＬＳＩチップが、１つのパッケージ１１に内蔵された半導体装置であり、それぞれのＬＳＩチップＡ１２およびＬＳＩチップＢ１３に設けられたテスト専用の端子（ＴＥＳＴＡ２８、ＴＥＳＴＢ３３）を制御することで、ＬＳＩチップＡ１２とＬＳＩチップＢ１３とを並列にテスト出来るよう、セレクタＡ１４、セレクタＢ１５と、ＬＳＩチップＡ１２、ＬＳＩチップＢ１３のテスト時にのみ使用する端子（ＴｉｎＡ２１、ＴｏｕｔＡ１６、ＴｉｎＢ１７、ＴｏｕｔＢ２０）を設けている。

ここで、「並列にテスト出きる」とは、二つのセレクタＡ１４およびセレクタＢ１５を同時に動作させ、二つのＬＳＩチップＡ１２、ＬＳＩチップＢ１３を同時にそれぞれのテスト用の端子ＴｉｎＡ２１、ＴｏｕｔＡ１６、ＴｉｎＢ１７、ＴｏｕｔＢ２０に接続し、それぞれのテスト用の端子ＴｉｎＡ２１、ＴｉｎＢ１７にテスト信号（例えば、「１」論理レベルの信号、すなわちＨ）を入力し、それぞれの出力端子である端子ＴｏｕｔＡ１６、ＴｏｕｔＢ２０、ＯＵＴＡ２３、ＯＵＴＢ１８で電圧や波形等を測定することをいう。

図２は、図１に示した半導体装置のパッケージの底面図である。
図２において、ＬＳＩチップＡ１２とＬＳＩチップＢ１３とが内蔵されたパッケージ１１の例として、ＢＧＡ（Ball Grid Array ）の端子配置を表した底面が示されており、パッケージ１１の中心部分４１の端子４２が、ＬＳＩチップＡ１２、ＬＳＩチップＢ１３のテスト時にのみ使用する端子（ＴｉｎＡ２１、ＴｏｕｔＡ１６、ＴｉｎＢ１７、ＴｏｕｔＢ２０）として用いられている。この事は、通常時に使用される端子４０はパッケージ１１の外周に設けられている為、本発明の半導体装置１０を、他の部品や他のＬＳＩパッケージとプリント基板等に搭載して接続する場合などは、接続がし易くなり、検査効率が向上するので有利である。
尚、図２に示す半導体装置は端子数（ボール数）が計２００個の場合を示しているが、本発明はこれに限定されるものではなく、ボール数が２００個以上であっても２００個未満であってもよい。また、本実施の形態では端子４０がパッケージ１１の外周部に設けられ、テスト用の端子４２がパッケージ１１の中央部に設けられた場合を示しているが、本発明はこれに限定されるものではなく、フルグリッドアレイタイプであってもよい。さらに、本実施の形態ではＢＧＡ型の半導体装置の場合で説明したが、本発明はこれに限定されるものではなく、ＰＧＡ（Pin Grid Array）型の半導体装置であってもよい。

ＬＳＩチップＡ１２とＬＳＩチップＢ１３とをテストする場合、端子ＴＥＳＴ２２の論理レベルが半導体装置１０を製品として機能動作する時と反対となるよう指定する事で、セレクタＡ１４は、端子ｏｕｔ２（３７）からの信号を端子ＴｏｕｔＡ１６に出力し、ＬＳＩチップＢ１３の端子ｉｎ１（３６）に接続されるセレクタＡ１４の出力端子は、ハイインピーダンスを出力する。
同様に、セレクタＢ１５は、端子ｏｕｔ１（２９）からの信号を端子ＴｏｕｔＢ２０に出力し、ＬＳＩチップＡ１２の端子ｉｎ２（２７）に接続されるセレクタＢ１５の出力端子は、ハイインピーダンスを出力する。

以上のような接続を実現することで、ＬＳＩチップＡ１２をテストする時は、端子ＩＮＡ２４および端子ＴｉｎＡ２１によりテスト信号を入力し、端子ＯＵＴＡ２３および端子ＴｏｕｔＡ１６にてテスト結果を判定することができる。ＬＳＩチップＢ１３をテストする時は、ＩＮＢ１９およびＴｉｎＢ１７よりテスト信号を入力し、端子ＯＵＴＢ１８および端子ＴｏｕｔＢ２０にてテスト結果を判定する。

また、テスト時以外の各ＬＳＩチップＡ１２、ＬＳＩチップＢ１３が製品として機能動作する通常動作においては、端子ＴＥＳＴの論理をテスト時とは反対になるように指定し、ＬＳＩチップＡ１２の端子ｏｕｔ２（３７）からの信号をセレクタＡ１４の切り替えによりＬＳＩチップＢ１３の端子ｉｎ１（３６）に接続するようにし、端子ＴｏｕｔＡ１６に接続されるセレクタＡ１４の出力をハイインピーダンス状態にする。
同様に、ＬＳＩチップＢ１３の端子ｏｕｔ１（３８）からの信号をセレクタＢ１５の切り替えによりＬＳＩチップＡ１２のｉｎ２（２７）に接続するようにし、端子ＴｏｕｔＢ２０に接続されるセレクタＢ１５の出力は、ハイインピーダンス状態にする。
このように、テスト時に使用する端子は、通常動作時はハイインピーダンス状態となるので、端子処理としてもオープン扱いが可能となる。

（効果の説明）
複数のＬＳＩチップを一つのパッケージに内蔵した半導体装置の状態においても、それぞれのＬＳＩチップが１個づつ個別部品としてテストされる時と同じテストを同時に行う事を可能とし、十分なテストを行える状況にすることで、検査コストの上昇を防ぐ効果と、最終製品への不良品の混入を低減できる効果とが得られる。

（第２の実施の形態）
第２の実施の形態について図３を用いて説明する。
図３は、本発明の半導体装置の他の実施の形態を示す概念図である。尚、図１に示した実施の形態と同様の部材には共通の符号を用いた。
第２の実施の形態は、第１の実施の形態においてのＬＳＩチップＡ１２に内蔵されていたセレクタＡ１４をＬＳＩチップＡ１２の外部に出し、テスト専用の端子ＴＥＳＴＡ２８（図１参照）を削除し、同様にＬＳＩチップＢ１３に内蔵されていたセレクタＢ１５をＬＳＩチップＢ１３の外部に出し、テスト専用の端子ＴＥＳＴＢ３（図１参照）を削除し、ＬＳＩチップＡ５１、ＬＳＩチップＢ５２、セレクタＡ５３およびセレクタＢ５４をパッケージ１１に内蔵したものである。図３に示す半導体装置５０は、ＬＳＩチップＡ５１およびＬＳＩチップＢ５２をテストする場合の動作及びテスト以外の通常の動作については、第１の実施の形態と同様である。

（第３の実施の形態）
図４は、本発明の半導体装置の他の実施の形態を示す概念図である。
第３の実施の形態としての半導体装置７０は、セレクタＡ５３およびセレクタＢ５４の機能を、ＬＳＩチップＡ５１およびＬＳＩチップＢ５２とは別のＬＳＩチップとして実現する事も可能である。

（第４の実施の形態）
図５は、本発明の半導体装置の他の実施の形態を示す概念図である。
第４の実施の形態としての半導体装置８０は、端子ＴｉｎＡ２１とＬＳＩチップＡ５１の端子in2（５６）の間に新たに別のセレクタ８２を設け、端子ＴＥＳＴ２２の制御にて通常動作時は、端子ＴｉｎＡ２１からの信号を電気的に切断し、端子ＴｉｎＡ２１にぶら下がる配線容量（分布容量）を少なくする事で、ＬＳＩチップＢ５２の端子out1（６１）とＬＳＩチップＡ５１の端子in2（５６）との間の伝送信号を高速に送る事が可能となる。同様にＴｉｎＢ端子１７とＬＳＩチップＢ５２の端子in1（６２）との間に新たに別のセレクタ８１を設け端子ＴＥＳＴ２２の制御にて通常動作時は、端子ＴｉｎＢ１７にぶら下がる配線容量（分布容量）を少なくし、ＬＳＩチップＡ５１の端子out2（５５）とＬＳＩチップＢ５２の端子in1（６２）との間の伝送信号を高速に送る事が可能となる。
尚、本実施の形態では、セレクタ８１、８２がＬＳＩチップＡ５１、ＬＳＩチップＢ５２の外部に設けられた場合で説明したが、本発明はこれに限定されるものではなく、第１の実施の形態のように各ＬＳＩチップＡ５１、ＬＳＩチップＢ５２にそれぞれ内蔵されていてもよく、第３の実施の形態のようにＬＳＩチップ７０の中に内蔵されていてもよい。

本発明の半導体装置の一実施の形態を示す概念図である。 図１に示した半導体装置のパッケージの底面図である。 本発明の半導体装置の他の実施の形態を示す概念図である。 本発明の半導体装置の他の実施の形態を示す概念図である。 本発明の半導体装置の他の実施の形態を示す概念図である。 従来の半導体装置の概念図である。 他の従来の半導体装置の概念図である。

符号の説明

１０ 半導体装置
１１ パッケージ
１２ ＬＳＩチップＡ
１３ ＬＳＩチップＢ
１４ セレクタＡ（セレクタ回路Ａ）
１５ セレクタＢ（セレクタ回路Ｂ）
１６ ＴｏｕｔＡ（端子）
１７ ＴｉｎＢ（端子）
１８ ＯＵＴＢ（端子）
１９ ＩＮＢ（端子）
２０ ＴｏｕｔＢ（端子）
２１ ＴｉｎＡ（端子）
２２ ＴＥＳＴ（端子）
２３ ＯＵＴＡ（端子）
２４ ＩＮＡ（端子）

Claims (4)

1. 複数のＬＳＩチップ同士を電気的に接続して一つのパッケージ内に内蔵した半導体装置において、
   前記各ＬＳＩチップの間に配置され、テスト時に前記パッケージの外部からの信号により前記各ＬＳＩチップの出力信号を接続先の他のＬＳＩチップから前記パッケージの外部に出力自在に切り替えるセレクタ回路と、
   前記パッケージの通常動作時用の端子とは異なる位置に配置され、テスト時に前記パッケージの外部と信号の授受が行われる複数のテスト用の端子と、
   前記テスト用の端子のうち外部からの信号が入力される端子と前記各ＬＳＩチップの入力用の端子との間に配置され、通常動作時には前記テスト用の端子と前記各ＬＳＩチップの入力用の端子との間を切断する他のセレクタ回路を有し、前記テスト用の端子から前記各ＬＳＩチップとの間の分布容量を減少させることにより、前記各ＬＳＩチップ間の伝送信号を高速に送るようにしたことを特徴とする半導体装置。
2. 前記セレクタ回路は、前記テスト用端子のうち出力端子に接続される出力端子が通常時にはハイインピーダンスを出力するような信号が入力されることを特徴とする請求項１記載の半導体装置。
3. 前記パッケージはＢＧＡ用若しくはＰＧＡ用のパッケージであると共に、前記複数のテスト用端子はボールグリッド若しくはピンに包囲された面内に配置されていることを特徴とする請求項１または２記載の半導体装置。
4. 前記パッケージはフルグリッドアレイのＢＧＡ用若しくはＰＧＡ用のパッケージであると共に、前記複数のテスト用端子は通常時には使用されないボール若しくはピングリッドに設定されていることを特徴とする請求項１から３のいずれか１項記載の半導体装置。

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