KR20080036848A - 스택형 반도체 패키지 소켓 및 스택형 반도체 패키지테스트 시스템 - Google Patents

스택형 반도체 패키지 소켓 및 스택형 반도체 패키지테스트 시스템 Download PDF

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Abstract

본 발명은 스택형 반도체 패키지 소켓, 스택형 반도체 패키지 테스트 시스템을 공개한다. 본 발명에 따른 스택형 반도체 패키지 소켓은 스택형 반도체 패키지의 최하단 패키지의 복수개의 리드와 접속을 위한 패키지 접속부, 이웃하는 2개씩의 홀수 번째 패키지의 복수개의 패드 및 짝수 번째 패키지의 복수개의 리드 사이의 접속을 위한 패키지 연결부, 패키지 접속부를 고정하기 위한 하부 케이스, 패키지 연결부를 고정하기 위한 상부 케이스를 구비하는 것을 특징으로 한다. 따라서 스택형 반도체 패키지의 개별 패키지를 스택하지 않고서도 스택된 상태와 유사한 환경을 제공하므로 스택형 반도체 패키지 전체에 대한 테스트 뿐만 아니라 개별 패키지에 대한 테스트를 할 수 있으며, 불량 패키지에 대한 검출이 용이하다. 또한 스택되지 않은 상태이므로 스택형 반도체 패키지에서 불량 발생시 리페어가 용이하다.

Description

스택형 반도체 패키지 소켓 및 스택형 반도체 패키지 테스트 시스템{The stack-type semiconductor package socket and the stack-type semiconductor package test system}
도1a 는 스택형 반도체 패키지의 일예를 나타내는 단면도이다.
도1b 는 도1a 의 스택형 반도체 패키지를 각각의 패키지별로 구분하여 나타내는 블록도이다.
도1c 는 도1b 의 스택형 반도체 패키지의 동작을 나타내는 타이밍도이다.
도2 는 종래의 스택형 반도체 패키지 소켓을 나타내는 도면이다.
도3a 와 도3b 는 소켓의 접속 단자의 예를 나타내는 도면이다.
도4 는 본 발명의 스택형 반도체 패키지 소켓을 위한 스택형 반도체 패키지의 개별 패키지 배치를 나타내는 도면이다.
도5a 는 본 발명에 따른 스택형 반도체 패키지 소켓의 일예를 나타내는 도면이다.
도5b 는 도5a 의 스택형 반도체 패키지 소켓에 개별 패키지의 배치를 나타내는 일 실시예이다.
도5c 는 도5b 의 단면도이다.
도6a 와 도6b 는 스택형 반도체 패키지 소켓에 개별 패키지의 배치를 나타내 는 다른 실시예이다.
도6c 는 도6a 의 단면도이다.
본 발명은 스택형 반도체 패키지에 관한 것으로서, 특히 스택형 반도체 패키지 소켓 및 스택형 반도체 패키지 테스트 시스템에 관한 것이다.
반도체 제조 기술의 발전에 따라 반도체 패키지(semiconductor package)는 고집적화를 실현하고 있다. 그러나 반도체 패키지의 고집적화 못지않게 각종 전자 장치가 다기능화 및 소형화되고 있다. 이러한 전자 장치의 다기능화, 소형화는 반도체 패키지가 더욱 작은 크기로 더 많은 기능을 수행할 것을 요구한다.
기존의 반도체 패키지의 크기는 반도체 칩의 크기에 많이 의존하였으므로, 반도체 칩의 고집적화가 바로 반도체 패키지의 크기를 줄일 수 있는 방법이었다. 그러나 반도체 칩의 크기를 줄이는 것은 매우 어렵기 때문에 반도체 패키지의 크기를 줄일 수 있는 한계가 있었다. 그러나 이후 복수개의 반도체 칩을 하나의 반도체 패키지에 패키징(packaging)하는 멀티 칩 반도체 패키지가 등장하였다.
멀티 칩 반도체 패키지(Multi chip semiconductor package)는 하나의 반도체 패키지에 복수개의 반도체 칩이 패키징되므로, 동일한 면적에 더욱 많은 반도체 칩을 구비할 수 있게 되어 반도체 패키지의 집적도를 비약적으로 높였다. 그러나 멀티 칩 반도체 패키지는 복수개의 반도체 칩 중에서 불량 반도체 칩이 하나라도 있 거나, 각 칩 사이를 연결하는 와이어(Wire)에 사소한 불량이 발생하더라도 전체 패키지를 사용할 수 없게 되는 문제점이 있었다.
상기한 멀티 칩 반도체 패키지의 문제점을 해결하기 위하여 스택형 반도체 패키지(Stack Semiconductor package)가 개발되었다. 스택형 반도체 패키지는 각각 소정개의 반도체 칩을 구비하는 복수개의 반도체 패키지를 적층하여 실장 면적을 최소화하는 동시에 고집적화를 실현한다. 또한 스택형 반도체 패키지는 복수개의 반도체 패키지가 적층되는 구조이므로 불량 반도체 패키지가 있는 경우에는 해당 반도체 패키지만을 교체하도록 함으로서 반도체 패키지의 수율(Yield)을 높일 수 있다.
도1a 는 스택형 반도체 패키지의 일예로서 4개의 패키지가 적층된 4단 스택형 반도체 패키지를 나타낸다.
반도체 패키지는 SIP(Single Inline Package), DIP(Dual Inline Package), QFP(Quad Flat Package) 및 BGA(Ball Grid Array)와 같이 리드(lead)의 형태에 따라 다양한 종류가 있다. 특히 BGA 형태의 반도체 패키지는 패키지 바닥면에 둥근 볼(ball) 형태의 리드를 배열하는 패키지 방식으로 패키지의 크기를 줄일 수 있고, 리드가 패키지의 옆으로 나와 있지 않아서 부품의 실장 면적을 줄이며, 또한 리드가 작은 볼 형태이므로 노이즈에 강하다. 이러한 장점으로 인하여 스택형 반도체 패키지(1)에 많이 사용되며 도1a 에서도 BGA 형태의 반도체 패키지를 예로 나타내었다.
베이스 패키지(Base package)(10)는 스택형 반도체 패키지(1)의 최하부에 배 치되어 인쇄회로 기판(PCB : Printed circuit board)(50)이나 소켓에 직접 접촉된다. 베이스 패키지(10)의 하단에는 복수개의 볼 형태의 리드(13)가 형성되어 있으며, 인쇄회로 기판(50)이나 소켓에는 각각의 리드(13)에 대응하여 복수개의 패드(ball pad)(55)가 구비되어 있다. 베이스 패키지의 각각의 리드(13)는 인쇄회로 기판(1)이나 소켓의 대응되는 패드(5)에 전기적으로 접촉되어 신호를 전송한다.
그리고 베이스 패키지(10)는 상단에 베이스 패키지(10)의 위로 적층될 스택 패키지(20)와 전기적 접촉을 위한 복수개의 패드(15)를 구비한다. 베이스 패키지(10)의 복수개의 패드(15)는 스택 패키지(20)의 리드(23)에 대응되는 패턴으로 구성되어야 한다.
또한 베이스 패키지(10)는 리피터(Repeater)(11)를 구비한다. 리피터(11)는 인쇄회로 기판(50) 또는 소켓을 통해 인가되는 어드레스(address), 데이터(data), 및 명령(command)등의 각종 신호가 베이스 패키지(10)에 대한 신호이면, 베이스 패키지(10)로 신호를 전송하고, 스택 패키지(20, 30, 40)로 신호를 전송하지 않는다. 그러나 인쇄회로 기판(50) 또는 소켓을 통해 인가되는 신호가 스택 패키지(20, 30, 40)에 대한 신호이면, 인가된 신호를 스택 패키지(20)로 전송한다.
도1a 에서는 베이스 패키지(10)의 위로 3개의 스택 패키지(20, 30, 40)가 적층되어 있다. 스택 패키지(20, 30)는 베이스 패키지(10)와 유사하게 리피터(21, 31)와 볼 형태의 리드(23, 33) 및 패드(25, 35)를 구비하고 있다.
스택 패키지(20, 30)에서 리드(23, 33)는 베이스 패키지(10)에 비하여 리드의 개수가 일반적으로 작다. 베이스 패키지(10)는 자신뿐만 아니라 스택 패키 지(20, 30, 40)로 입출력되는 모든 신호까지 인쇄회로 기판(50)과 입출력하므로 리드의 개수가 많은데 비하여 상부의 스택 패키지(20)는 베이스 패키지(10)에 대한 신호를 입출력 할 필요가 없으며, 최상부의 스택 패키지(40)는 자신에 대한 신호만을 입출력 하면 되기 때문이다. 그리고 스택 패키지(20, 30)는 각각 상부의 스택 패키지(30, 40)의 리드(33, 43)에 대응하는 패드(25, 35)를 구비한다. 또한 스택 패키지(20, 30)는 리피터(21, 31)를 구비하여 상부의 스택 패키지(30, 40)와 신호 입출력 여부를 판단한다. 도1a 에서는 리피터(11, 21, 31)가 베이스 패키지(10)나 스택 패키지(20, 30) 내부의 별도 장치로 표시되어 있으나 이는 설명의 편의를 위한 것으로 실제로는 패키지 내부 반도체 칩의 일부 회로이다.
스택 패키지(40)는 스택형 반도체 패키지(1)의 최상부의 패키지이므로 상부에 데이터를 전송할 필요가 없다. 따라서 스택 패키지(40)는 리드(43)를 구비하여 스택 패키지(30)와 전기적으로 접촉되어 있으나 패드나 리피터를 필요로 하지 않는다. 그러나 스택형 반도체 패키지(1)의 기능이 확장되어 스택 패키지(40)의 상부에 스택 패키지가 추가되는 경우를 대비하여 패드와 리피터를 구비할 수도 있다.
도1b 는 도1a 의 스택형 반도체 패키지를 각각의 패키지별로 구분하여 나타내는 블록도이다. 도1b 는 도1 의 스택형 반도체 패키지(1)의 일부로서 베이스 패키지(10)와 스택 패키지(20)만을 나타내고 있다. 도1a 에서는 입력과 출력에 대한 리드(13, 23, 33, 43)와 패드(15, 25, 35)를 구분하지 않았으나 도1b 에서는 설명의 편의를 위하여 입력 리드(13, 23)와 출력 리드(14, 24)를 구분하고, 입력 패드(16, 26)와 출력 패드(15, 25)를 구분하여 표시 하였다.
스택형 반도체 패키지(1)가 반도체 메모리 장치인 경우를 예를 들어 설명하면 외부의 메모리 컨트롤러(Memory controller)에서 명령, 어드레스, 데이터 등의 입력 신호(in_sig)가 인가되면 인쇄회로 기판(50)을 통하여 베이스 패키지(10)의 복수개의 입력 리드(13)로 입력된다. 베이스 패키지의 리피터(11)는 입력 신호(in_sig)를 분석하여 베이스 패키지(10)에 대한 신호이면 입력 신호(in_sig)에 대응하는 동작을 수행한다. 입력 신호(in_sig)로서 리드 명령과 어드레스가 인가되고 해당 어드레스가 베이스 패키지(10)에 대한 어드레스이면, 리피터(11)는 입력 신호(in_sig)를 스택 패키지(20)로 전달하지 않도록 하고 베이스 패키지(10)는 해당 어드레스의 데이터를 출력 리드(14)를 통하여 출력 신호(out_put)로서 출력한다.
그러나 입력 신호(in_sig)가 베이스 패키지(10)에 대한 신호가 아니면 리피터(11)는 입력 신호(in_sig)를 출력 패드(15)로 출력한다. 출력 패드(15)로 출력된 입력 신호(in_sig)는 전기적으로 접촉된 스택 패키지(20)의 입력 리드(23)를 통하여 스택 패키지(20)에 인가된다. 스택 패키지(20)의 리피터(21) 또한 베이스 패키지(10)의 리피터(11)와 마찬가지로 입력 신호(in_sig)를 분석하여 스택 패키지(20)에 대한 신호인지 판단하고, 스택 패키지(20)에 대한 신호이면 대응하는 동작을 수행한다. 그러나 스택 패키지(20)에 대한 신호가 아니면 다시 출력 패드(25)를 통하여 출력한다. 입력 신호(in_sig)로서 리드 명령과 어드레스가 인가되고 해당 어드레스가 스택 패키지(20)에 대한 어드레스이면, 스택 패키지(20)는 해당 어드레스의 데이터를 출력 리드(24)를 통하여 출력한다. 스택 패키지(20)의 출력 리드(24)와 전기적으로 접촉된 베이스 패키지(10)의 입력 패드(16)를 통하여 베이스 패키지(10)로 데이터가 인가되면 베이스 패키지(10)의 리피터(11)는 전송된 데이터를 출력 리드(14)를 통하여 외부로 출력 신호(out_sig)로서 출력한다.
도1c 는 도1b 의 스택형 반도체 패키지의 동작을 나타내는 타이밍도이다.
도1c 에서 입력 신호(in_sig1)는 베이스 패키지(10)에 대한 신호이며 입력 신호(in_sig2)는 스택 패키지(20)에 대한 신호가 인가되는 경우를 나타낸다.
입력 신호(in_sig2)는 스택 패키지(20)에 대한 신호이므로 베이스 패키지(10)의 리피터(11)에서 입력 신호(in_sig)를 분석한 후에 스택 패키지(20)로 인가된다. 따라서 입력 신호(in_sig2)가 소정 시간 지연되어 스택 패키지(20)에 입력되며, 스택 패키지(20)는 입력 신호(in_sig2)의 리드 명령에 응답하여 칼럼 레이턴시(CL : column latency) 이후에 데이터를 출력 신호(out_sig)로서 출력한다. 그러나 입력 신호(in_sig1)는 베이스 패키지(10)에 대한 신호이므로 지연시간이 거의 없다. 따라서 베이스 패키지(10)는 스택 패키지(20)에 비하여 빠르게 입력 신호(in_sig1)를 인가받게 된다. 이 경우 입력 신호(in_sig1, in_sig2)에 따라 출력되는 출력 신호(out_sig)의 출력 타이밍이 다르게 된다. 이러한 출력 신호(out_sig)의 타이밍 오차를 보정하기 위하여 베이스 패키지(10)는 입력 신호(in_sig1)가 인가되면 리피터 딜레이(Repeater delay)만큼의 지연 시간 후에 소정의 동작을 수행하도록 한다.
도2 는 종래의 스택형 반도체 패키지 소켓을 나타내는 도면이다.
스택형 반도체 패키지의 테스트는 도1 에 도시된 베이스 패키지(10)와 스택 패키지(20, 30, 40)를 각각 테스트 하는 개별 패키지 테스트와 모든 패키지를 적층하여 실시하는 스택형 반도체 패키지 테스트로 구분 될 수 있다. 개별 패키지 테스트는 각각의 패키지(10, 20, 30, 40)에 대한 불량을 판별하기 위한 테스트이며, 스택형 반도체 패키지 테스트는 스택형 반도체 패키지(1) 전체가 정상 동작을 하는지를 판별하기 위한 테스트이다.
개별 패키지 테스트를 위한 테스트 장비나 스택형 반도체 패키지 테스트를 위한 테스트 장치는 모두 소켓을 구비하고 있다. 도2 에 도시된 소켓은 스택형 반도체 패키지 테스트를 위한 테스트 장비의 일예로서 스택형 반도체 패키지(1)가 소켓에 삽입되어 있다.
도1 을 참조하여 도2 의 소켓을 설명하면 삽입되는 스택형 반도체 패키지(1)의 리드(13)와 전기적으로 접촉되어 인쇄회로 기판(50)과 스택형 반도체 패키지(1) 사이에 신호를 전달하도록 하는 접속 단자(70)를 구비한다. 그리고 접속 단자(70)를 고정하기 위한 하부 케이스(63)와 패키지 접속부(70) 및 하부 케이스(63)를 인쇄회로 기판(50)에 고정하기 위한 소켓 고정 수단(69)을 구비한다. 여기서 소켓 고정 수단(69)은 일반적으로 스크류(Screw) 등이 사용된다. 또한 소켓은 상부 케이스(65)와 상부 케이스 고정 수단(67)을 구비한다. 상부 케이스(65)는 스택형 반도체 패키지(1)의 상부에 배치되고 상부 케이스 고정 수단(67)에 의해 상부 케이스(65)와 하부 케이스(63)가 고정됨과 동시에 스택형 반도체 패키지(1)에 압력을 가하여 스택형 반도체 패키지(1)와 패키지 접속부(70) 사이의 전기적으로 접속을 원활하게 한다. 패키지 접속부(70)는 베이스 패키지(10)의 복수개의 리드(13)에 대 응하는 복수개의 접속 단자를 구비한다. 복수개의 접속 단자는 스택형 반도체 패키지(1)가 소켓에 삽입되면 각각의 리드(13)와 전기적으로 접촉하여 대응되는 리드와 인쇄회로 기판(50) 사이에 신호를 전달한다.
도2 에서는 스택형 반도체 패키지 소켓을 도시하였으나 개별 패키지 소켓의 경우에도 스택형 반도체 패키지(1)가 아닌 개별 패키지가 삽입되는 것을 제외하면 동일한 구성을 가진다. 그리고 일반적으로 복수개의 개별 패키지 또는 복수개의 스택형 반도체 패키지를 테스트할 수 있도록 테스트 장치는 복수개의 소켓을 구비한다. 이 경우 각각의 소켓에 패키지를 개별적으로 삽입하고 상부 케이스를 고정하는 것은 효율적이지 않다. 따라서 테스트 장치에는 복수개의 개별 패키지 또는 복수개의 스택형 반도체 패키지를 삽입함과 더불어 소정의 압력을 가하는 핸들러(Handler)를 많이 사용된다. 이러한 핸들러를 사용하는 경우에도 패키지 접속부(70)는 인쇄회로 기판(50)에 고정되어 있어야 한다.
도3a 와 도3b 는 도2 의 패키지 접속부의 일예를 나타내는 도면으로 도1 의 스택형 반도체 패키지와 같은 BGA 형태의 반도체 패키지에 대한 소켓은 패키지 접속부(70)의 접속 단자로서 포고 핀(Pogo pin)이나 압전 탄성체(Pressure conductive Rubber : PCR)를 이용한 접속 단자가 많이 이용된다.
도3a 는 포고 핀을 이용한 접속 단자를 나타내는 도면으로 패키지 접속부(70)는 복수개의 포고 핀(71)을 구비한다. 포고 핀(71)은 상단과 하단이 구분되고, 내부에 스프링(spring)등의 탄성체를 구비하여 소정의 압력이 인가되면 상단과 하단이 전기적으로 접촉되는 구조이다. 도3b 는 패키지 접속부(70)의 접속 단자로 서 압력이 인가되면 전기 전도성을 가지고 탄성이 있는 복수개의 압전 탄성체(72)를 구비하고, 각각의 압전 탄성체 사이는 절연체를 구비한다. 따라서 패키지 접속부(70)의 접속 단자로서 도3a 의 포고 핀(71)과 도3b 의 압전 탄성체(72)는 소정의 압력이 인가되면 스택형 반도체 패키지(1)와 인쇄회로 기판(50) 사이에서 신호를 전달한다.
상기한 스택형 반도체 패키지 소켓이나 핸들러를 사용하여 스택형 반도체 패키지를 테스트하는 경우에 개별 반도체 패키지를 테스트하는 경우나 스택형 반도체 패키지 전체를 테스트하는 경우 모두 하단의 리드만을 사용한다. 즉 개별 반도체 패키지를 테스트하는 경우에는 각각의 패키지 하단의 리드를 사용하여 개별 패키지로 신호를 입출력하여 테스트하며, 스택형 반도체 패키지를 테스트하는 경우에는 베이스 패키지의 리드만을 사용하여 테스트한다.
그러나 개별 패키지를 테스트하면 각각의 리피터의 기능에 대한 테스트가 미흡하게 된다. 그리고 스택형 반도체 패키지를 테스트하면 리피터의 기능을 포함한 모든 기능을 테스트 할 수 있으나 불량 발생시 스택형 반도체 패키지 전체를 사용하지 못하게 되거나, 스택된 개별 반도체 패키지를 분리하고 재결합하여야 하므로 리페어 비용과 시간이 증가되는 문제가 있다. 또한 스택형 반도체 패키지에서 어떤 패키지에서 문제가 발생하였는지 파악하기 어려운 문제가 있다.
본 발명의 목적은 스택되지 않은 스택형 반도체 패키지의 개별 패키지를 스택된 상태와 동일한 환경으로 테스트 할 수 있도록 하는 스택형 반도체 패키지 소 켓을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 스택형 반도체 패키지 테스트 시스템을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 스택형 반도체 패키지 소켓은 스택형 반도체 패키지의 최하단 패키지의 복수개의 리드와 접속을 위한 패키지 접속부, 이웃하는 2개씩의 홀수 번째 패키지의 복수개의 패드 및 짝수 번째 패키지의 복수개의 리드 사이의 접속을 위한 패키지 연결부, 패키지 접속부를 고정하기 위한 하부 케이스, 패키지 연결부를 고정하기 위한 상부 케이스를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 패키지 접속부는 홀수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제1 리드 접속 단자, 및 짝수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제1 패드 접속 단자를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 패키지 접속부는 패키지가 3개 이상인 경우에 최하단 패키지를 제외한 이웃하는 2개씩의 짝수 번째 패키지에 대한 복수개의 제1 패드 접속 단자와 홀수 번째 패키지에 대한 복수개의 제1 리드 접속 단자를 각각 전기적으로 연결하기 위한 복수개의 제1 전기적 라인을 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 복수개의 제1 리드 접속 단자는 최하단 패키지에 대한 제1 리드 접속 단자인 경우 외부의 인쇄회로 기판과 전기적으로 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 패키지 연결부는 홀수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제2 패드 접속 단자, 짝수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제2 리드 접속 단자, 및 복수개의 제2 패드 접속 단자를 이웃하는 짝수 번째 패키지에 대한 복수개의 제2 리드 접속 단자와 각각 전기적으로 연결하는 복수개의 제2 전기적 라인을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 스택형 반도체 패키지의 최하단 패키지의 복수개의 리드와 접속을 위한 패키지 접속부 및 최하단 패키지부터 이웃하는 2개씩의 홀수 번째 패키지의 복수개의 패드 및 짝수 번째 패키지의 복수개의 리드의 접속을 위한 패키지 연결부를 구비하는 스택형 반도체 패키지 소켓, 패키지 접속부를 통하여 최하단 패키지의 복수개의 리드와 전기적으로 연결되는 인쇄회로 기판, 및 인쇄회로 기판과 스택형 반도체 패키지 소켓을 통하여 스택형 반도체 패키지와 각종 신호를 입출력하여 스택형 반도체 패키지를 테스트하는 테스트 제어부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 패키지 접속부는 스택형 반도체 패키지의 홀수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제3 리드 접속 단자, 및 스택형 반도체 패키지의 짝수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제3 패드 접속 단자를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 패키지 접속부는 패키지가 3개 이상인 경우에 최하단 패키지를 제외한 이웃하는 2개씩의 짝수 번째 패키지에 대한 복수개의 제3 패드 접속 단자와 홀수 번째 패키지에 대한 복수개의 제3 리드 접속 단자를 각각 전기적으로 연결하기 위한 복수개의 제3 전기적 라인을 추가로 더 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 복수개의 제3 리드 접속 단자는 최하단 패키지에 대한 제3 리드 접속 단자인 경우 인쇄회로 기판과 전기적으로 연결되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 패키지 연결부는 스택형 반도체 패키지의 홀수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제4 패드 접속 단자, 스택형 반도체 패키지의 짝수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제4 리드 접속 단자, 및 복수개의 제4 패드 접속 단자를 다음 패키지의 대응되는 복수개의 제4 리드 접속 단자와 각각 전기적으로 연결하는 제4 전기적 라인을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 스택형 반도체 패키지 소켓 및 스택형 반도체 패키지 테스트 시스템을 설명하면 다음과 같다.
스택형 반도체 패키지는 복수개의 패키지를 스택하여 사용함으로서 반도체 패키지의 집적도를 높이는 방법이다. 따라서 스택형 반도체 패키지는 복수개의 패키지의 결합으로 이루어지며, 이 결합은 하부 패키지 상단의 패드와 상부 패키지 하단의 리드가 전기적으로 접촉됨으로서 이루어진다고 할 수 있다. 따라서 하부 패키지의 상단 패드와 상부 패키지의 하부 리드가 물리적으로 접촉되지 않더라도 전기적으로 접촉될 수 있도록 전도성 라인으로 연결하면 복수개의 패키지가 스택된 스택형 반도체 패키지와 동일한 기능을 할 수 있다.
즉 스택형 반도체 패키지의 개별 패키지를 스택하지 않고 각각 구분하여 배치하여도 하부 패키지의 상단 패드와 상부 패키지의 하부 리드를 전기적으로 접촉함으로서 스택형 반도체 패키지의 정상 동작 여부를 판별할 수 있다.
도4 는 본 발명의 스택형 반도체 패키지 소켓을 위한 스택형 반도체 패키지의 개별 패키지 배치를 나타내는 도면이다. 도1b 에서와 같이 도4 에서도 베이스 패키지(110)와 하나의 스택 패키지(120)만을 도시하였다.
베이스 패키지(110)는 입력 리드(113)와 출력 리드(114)가 아래로 향하게 하고 입력 패드(116)와 출력 패드(115)가 위로 향하도록 배치한다. 이는 도1 에 도시된 베이스 패키지(10)의 배치와 동일하다. 그러나 스택 패키지(120)는 베이스 패키지(110)와는 반대로 입력 리드(123)와 출력 리드(124)가 위로 향하고, 입력 패드(126)와 출력 패드(125)가 아래로 향하도록 배치한다. 즉 도1 에 도시된 스택 패키지(20)를 뒤집어서 배치한 것이다. 그리고 스택 패키지(120)를 베이스 패키지(110)의 상부에 배치하지 않고, 베이스 패키지(110)와 평형하게 배치한다.
도4 와 같이 배치된 베이스 패키지(110)와 스택 패키지(120)는 베이스 패키지(110)의 입력 패드(115)와 출력 패드(116)와 스택 패키지(120)의 입력 리드(123)와 출력 리드(124)가 모두 위를 향하고 있게 된다. 이러한 베이스 패키지(110)와 스택 패키지(120)의 배치에서 베이스 패키지(110)의 복수개의 출력 패드(115)를 각각 스택 패키지(120)의 복수개의 입력 리드(123)의 대응하는 입력 리드에 전기적 라인(line)으로 연결한다. 마찬가지로 베이스 패키지의 복수개의 입력 패드(116)를 각각 스택 패키지(120)의 복수개의 출력 리드(124)의 대응하는 출력 리드에 전기적 라인(line)으로 연결한다. 여기서 전기적 라인(line)은 전선 등의 전도성 와이어(wire)를 사용할 수도 있으나, 고속 동작을 하는 반도체 장치인 경우에는 라인에서 발생하는 노이즈 등으로 인해 신호의 왜곡이 발생할 수 있으므로 반도체 장치의 동작 속도를 고려하여 전기적 라인(line)을 선택하여야 한다.
도4 와 같이 베이스 패키지(110)와 스택 패키지(120)를 배치하여도 베이스 패키지(110)의 복수개의 입력 패드(116)가 스택 패키지(120)의 복수개의 출력 리드(124)와 전기적으로 연결되어 있고, 베이스 패키지(110)의 복수개의 출력 패드(115)가 스택 패키지(120)의 복수개의 입력 리드(123)와 전기적으로 연결되어 있으므로 베이스 패키지(110)와 스택 패키지(120)는 스택된 상태와 유사한 환경을 갖게 된다.
도5a 는 본 발명에 따른 스택형 반도체 패키지 소켓의 일예를 나타내는 도면이다. 본 발명의 스택형 반도체 패키지 소켓의 구성은 도2 에 도시된 종래의 스택형 반도체 패키지 소켓과 유사한 구성을 가진다. 본 발명에 따른 스택형 반도체 패키지 소켓은 하부 케이스(163), 상부 케이스(165), 상부 케이스 고정 수단(167), 패키지 접속부(170) 및 패키지 연결부(180)를 구비한다. 도5a 에서 하부 케이스(163), 상부 케이스(165), 상부 케이스 고정 수단(167)은 도2 와 동일하다. 도5a 에서는 2단 스택형 반도체 패키지에 대한 소켓을 도시한 것으로 베이스 패키지(110)와 스택 패키지(120)가 패키지 접속부(170)의 상부에 위치하게 된다.
2단 스택형 반도체 패키지에서는 베이스 패키지(110)만 상부의 패드가 필요하며 스택 패키지(120)는 패드가 반드시 필요한 것은 아니다. 따라서 패키지 접속부(170)의 접속 단자 또한 베이스 패키지(110)와 접속 되는 부분만 구비되면 된다. 그러나 2단 스택형 반도체 패키지가 확장성 등을 고려하여 패드를 구비하는 경우를 대비하여 패키지 접속부(170)의 스택 패키지가 올려지는 영역에도 접속 단자를 구비할 수 있다. 즉 도4 에 도시된 바와 같이 스택 패키지(120)는 리드(123, 124)가 위를 향하고 패드(125, 126)가 아래를 향하도록 배치되어 소켓에 삽입되기 때문에 패키지 접속부(170)의 접속 단자와 전기적으로 연결될 수 있는 부분은 스택 패키지(120)의 패드(125, 126)이다.
패키지 연결부(180)는 베이스 패키지(110)의 패드와 스택 패키지(120)의 리드를 전기적으로 연결하기 위하여 본 발명에서 추가된 부분으로 패키지 접속부(170)와 유사하게 접속 단자를 구비한다. 그리고 베이스 패키지(110)에 대한 접속 단자와 스택 패키지(110)에 대한 접속 단자를 내부적으로 연결하는 마이크로 스트립 라인(micro-strip line)등의 전기적 연결 수단을 구비하여, 베이스 패키지(110)의 복수개의 출력 패드(115) 각각을 스택 패키지(120)의 대응되는 입력 리드(123)와 전기적으로 연결하고, 베이스 패키지(110)의 복수개의 입력 패드(116)를 각각 스택 패키지(120)의 대응되는 출력 리드(124)와 전기적으로 연결한다.
도5b 는 도5a 의 스택형 반도체 패키지 소켓에 개별 패키지의 배치를 나타내 는 도면이며 도5c 는 도5b 의 단면도이다.
도5b 와 도5c 에서는 소켓에 삽입된 베이스 패키지(110)와 스택 패키지(120), 패키지 접속부(170) 및 패키지 연결부(180)가 도시되어 있다. 베이스 패키지(110)는 입력 및 출력 패드(116, 115)가 위를 향하도록 배치되어 있으며, 스택 패키지(120)는 입력 및 출력 리드(123, 124)가 위를 향하도록 배치되어 있다.
패키지 접속부(170)는 베이스 패키지(110)의 입력 및 출력 리드(113, 114)와 전기적으로 접속되는 리드 접속 단자(171)와 스택 패키지(120)의 입력 및 출력 패드(126, 125)와 전기적으로 접속되는 패드 접속 단자(172)를 구비한다. 상기한 바와 같이 2단 스택형 반도체 패키지에서 스택 패키지(120)가 패드를 구비하지 않는 경우에는 패드 접속 단자(172)는 불필요하다. 그리고 패키지 접속부(170)의 리드 접속 단자(171)와 패드 접속 단자(172)는 패키지 접속부(170)의 하부에 배치된 인쇄회로 기판(150)과 전기적으로 접촉되어 있다.
패키지 연결부(180)는 스택형 반도체 패키지의 상부 케이스(165)에 고정되어 상부 케이스(165)가 하부 케이스(163)에 고정될 때 베이스 패키지(110)와 스택 패키지(120)의 상부에 위치하게 되고, 각각의 패키지(110, 120)에 소정의 압력을 가하게 된다. 패키지 연결부(180) 또한 패키지 접속부(170)와 유사하게 접속 단자를 구비한다. 그러나 패키지 연결부(180)는 베이스 패키지(110)의 입력 및 출력 패드(116, 115) 및 스택 패키지(120)의 입력 및 출력 리드(123, 124)와 전기적으로 접촉되게 된다. 따라서 패키지 연결부(180)는 베이스 패키지(110)의 입력 및 출력 패드(116, 114)와 전기적으로 접속되는 패드 접속 단자(182)와 스택 패키지(120)의 입력 및 출력 리드(123, 124)와 전기적으로 접속되는 리드 접속 단자(181)를 구비한다. 그리고 패키지 연결부(180)는 복수개의 패드 접속 단자(182)와 대응되는 복수개의 리드 접속 단자(181)를 각각 전기적으로 연결하기 위한 전기적 라인(line)을 구비한다. 전기적 라인(line)은 반도체 장치의 동작 속도를 고려하여 선택되어야 하며 일반적으로 고속 동작하는 반도체 장치의 경우에는 마이크로 스트립 라인이 많이 사용된다.
도5b 와 도5c 에 도시된 바와 같이 본 발명의 스택형 반도체 패키지 소켓에 베이스 패키지(110)와 스택 패키지(120)가 배치되면 패키지 접속부(170)에 의해 베이스 패키지(110)는 인쇄회로 기판(150)과 전기적으로 연결되고, 또한 패키지 연결부(180)에 의해 스택 패키지(120)와 전기적으로 연결되어 있으므로 베이스 패키지(110)와 스택 패키지(120)는 스택된 상태와 거의 유사한 상태를 갖는다.
결과적으로 스택형 반도체 패키지의 각각의 개별 패키지(110, 120)를 스택하여 고정하지 않고서도 스택된 상태와 유사한 환경을 제공하여 줌으로서 전체 스택형 반도체 패키지를 테스트 할 수 있다. 또한 패키지 접속부(170) 뿐만 아니라 패키지 연결부(180)를 통해서도 각종 신호를 입출력 가능하므로 스택형 반도체 패키지의 전체 테스트와 동시에 개별 패키지(110, 120)에 대한 테스트를 수행할 수 있으며 불량 패키지에 대한 검출이 용이하다.
도6a 와 도6b 에서는 4단 스택형 반도체 패키지를 배치하는 경우를 나타내는 실시예로서 도6a 는 배치된 개별 패키지(110, 120, 130, 140)의 상면도이며, 도6b 는 하면도이다. 그리고 도6c 는 소켓에 삽입되어 배치된 개별 패키지(110, 120, 130, 140)에 대한 단면도이다.
도6a 내지 도6c 를 참조로 하면 베이스 패키지(110)와 스택 패키지(130)는 입력 및 출력 패드(116, 115, 136, 135)가 위를 향하고, 입력 및 출력 리드(113, 114, 133, 134)가 아래를 향하도록 배치된다. 그리고 스택 패키지(120, 140)는 입력 및 출력 리드(123, 124, 143, 144)가 위를 향하고, 입력 및 출력 패드(126, 125, 146, 145)가 아래를 향하도록 배치된다. 즉 각각의 개별 패키지가 순차적으로 번갈아가며 뒤집어져 배치된다. 따라서 패키지 접속부(170)의 리드 접속 단자(171)가 베이스 패키지(110)와 스택 패키지(130)의 입력 및 출력 리드(113, 114, 133, 134)와 전기적으로 접촉하게 되며, 패드 접속 단자(172)가 스택 패키지(120, 140)의 입력 및 출력 패드(126, 125, 146, 145)와 전기적으로 접촉하게 된다. 또한 패키지 연결부(180)의 리드 접속 단자(181)가 스택 패키지(120, 140)의 입력 및 출력 리드(123, 124, 143, 144)와 전기적으로 접촉하고, 패드 접속 단자(182)가 베이스 패키지(110)와 스택 패키지(130)의 입력 및 출력 패드(116, 115, 136, 135)와 전기적으로 접촉한다.
그리고 패키지 접속부(170)는 스택 패키지(120)에 대한 복수개의 패드 접속 단자(172)를 스택 패키지(130)에 대한 복수개의 리드 접속 단자(171)에 각각 대응되도록 전기적 라인(line3)으로 연결한다. 따라서 스택 패키지(120)와 스택 패키지(130)는 전기적 라인(line3)으로 연결되어, 스택된 상태와 유사한 환경을 갖게 된다.
또한 패키지 연결부(180)는 베이스 패키지(110)에 대한 복수개의 패드 접속 단자(182)를 스택 패키지(120)에 대한 복수개의 리드 접속 단자(181)에 각각 대응되도록 전기적 라인(line1)으로 연결하고, 스택 패키지(130)에 대한 복수개의 패드 접속 단자(182)를 스택 패키지(140)에 대한 복수개의 리드 접속 단자(181)에 각각 대응되도록 전기적 라인(line1)으로 연결한다. 따라서 베이스 패키지(110)와 스택 패키지(120)는 전기적 라인(line1)으로 연결되어, 스택된 상태와 유사한 환경을 갖게 되며, 스택 패키지(130)와 스택 패키지(140)는 전기적 라인(line2)으로 연결되어, 스택된 상태와 유사한 환경을 갖게 된다.
그리고 베이스 패키지(110)는 패키지 접속부(170)의 리드 접속 단자(171)를 통하여 인쇄회로 기판에 전기적으로 연결되어 각종 신호를 입출력 할 수 있다.
결과적으로 베이스 패키지(110)와 모든 스택 패키지(120, 130 140)는 스택되지 않은 상태이지만 스택된 상태와 유사한 상태가 된다. 따라서 스택형 반도체 패키지의 개별 패키지(110, 120, 130, 140)를 스택하지 않고도 스택된 상태와 유사한 환경에서 테스트 할 수 있으므로 더욱 정확한 테스트가 가능하다. 또한 패키지 접속부(170)와 패키지 연결부(180)가 각각 개별 패키지(110, 120, 130, 140)와 전기적으로 연결되어 있으므로 개별 패키지(110, 120, 130, 140)별로 테스트를 수행 할 수도 있으며, 전기적 라인(line1, line2, line3)의 신호를 확인하여 불량 패키지를 쉽게 검출이 가능하다.
본 실시예에서는 4단까지의 스택형 반도체 패키지에 대하여 설명하였으나 4단 이상의 스택형 반도체 패키지에 대해서도 적용이 가능함은 자명하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 스택형 반도체 패키지 소켓 및 스택형 반도체 패키지 테스트 방법은 스택되지 않은 개별 패키지를 순차적으로 뒤집어서 배치하고, 패키지 접속부와 패키지 연결부에서 전단 패키지의 패드와 후단 패키지의 리드를 전기적 라인로 연결하도록 함으로서 스택형 반도체 패키지의 개별 패키지를 스택하지 않고서도 스택된 상태와 유사한 환경을 제공한다. 그러므로 스택형 반도체 패키지 전체에 대한 테스트 뿐만 아니라 개별 패키지에 대한 테스트를 할 수 있으며, 불량 패키지에 대한 검출이 용이하다. 또한 스택되지 않은 상태이므로 스택형 반도체 패키지에서 불량 발생시 리페어가 용이하다.

Claims (23)

  1. 스택형 반도체 패키지의 최하단 패키지의 복수개의 리드와 접속을 위한 패키지 접속부;
    이웃하는 2개씩의 홀수 번째 패키지의 복수개의 패드 및 짝수 번째 패키지의 복수개의 리드 사이의 접속을 위한 패키지 연결부;
    상기 패키지 접속부를 고정하기 위한 하부 케이스;
    상기 패키지 연결부를 고정하기 위한 상부 케이스를 구비하는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  2. 제1 항에 있어서, 상기 패키지 접속부는
    상기 홀수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제1 리드 접속 단자; 및
    상기 짝수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제1 패드 접속 단자를 구비하는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  3. 제2 항에 있어서, 상기 패키지 접속부는
    상기 패키지가 3개 이상인 경우에 상기 최하단 패키지를 제외한 이웃하는 2개씩의 짝수 번째 패키지에 대한 복수개의 제1 패드 접속 단자와 홀수 번째 패키지에 대한 상기 복수개의 제1 리드 접속 단자를 각각 전기적으로 연결하기 위한 복수 개의 제1 전기적 라인을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  4. 제3 항에 있어서, 상기 복수개의 제1 전기적 라인은
    마이크로 스트립 라인인 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  5. 제2 항에 있어서, 상기 복수개의 제1 리드 접속 단자는
    상기 최하단 패키지에 대한 상기 제1 리드 접속 단자인 경우 외부의 인쇄회로 기판과 전기적으로 연결되는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  6. 제2 항에 있어서, 상기 패키지 접속부는
    최상단 패키지가 상기 짝수 번째 패키지인 경우 상기 최상단 패키지에 대한 상기 복수개의 제1 패드 접속 단자가 상기 인쇄회로 기판과 전기적으로 연결되는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  7. 제2 항에 있어서, 상기 패키지 접속부는
    최상단 패키지가 상기 짝수 번째 패키지인 경우 상기 최상단 패키지를 제외한 나머지 짝수 번째 패키지에 대해서만 상기 복수개의 제1 패드 접속 단자를 구비하는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  8. 제2 항에 있어서, 상기 리드 접속 단자는
    포고 핀 또는 PCR 단자인 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  9. 제1 항에 있어서, 상기 패키지 연결부는
    상기 홀수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제2 패드 접속 단자;
    상기 짝수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제2 리드 접속 단자; 및
    상기 복수개의 제2 패드 접속 단자를 이웃하는 짝수 번째 패키지에 대한 상기 복수개의 제2 리드 접속 단자와 각각 전기적으로 연결하는 복수개의 제2 전기적 라인을 구비하는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  10. 제9 항에 있어서, 상기 패키지 연결부는
    최상단 패키지가 상기 홀수 번째 패키지인 경우 상기 최상단 패키지를 제외한 나머지 홀수 번째 패키지에 대해서만 상기 복수개의 제2 패드 접속 단자를 구비하는 특징으로 하는 스택형 반도체 패키지 소켓.
  11. 제9 항에 있어서, 상기 복수개의 제2 전기적 라인은
    마이크로 스트립 라인인 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  12. 제9 항에 있어서, 상기 리드 접속 단자는
    포고 핀 또는 PCR 단자인 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  13. 제1 항에 있어서, 상기 스택형 반도체 패키지 소켓은
    상기 하부 케이스를 외부의 인쇄회로 기판에 고정하기 위한 소켓 고정 수단을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  14. 제1 항에 있어서, 상기 스택형 반도체 패키지 소켓은
    상기 상부 케이스를 상기 하부 케이스에 결합하여 고정하기 위한 케이스 고정 수단을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 패키지 소켓.
  15. 스택형 반도체 패키지의 최하단 패키지의 복수개의 리드와 접속을 위한 패키지 접속부 및 상기 최하단 패키지부터 이웃하는 2개씩의 홀수 번째 패키지의 복수개의 패드 및 상기 짝수 번째 패키지의 복수개의 리드의 접속을 위한 패키지 연결부를 구비하는 스택형 반도체 패키지 소켓;
    상기 패키지 접속부를 통하여 상기 최하단 패키지의 복수개의 리드와 전기적으로 연결되는 인쇄회로 기판; 및
    상기 인쇄회로 기판과 상기 스택형 반도체 패키지 소켓을 통하여 상기 스택형 반도체 패키지와 각종 신호를 입출력하여 상기 스택형 반도체 패키지를 테스트 하는 테스트 제어부를 구비하는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  16. 제15 항에 있어서, 상기 패키지 접속부는
    상기 스택형 반도체 패키지의 홀수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제3 리드 접속 단자; 및
    상기 스택형 반도체 패키지의 짝수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제3 패드 접속 단자를 구비하는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  17. 제16 항에 있어서, 상기 패키지 접속부는
    상기 패키지가 3개 이상인 경우에 상기 최하단 패키지를 제외한 이웃하는 2개씩의 짝수 번째 패키지에 대한 복수개의 제3 패드 접속 단자와 홀수 번째 패키지에 대한 상기 복수개의 제3 리드 접속 단자를 각각 전기적으로 연결하기 위한 복수개의 제3 전기적 라인을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  18. 제16 항에 있어서, 상기 복수개의 제3 리드 접속 단자는
    상기 최하단 패키지에 대한 제3 리드 접속 단자인 경우 상기 인쇄회로 기판과 전기적으로 연결되는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  19. 제16 항에 있어서, 상기 패키지 접속부는
    상기 최상단 패키지가 상기 짝수 번째 패키지인 경우 상기 최상단 패키지에 대한 상기 복수개의 제3 패드 접속 단자가 상기 인쇄회로 기판과 전기적으로 연결되는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  20. 제15 항에 있어서, 상기 패키지 연결부는
    상기 스택형 반도체 패키지의 홀수 번째 패키지의 복수개의 패드와 전기적으로 접촉되는 복수개의 제4 패드 접속 단자;
    상기 스택형 반도체 패키지의 짝수 번째 패키지의 복수개의 리드와 전기적으로 접촉되는 복수개의 제4 리드 접속 단자; 및
    상기 복수개의 제4 패드 접속 단자를 다음 패키지의 대응되는 상기 복수개의 제4 리드 접속 단자와 각각 전기적으로 연결하는 제4 전기적 라인을 구비하는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  21. 제15 항에 있어서, 상기 스택형 반도체 패키지 소켓은
    상기 패키지 접속부를 상기 인쇄회로 기판에 고정하기 위한 하부 케이스;
    상기 패키지 연결부를 고정하기 위한 상부 케이스;
    상기 하부 케이스를 상기 인쇄회로 기판에 고정하기 위한 소켓 고정 수단; 및
    상기 상부 케이스를 상기 하부 케이스에 결합하여 고정하기 위한 케이스 고정 수단을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  22. 제15 항에 있어서, 상기 스택형 반도체 패키지 소켓은
    상기 패키지 접속부를 상기 인쇄회로 기판에 고정하는 케이스 및 상기 케이스를 상기 인쇄회로 기판에 고정하기 위한 소켓 고정 수단을 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
  23. 제22 항에 있어서, 상기 스택형 반도체 패키지 테스트 시스템은
    상기 패키지 연결부와 상기 스택형 반도체 패키지를 고정하여 상기 케이스에 상기 스택형 반도체 패키지를 삽입하는 핸들러를 추가로 더 구비하는 것을 특징으로 하는 스택형 반도체 패키지 테스트 시스템.
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