KR100814381B1 - 반도체 패키지 소자 테스트 장치 - Google Patents

반도체 패키지 소자 테스트 장치 Download PDF

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KR100814381B1
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김준성
장영균
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  • Textile Engineering (AREA)
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Abstract

반도체 패키지 소자 테스트 장치를 개시한다. 반도체 테스트 장치는 테스트 보드 박스와 테스트 보드 박스 상에 장착되는 하이픽스를 가진다. 테스트 보드 박스 내에 수직으로 나란하게 탑재된 적어도 하나 이상의 테스트 보드들과, 하이픽스에 수평으로 나란하게 탑재된 적어도 하나 이상의 소켓 보드들과, 적어도 하나 이상의 테스트 보드들과 적어도 하나 이상의 소켓보드들의 대응 쌍들 사이에 각각 수직으로 배치되어 적어도 하나 이상의 테스트 보드들과 소켓보드들을 전기적으로 연결하기 위한 적어도 하나 이상의 채널보드들을 구비한다.

Description

반도체 패키지 소자 테스트 장치{Apparatus for Testing Semiconductor Package Device}
도 1은 일반적인 반도체 패키지 소자 테스트 장치의 개략도.
도 2는 일반적인 테스트 제어부의 복수의 테스트 보드들과 복수의 소켓보드들의 연결 관계를 설명하기 위한 분해 사시도.
도 3은 본 발명에 의한 테스트 제어부의 복수의 테스트 보드들과 복수의 소켓보드들의 연결 관계를 설명하기 위한 분해 사시도.
도 4는 본 발명에 의한 테스트 보드와 소켓 보드 사이를 연결한 채널 보드를 설명하기 위한 도면.
도 5는 도 4의 A-A선 단면도.
본 발명은 반도체 패키지 소자 테스트 장치에 관한 것으로 특히 반도체 소자(패키지 전단계의 웨이퍼 레벨의 다이)를 패키징 라인에서 패키지 한 후에 얻어진 반도체 패키지 소자(패키지 후단계의 패키지 레벨의 칩)의 불량여부를 전기적으로 테스트 하기 위한 반도체 패키지 소자 테스트 장치에 관한 것이다.
일반적으로 반도체 장치는 웨이퍼 상에 집적회로 패턴을 형성한 후에 웨이퍼 레벨 테스트를 수행하고 웨이퍼 레벨에서 불량 다이와 양품 다이를 구별한다.
양품 다이는 패키지 공정을 거쳐서 외부와 전기적으로 연결되는 단자 또는 리드를 본딩한 다음에 리드 부분만 노출되게 절연물질로 다이와 본딩 부분을 패키징한다. 이어서 패키지된 반도체 패키지 소자를 패키지 레벨에서 전기적으로 테스트하여 최종 불량여부를 테스트한다.
패키지 레벨에서 테스트는 반도체 패키지 소자의 외부로 노출된 리드에 전기적 테스트 패턴을 인가하여 칩 내부 동작에 따른 출력 패턴을 인가된 테스트 패턴과 비교하여 불량 여부를 테스트 한다.
따라서 수많은 소자들을 테스트하기 위해서는 많은 인력과 시간이 투여되므로 테스트로 인한 원가상승은 불가피하다. 그러므로 많은 반도체 소자 메이커들이 테스트 효율화 및 고속화를 통하여 테스트 비용을 줄임으로써 전체적이 원가 절감을 하고자 많은 노력을 기울이고 있다.
최근의 반도체 메모리 칩들을 테스트하기 위한 메모리 테스트 장치들은 한 번에 수 십개 및 수 백개의 칩들을 탑재하여 동시에 고속으로 테스트하기 위하여 테스트 장비들을 개발하고 있다.
종래의 테스트 장비들에서는 테스트 패턴을 전기적 신호로 발생하는 테스트 보드와 테스트 받고자 하는 칩들을 장착하는 소켓보드 사이들 플렉시블 전선을 사용하여 납땜에 의해 상호 연결하였다.
동시에 수많은 칩들을 테스트 하기 위해서 테스트 보드와 소켓보드들을 병렬 로 배열하여 칩들을 매트릭스 상으로 배열시켜서 테스트하는 장비를 구성할 수 있다. 이 경우에는 인접하는 테스트 보드들이 촘촘하게 배열되어 간격이 좁아지게 되므로 수많은 플렉시블 전선들의 부피가 커서 간격을 일정 간격 이상으로 좁힐 수 없거나 전선들의 길이를 일정하게 유지시키는 것이 곤란하므로 길이 차로 인한 신호들 간의 지연특성이 달라지게 된다. 그러므로 신호들 간에 스큐가 발생되어 테스트 오류가 발생될 우려가 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 테스트 보드와 소켓보드 사이의 연결을 인쇄회로기판으로 구성한 채널보드로 구성함으로써 테스트 보드들 사이의 간격 및 공간을 줄일 수 있는 반도체 패키지 소자 테스트 장치를 제공하는 데 있다.
본 발명의 다른 목적은 테스트 보드와 소켓보드 사이를 연결하는 다수의 배선 라인들의 스큐를 줄일 수 있는 반도체 패키지 소자 테스트 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 반도체 테스트 장치는 테스트 보드 박스와 테스트 보드 박스 상에 장착되는 하이픽스를 가진다. 테스트 보드 박스 내에 수직으로 나란하게 탑재된 적어도 하나 이상의 테스트 보드들과, 하이픽스에 수평으로 나란하게 탑재된 적어도 하나 이상의 소켓 보드들과, 적어도 하나 이상의 테스트 보드들과 적어도 하나 이상의 소켓보드들의 대응 쌍들 사이에 각각 수직으 로 배치되어 적어도 하나 이상의 테스트 보드들과 소켓보드들을 전기적으로 연결하기 위한 적어도 하나 이상의 채널보드들을 구비한다.
테스트 보드는 상부 에지 부근에 복수의 입출력단자들이 형성된 입출력 단자부와, 전기 커넥터를 구비한다. 전기 커넥터는 입출력 단자부에 설치되어 복수의 입출력단자들과 전기적으로 연결되고, 상부면에 길이방향으로 연장되고 상방향으로 오픈된 삽입 슬롯이 형성된다. 이 삽입 슬롯에 채널보드의 하측 에지가 삽입되어 전기적으로 연결된다.
소켓 보드는 하부면에 복수의 입출력단자들이 형성된 입출력 단자부와 전기 커넥터를 구비한다. 전기 커넥터는 입출력 단자부에 설치되어 상기 입출력단자들과 전기적으로 연결되고, 하부면에 길이방향으로 연장되고 하방향으로 오픈된 삽입 슬롯이 형성된다. 이 삽입 슬롯에 채널보드의 상측 에지가 삽입되어 전기적으로 연결된다.
채널보드는 하측 에지 부근에 복수의 제1 입출력단자들이 형성된 하측 단자부와, 상측 에지 부근에 복수의 제2입출력단자들이 형성된 상측 단자부와, 중앙에 제1입출력단자들과 제2입출력단자들을 상호 전기적으로 연결하는 복수의 전기 배선 패턴들이 형성된 채널부를 구비한다. 하측 단자부가 형성된 채널보드의 하부 에지와 테스트 보드의 상부 에지가 제1 전기 커넥터를 통해 에지 대 에지의 수평 형태로 조립되고 상기 상측 단자부가 형성된 채널보드의 상부 에지와 소켓보드의 하부면이 제2커넥터를 통해 에지 대 하부면의 수직 형태로 조립된다.
본 발명의 실시예는 테스트 보드 박스와 테스트 보드 박스 상에 장착되는 하 이픽스를 가진 반도체 테스트 장치에 있어서, 상기 테스트 보드 박스 내에 수직으로 탑재되고 상부 에지 부근에 복수의 입출력단자들이 형성된 적어도 하나 이상의 테스트 보드들과, 적어도 하나 이상의 테스트 보드들 각각의 상부 에지에 설치되어 상기 테스트 보드의 복수의 입출력단자들과 전기적으로 연결되고, 상부면에 길이방향으로 연장된 삽입 결합구가 형성된 제1 전기 커넥터와, 적어도 하나 이상의 테스트 보드들 각각의 상방에 대응하여 상기 하이픽스에 수평으로 탑재되고 하부면에 복수의 입출력단자들이 형성된 된 적어도 하나 이상의 소켓 보드들과, 적어도 하나 이상의 소켓 보드들 각각의 하부면에 설치되어 상기 소켓보드의 복수의 입출력단자들과 전기적으로 연결되고, 하부면에 길이방향으로 연장된 삽입 결합부가 형성된 제2 전기 커넥터와, 적어도 하나 이상의 테스트 보드들과 적어도 하나 이상의 소켓보드들의 대응 쌍들 사이에 각각 수직으로 배치되고, 하측 에지 부근에는 복수의 제1 입출력단자들이 형성된 하측 단자부를 가지며, 상측 에지 부근에는 복수의 제2입출력단자들이 형성된 상측 단자부를 가지며, 중앙에는 제1입출력단자들과 제2입출력단자들을 상호 전기적으로 연결하는 복수의 전기 배선 패턴들이 형성된 채널부를 가지며, 상측 단자부는 상기 제2 전기 커넥터의 삽입 결합부에 결합되고, 상기 하측 단자부는 상기 제1커넥터의 삽입 결합부에 결합되어 상기 테스트 보드와 상기 소켓보드들의 각 입출력단자들을 전기적으로 연결하기 위한 적어도 하나 이상의 채널보드들을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 구체적으로 설명하고자 한다. 이 실시예는 이 기술에 숙련된 자들이 본 발명을 실시할 수 있게 충분히 상세하게 기술한다.
도 1은 반도체 패키지 소자 테스트 장치의 개념도를 나타낸다.
도 1을 참조하면, 테스트 장치 또는 테스트 핸들러는 로딩부(10), 소자 이송부(20), 테스트부(30), 언로딩부(40)로 구성된다. 로딩부(10)는 반도체 패키지 소자(DUT)들이 트레이에 담겨져 이송차례를 기다린다. 로딩부(10)에서 DUT를 소정 온도, 예컨대 70~100℃로 가열하거나 -20~ -40℃로 냉각시켜서 열악한 온도 환경을 조성할 수도 있다.
소자 이송부(20)는 로딩부(10)에 대기 중인 DUT들을 로봇 암 등의 이송장치들에 의해 테스트부(30)의 소켓에 장착하거나 테스트가 완료된 DUT를 언로딩부(40)에 이송한다.
테스트부(30)는 DUT들이 장착되는 m×n 메트릭스 구조의 소켓들이 배열된 테스트 헤드(32)와 테스트 헤드에 전기적으로 접속되는 테스트 제어부(34)를 포함한다. 테스트 제어부(34)에서는 소켓에 장착된 DUT에 테스트 패턴을 제공하고 테스트 결과를 저장하거나 오퍼레이터에게 제공한다.
언로딩부(40)는 테스트가 완료된 DUT들을 양품과 불량품으로 구분하여 트레이 상에 실어서 대기시킨다. 대기된 트레이는 다음 단계로 운반된다.
도 2는 도 1의 테스트부의 테스트 제어부의 구성을 나타낸다.
도 2를 참조하면, 테스트 제어부(34)는 테스트 보드 박스(100)와 하이픽스(200)로 구성된다. 하이픽스(200)는 테스트 보드 박스(100) 상에 장착되어 고정된다. 테스트 제어부(34)는 통상 운반체에 실려서 전후 좌우 이동이 가능하고 소정 위치에서 상하 방향으로 이송되어 테스트 핸들러의 테스트 헤드에 장착되거나 분리된다. 측정하고자 하는 DUT의 종류에 따라서 하이픽스(200) 전체가 교환되거나 소켓보드(210)만 교환될 수 있다. 본 출원인이 출원하여 등록받은 한국특허 등록번호 433739호에는 소켓보드를 교환할 수 있는 하이픽스 구조를 개시한다. 본 발명에서 하이픽스(200)는 이 특허에 개시된 하이픽스 구조를 채용할 수 있다.
테스트 보드 박스(100)에는 복수의 테스트 보드들(110)이 수직으로 세워져서 병렬로 탑재된다. 하이픽스(200)에는 복수의 소켓보드들(210)이 동일 평면에서 수평으로 배치되어 소정 간격으로 병렬 배치된다.
종래에는 테스트 보드들(110)과 소켓보드들(210)이 플렉시블 케이블(220)을 통해 연결된다. 케이블(200)의 일단은 소켓보드(210)의 하부면에 납땜에 의해 연결되고 타단에는 복수의 암 커넥터들(222a~222f)가 연결된다. 테스트 보드(210)의 에지에는 복수의 수 커넥터들(112a~112f)이 형성되어 암커넥터와 숫커넥터의 체결에 의해 전기적으로 연결된다.
따라서 수십 내지 수백 가닥의 전선들이 두 보드들 사이에 배치되므로 많은 공간적 부피를 차자할 뿐만 아니라 작업성이 매우 불편하였다. 또한 납땜공정을 위하여 소정 길이 이하로 배선 길이를 줄이는 것이 곤란하며 단자들 사이의 길이가 일정치 않아서 신호지연 차이로 인한 스큐가 발생될 우려가 있었고 심할 경우 오류가 발생될 수 있었다.
도 3은 본 발명에 의한 테스트 제어부의 테스트 보드와 소켓 보드 사이를 채널 보드로 연결한 상태를 나타낸 테스트 제어부의 분해 사시도이고, 도 4는 본 발 명에 의한 테스트 보드와 소켓 보드 사이를 채널 보드로 연결한 상태를 설명하기 위한 정면 분해도이고 도 5는 도 4의 A-A선 단면도를 나타낸다.
도면을 참조하면, 테스트 제어부는 테스트 박스(100)와 하이픽스(200)을 포함한다. 테스트 박스(100)에는 8개의 테스트 보드들(130)이 세로로 세워져 수직하게 탑재되어 나란히 배열된다. 테스트 보드(130)의 상부 에지에는 전기 커넥터(132)가 설치된다. 전기 커넥터(132)의 상부면에는 상방으로 오픈된 삽입 슬롯(132a)이 형성된다. 전기 커넥터(132)는 테스트 보드(130)의 상부 에지 부근에 형성되는 복수의 입출력단자들과 납땜에 의해 전기적으로 연결된다.
전기 커넥터(132)의 삽입 슬롯(132a)에는 채널 보드(240)의 하부 에지 부근에 형성된 하측 단자부(242)가 삽입되어 전기적으로 연결된다.
채널 보드(240)는 하측 에지 부근에 복수의 입출력단자들이 형성된 하측 단자부(242)가 형성되고, 상측 에지 부근에 복수의 입출력단자들이 형성된 상측 단자부(244)가 형성된다. 하측 단자부(242)와 상측 단자부(244)의 사이의 중앙부는 배선 패턴들(246)이 그룹별로 형성된다. 각 그룹은 동일한 신호전달특성을 유지하기 위하여 동일한 패턴 형태를 유지하는 것이 바람직하다. 이러한 형태는 각 입출력단자들 사이의 신호 스큐를 최소화시킬 수 있다.
소켓보드(230)는 각각 테스트 보드(130)에 대응하도록 하이픽스(200)에 수평으로 탑재되어 나란하게 배치된다.
소켓보드(230)의 상부면에는 테스트 소켓(234)이 장착된다. 테스트 소켓(234)의 상부면에는 삽입 슬롯(234a)이 형성되어 있다. 따라서 테스트 핸들러의 로봇 암에 의해 DUT가 이 삽입슬롯(234a)에 삽입되어 소켓(234)에 장착되게 된다.
테스트 소켓(234)은 메모리 컴포넌트 소켓, 메모리 모듈 소켓 등 DUT의 특성에 맞는 소켓으로 구성될 수 있다. 그러므로 DUT의 종류가 변경되면 그에 대응하는 테스트 소켓이 장착된 테스트 보드로 교체하면 된다.
소켓보드(230)의 하부면 중앙에는 전기 커넥터(232)가 장착된다. 전기 커넥터(232)의 단자들은 보드의 배선 패턴에 납땜에 의해 연결되고 하부면의 중앙에는 삽입 슬롯(232a)이 형성된다. 이 삽입 슬롯(232a)에는 채널 보드(240)의 상측 단자부(244)가 삽입되어 전기적으로 연결된다.
따라서 테스트 보드(130)와 채널 보드(240)는 전기 커넥터(132)에 의해 에지 대 에지의 수평 형태로 결합되고 채널 보드(240)와 소켓보드(230)는 전기 커넥터(232)에 의해 하부면 대 에지의 수직형태로 결합이 이루어진다.
따라서 조립시 매우 간편하게 조립이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
그러므로 본 발명에서는 테스트 보드와 소켓 보드가 종래의 케이블 연결방식에 비해 PCB 보드 형태로 연결되므로 차지하는 부피 및 면적을 줄이며 신호 패스 길이를 줄여서 신호 지연시간을 감축시킬 수 있으며 배선들 사이의 물리적 차이를 배선 패턴 설계에 의해 최소화 시킬 수 있으므로 스큐를 줄일 수 있다.
또한, 테스트 보드와 케이블의 연결과 케이블과 소켓 보드의 연결부분에 사용되는 커넥터의 숫자를 종래 방식에 비해 PCB 상에 직접 패턴화시킨 채널 보드의 하측 및 상측 단자부로 커넥터를 제거할 수 있으므로 전체적인 부품수를 줄일 수 있으므로 커넥터에서 발생되는 접촉불량이나 임피던스 미스 매칭으로 파생된 스큐 및 신호왜곡을 줄일 수 있다.

Claims (6)

  1. 테스트 보드 박스와 테스트 보드 박스 상에 장착되는 하이픽스를 가진 반도체 테스트 장치에 있어서,
    상기 테스트 보드 박스 내에 수직으로 나란하게 탑재된 적어도 하나 이상의 테스트 보드들;
    상기 하이픽스에 수평으로 나란하게 탑재된 적어도 하나 이상의 소켓 보드들; 및
    상기 적어도 하나 이상의 테스트 보드들과 상기 적어도 하나 이상의 소켓보드들의 대응 쌍들 사이에 각각 수직으로 배치되어 상기 적어도 하나 이상의 테스트 보드들과 소켓보드들을 전기적으로 연결하기 위한 적어도 하나 이상의 채널보드들을 구비한 것을 특징으로 하는 반도체 패키지 소자 테스트 장치.
  2. 제1항에 있어서, 상기 적어도 하나 이상의 테스트 보드들 각각은
    상부 에지 부근에 복수의 입출력단자들이 형성된 입출력 단자부; 및
    상기 입출력 단자부에 설치되어 상기 복수의 입출력단자들과 전기적으로 연결되고, 상부면에 길이방향으로 연장되고 상방향으로 오픈된 삽입 슬롯이 형성된 전기 커넥터를 구비하고,
    상기 삽입 슬롯에 상기 채널보드의 하측 에지가 삽입되어 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 소자 테스트 장치.
  3. 제1항에 있어서, 상기 적어도 하나 이상의 소켓보드들 각각은
    하부면에 복수의 입출력단자들이 형성된 입출력 단자부; 및
    상기 입출력 단자부에 설치되어 상기 입출력단자들과 전기적으로 연결되고, 하부면에 길이방향으로 연장되고 하방향으로 오픈된 삽입 슬롯이 형성된 전기 커넥터를 구비하고,
    상기 삽입 슬롯에 상기 채널보드의 상측 에지가 삽입되어 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 소자 테스트 장치.
  4. 제1항에 있어서, 상기 적어도 하나 이상의 채널보드들 각각은
    하측 에지 부근에 복수의 제1 입출력단자들이 형성된 하측 단자부;
    상측 에지 부근에 복수의 제2입출력단자들이 형성된 상측 단자부; 및
    중앙에 상기 제1입출력단자들과 제2입출력단자들을 상호 전기적으로 연결하는 복수의 전기 배선 패턴들이 형성된 채널부를 구비하고,
    상기 하측 단자부가 형성된 채널보드의 하부 에지와 테스트 보드의 상부 에지가 제1 전기 커넥터를 통해 에지 대 에지의 수평 형태로 조립되고 상기 상측 단자부가 형성된 채널보드의 상부 에지와 소켓보드의 하부면이 제2커넥터를 통해 에지 대 하부면의 수직 형태로 조립되는 것을 특징으로 하는 반도체 패키지 소자 테스트 장치.
  5. 테스트 보드 박스와 테스트 보드 박스 상에 장착되는 하이픽스를 가진 반도체 테스트 장치에 있어서,
    상기 테스트 보드 박스 내에 수직으로 탑재되고 상부 에지 부근에 복수의 입출력단자들이 형성된 적어도 하나 이상의 테스트 보드들;
    상기 적어도 하나 이상의 테스트 보드들 각각의 상부 에지에 설치되어 상기 테스트 보드의 복수의 입출력단자들과 전기적으로 연결되고, 상부면에 길이방향으로 연장된 삽입 결합구가 형성된 제1 전기 커넥터;
    상기 적어도 하나 이상의 테스트 보드들 각각의 상방에 대응하여 상기 하이픽스에 수평으로 탑재되고 하부면에 복수의 입출력단자들이 형성된 된 적어도 하나 이상의 소켓 보드들;
    상기 적어도 하나 이상의 소켓 보드들 각각의 하부면에 설치되어 상기 소켓보드의 복수의 입출력단자들과 전기적으로 연결되고, 하부면에 길이방향으로 연장된 삽입 결합부가 형성된 제2 전기 커넥터; 및
    상기 적어도 하나 이상의 테스트 보드들과 상기 적어도 하나 이상의 소켓보드들의 대응 쌍들 사이에 각각 수직으로 배치되고, 하측 에지 부근에는 복수의 제1 입출력단자들이 형성된 하측 단자부를 가지며, 상측 에지 부근에는 복수의 제2입출력단자들이 형성된 상측 단자부를 가지며, 중앙에는 상기 제1입출력단자들과 제2입출력단자들을 상호 전기적으로 연결하는 복수의 전기 배선 패턴들이 형성된 채널부를 가지며, 상기 상측 단자부는 상기 제2 전기 커넥터의 삽입 결합부에 결합되고, 상기 하측 단자부는 상기 제1커넥터의 삽입 결합부에 결합되어 상기 테스트 보드와 상기 소켓보드들의 각 입출력단자들을 전기적으로 연결하기 위한 적어도 하나 이상의 채널보드들을 구비한 것을 특징으로 하는 반도체 패키지 소자 테스트 장치.
  6. 제1항에 있어서, 상기 채널보드들에 형성된 복수의 배선 패턴들 중 동일 그룹에 속하는 배선패턴들은 동일한 신호지연특성을 갖도록 동일 패턴 특성을 가진 것을 특징으로 하는 반도체 패키지 소자 테스트 장치.
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