KR20020064060A - 반도체 패키지의 적층 방법 및 적층된 반도체 패키지의테스트 방법 - Google Patents

반도체 패키지의 적층 방법 및 적층된 반도체 패키지의테스트 방법 Download PDF

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KR20020064060A
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신원선
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이춘흥
장태환
김영호
박성수
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 반도체 패키지를 적층하기 전에 미리 인쇄회로기판상에 제조되어 있는 다수의 반도체 패키지에 대하여 미리 불량 검사를 실시한 후, 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여, 소정의 트레이에 모아두고, 또 다른 인쇄회로기판상에 제조되어 있는 다수의 반도체 패키지에 대한 불량 검사후, 굿상태로 판단된 패키지상에 상기 트레이에 모아둔 굿상태의 패키지를 픽업하여 적층함으로써, 항상 굿상태의 반도체 패키지끼리만 적층할 수 있도록 한 반도체 패키지의 적층 방법과;
상기와 같이 굿상태로 판단된 패키지끼리 적층된 반도체 패키지에 있어서, 그 적층된 접촉상태가 전기적인 신호 교환이 가능한 상태로 잘 이루어졌는지를 테스트하는 방법을 제공하고자 한 것이다.

Description

반도체 패키지의 적층 방법 및 적층된 반도체 패키지의 테스트 방법{Method for stacking semiconductor package and testing stacked semiconductor package}
본 발명은 반도체 패키지의 적층 방법 및 적층된 반도체 패키지의 테스트 방법에 관한 것으로서, 더욱 상세하게는 불량검사 결과로 굿(Good) 판정된 반도체 패키지끼리만 적층하는 방법과, 이렇게 적층된 반도체 패키지의 전기적인 신호 교환 상태가 양호한 상태인가를 테스트하는 방법에 관한 것이다.
통상적으로 반도체 패키지는 각종 전자기기의 집약적인 발달과 소형화 경향으로 인하여, 고집적화를 실현할 수 있는 동시에 칩 스케일로 매우 작게 제조되는 추세에 있고, 그에따라, 최근에는 다수개의 칩을 적층한 구조의 반도체 패키지, 또는 반도체 패키지를 적층하여 마더보드에 대한 실장면적을 최소화시키는 동시에 고집적화를 실현하고 있다.
여기서, 첨부한 도 1 내지 도 3에 도시한 바와 같이 칩 스케일로 매우 작게 제조되고, 상하로 적층된 반도체 패키지의 구조를 간략히 설명하면 다음과 같다.
상기 적층형 반도체 패키지(10)는 다수의 반도체 패키지 영역이 매트릭스 배열을 이루며 형성된 인쇄회로기판을 이용한 패키지이다.
즉, 다수의 반도체 패키지 영역이 반도체 패키지로 제조된 상태의 인쇄회로기판을 서로 전기적인 신호 교환 가능하게 2개 이상 적층하여, 소잉을 하게 되면 첨부한 도 1내지 도 3에 도시한 바와 같은 적층형 반도체 패키지(10)로 제조된다.
이때, 상기와 같이 반도체 패키지를 적층한 상태에서 광학기기와 같은 검사수단을 사용하여 반도체 패키지의 불량을 검사하게 되는 바, 어떤 위치에 있는 패키지가 불량인지를 검사하기가 어렵고, 또 어느 하나의 패키지가 불량으로 판단된경우 굿상태의 패키지에 이미 적층되버린 상태가 되어, 결국 반도체 패키지의 불량을 초래하는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 점을 감안하여, 반도체 패키지를 적층하기 전에 미리 인쇄회로기판(이하, 제1인쇄회로기판이라 칭함)상에 제조되어 있는 다수의 반도체 패키지에 대하여 미리 불량 검사를 실시한 후, 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여, 소정의 트레이에 모아두고, 또 다른 인쇄회로기판(이하, 제2인쇄회로기판이라 칭함)상에 제조되어 있는 다수의 반도체 패키지에 대한 불량 검사후, 굿상태로 판단된 패키지상에 상기 트레이에 모아둔 굿상태의 패키지를 픽업하여 적층함으로써, 항상 굿상태의 반도체 패키지끼리만 적층할 수 있도록 한 반도체 패키지의 적층 방법을 제공하는데 그 목적이 있다.
또한, 굿상태로 판단된 반도체 패키지를 싱귤레이션한 후, 트레이에 모아두지 않고 곧바로 굿상태의 반도체 패키지상에 적층할 수 있도록 한 반도체 패키지 적층방법을 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 상기와 같이 굿상태로 판단된 패키지끼리 적층된 반도체 패키지에 있어서, 그 적층된 접촉상태가 전기적인 신호 교환이 가능한 상태로 잘 이루어졌는지를 테스트하는 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 반도체 패키지의 적층 방법을 나타내는 도면,
도 2는 본 발명에 따른 반도체 패키지의 적층 방법에 의하여 반도체 패키지가 적층된 상태를 나타내는 단면도,
도 3은 본 발명에 따른 적층 방법에 의하여 적층된 반도체 패키지의 테스트 방법을 나타내는 개략도,
<도면의 주요 부분에 대한 부호의 설명>
10 : 적층형 반도체 패키지12 : 트레이
14 : 제1인쇄회로기판16 : 제2인쇄회로기판
18 : 전도성 상부패널20 : 전도성 하부패널
22 : 전원공급장치24 : 전자제어장치
26 : 모니터28 : 전도성의 바
상기한 목적을 달성하기 위한 본 발명의 적층방법은:
반도체 패키지의 적층 방법에 있어서,
제1인쇄회로기판상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지에 대하여 불량검사를 실시하는 단계와; 상기 불량검사에 의하여 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여 트레이에 담아놓는 단계와; 제2인쇄회로기판상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지에 대하여 불량검사를 실시하는 단계와; 상기 제2인쇄회로기판상에서 굿상태로 판단된 각 반도체 패키지에 상기 트레이에 담아 있는 굿상태의 반도체 패키지를 픽업하여 적층하는 단계와; 상기 제2인쇄회로기판의 반도체 패키지 영역라인을 따라 소잉수단으로 소잉함으로써, 굿상태끼리 적층된 반도체 패키지로 싱귤레이션되도록 한 단계로 이루어진 것을 특징으로 한다.
바람직한 구현예로서, 상기 제1인쇄회로기판상에 제조되어 있는 다수의 반도체 패키지중 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여 트레이에 저장하지 않고, 곧바로 제2인쇄회로기판상에 굿상태로 제조되어 있는 반도체 패키지에 픽업하여 적층할 수 있도록 한 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 테스트 방법은:
제1인쇄회로기판상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지중 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여, 제2인쇄회로기판상에서 굿상태로 판단된 각 반도체 패키지로 픽업하여 적층하는 단계와; 전도성 하부패널상에 상기 적층된 패키지의 아래쪽 반도체 패키지의 전도성패턴이 닿게 하여, 전기적으로 접속 가능하게 실장하는 단계와; 전도성 상부패널의 저면에 돌출되어 있는 전도성 바를 위쪽에 적층된 반도체 패키지의 전도성패턴에 전기적으로 접속 가능하게 접촉시키는 단계와; 전원공급장치에서 상기 전도성 하부패널과 상부패널에 전원을 공급하여, 상기 적층된 상태의 반도체 패키지가 전기적으로 신호 교환이 이루어지도록 한 단계와; 상기 전도성 하부패널 및 상부패널과 연결되게 설치된 전자제어장치에서 상기 적층된 반도체 패키지가 전기적으로 신호 교환 가능한 상태인지를 감지하는 단계와; 상기 전자제어장치의 감지 신호를 받아서 상기 적층된 반도체 패키지가 전기적으로 신호 교환 가능한 상태인지를 모니터상에 디스플레이하는 단계로 이루어진 것을 특징으로 한다.
여기서 본 발명의 실시예를 첨부한 도면에 의거하여 보다 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지의 적층 방법을 나타내는 도면으로서, 상기 반도체 패키지(10)는 다수의 반도체 패키지 영역이 매트릭스 또는 스트립 단위로 형성되어 있는 인쇄회로기판(14,16)을 이용하여 적층되게 제조된 것이다.
제1인쇄회로기판(14)상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지에 대하여 불량검사를 실시하는 단계를 진행시키게 되는 바, 굿상태 또는 불량상태로 판단하게 된다.
대개는, 불량상태로 판단된 반도체 패키지에 소정의 마킹으로 불량표시를 하게 된다.
다음으로, 상기 제1인쇄회로기판(14)상의 반도체 패키지를 소잉수단으로 싱귤레이션하여, 상기 불량검사에 의하여 굿상태로 판단된 반도체 패키지만을 소정의 트레이(12)에 담아놓는 단계를 진행시킨다.
다음으로, 또 다른 인쇄회로기판 즉, 제2인쇄회로기판(16)상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지에 대하여 불량검사를 실시하는 단계를 진행시켜, 각 반도체 패키지를 굿상태 또는 불량상태로 판단하게 된다.
이어서, 상기 제2인쇄회로기판(16)상에 굿상태로 판단된 반도체 패키지로 상기 트레이(12)내에 소잉되어 담겨 있는 굿상태의 반도체 패키지를 픽업하여 적층하는 단계를 진행시킨다.
다음으로, 상기 제2인쇄회로기판(16)의 반도체 패키지 영역라인을 따라 소잉수단으로 싱귤레이션함으로써, 최종적으로 굿상태끼리 적층된 반도체 패키지(10)로 용이하게 제조된다.
따라서, 항상 굿상태의 반도체 패키지끼리만 적층을 할 수 있게 되어, 적층형 반도체 패키지(10)의 신뢰도를 크게 향상시킬 수 있게 된다.
바람직하게는, 상기 제1인쇄회로기판(14)상의 반도체 패키지를 소잉수단으로 싱귤레이션하여, 굿상태로 판단된 반도체 패키지를 소정의 트레이(12)에 담아놓지 않고, 곧바로 상기 제2인쇄회로기판(16)상에 굿상태로 판단된 반도체 패키지상에 적층하는 단계를 진행시킬 수 있다.
한편, 상기와 같이 불량검사를 실시하여 개개의 굿상태의 반도체 패키지에는별 이상이 없는 상태이지만, 상술한 바와 같이 굿상태의 반도체 패키지끼리 전기적 신호 교환 가능하게 적층한 상태에서는, 그 적층되는 접촉점이 전기적으로 확실하게 접촉되며 적층되었는지를 다시 한번 확인할 필요가 있다.
여기서, 상기와 같이 적층된 반도체 패키지가 전기적인 신호를 교환 가능한 상태인가를 테스트하는 방법에 대하여 첨부한 도 3을 참조로 설명하면 다음과 같다.
상기 테스트 장비는 상하로 일정 간격을 유지하며 설치되어진 전도성 상부패널(18) 및 전도성 하부패널(20)과; 상기 전도성 상부패널(18) 및 하부패널(20)에 전원을 공급하는 전원공급장치(22)와; 상기 전도성 상부패널(18) 및 하부패널(20)과 연결되어 전기적인 신호를 감지할 수 있도록 설치된 전자제어장치(24)와; 이 전자제어장치(24)의 신호를 디스플레이하는 모니터(26)로 구성되어 있다.
이때, 상기 전도성 상부패널(18)의 저면에는 다수의 전도성의 바(28)가 일체로 형성되어 있다.
한편, 상기 테스트 장비에 사용되는 적층형 반도체 패키지(10)는 상술한 바와 같이, 제1인쇄회로기판(14)상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지중 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여, 제2인쇄회로기판(16)상에서 굿상태로 판단된 각 반도체 패키지로 픽업하여 적층시킴으로써, 제조된 것이다.
따라서, 상기 전도성 하부패널(20)상에 상기 굿상태끼리 적층된 반도체 패키지(10)를 실장하게 되면, 아래쪽에 위치된 반도체 패키지의 전도성패턴이 전도성하부패널(20)에 전기적으로 접속 가능하게 접촉되어진다.
동시에, 상기 전도성 상부패널(18)의 저면에 돌출되어 있는 전도성의 바(28)를 위쪽에 적층된 반도체 패키지의 전도성패턴에 전기적으로 접속 가능하게 접촉시킨다.
다음으로, 상기 적층된 상태의 반도체 패키지(10)가 전기적으로 신호 교환 가능한 상태인지를 검사하기 위하여, 상기 전원공급장치(22)에서 상기 전도성 상부패널(18)과 하부패널(20)에 전원을 공급하게 된다.
이때, 상기 전도성 상부패널(18) 및 하부패널(20)과 연결되어 있는 전자제어장치(24)에서 상기 적층된 반도체 패키지(10)가 전기적으로 신호 교환 가능한 상태인지를 감지하게 된다.
연이어서, 상기 전자제어장치(24)에서는 상기 적층된 반도체 패키지(10)의 전기적인 신호 교환 가능상태를 감지한 신호를 모니터(26)상에 송출하고, 이 모니터(26)에서는 그 결과를 디스플레이하게 된다.
예를들어, 상기 적층된 반도체 패키지(10)가 4×10의 배열을 이루고 있는 상태에서, 상기 전자제어장치(24)에서 4×3의 위치에 해당되는 반도체 패키지에서는 전기적인 신호가 없다고 판단하고 동시에 나머지는 전기적인 신호 교환이 이루어지고 있다고 판단하게 되면, 이러한 감지 신호를 모니터(26)상에 디스플레이하여, 어느 위치에 있는 반도체 패키지가 접촉 불량인지를 손쉽게 판단할 수 있게 된다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지의 적층 방법 및 적층된 반도체 패키지의 테스트 방법에 의하면, 스트립 또는 매트릭스 배열을 이루며 제조된 반도체 패키지중 불량상태의 패키지를 배제하고, 항상 굿상태의 반도체패키지끼리만 적층이 가능하여, 신뢰성을 크게 향상시킬 수 있다.
또한, 굿상태끼리 적층된 반도체 패키지가 전기적인 신호 교환이 가능한 상태인지를 다시 한 번 테스트함으로써, 적층형 반도체 패키지의 신뢰성을 보다 크게 향상시킬 수 있게 된다.

Claims (3)

  1. 반도체 패키지의 적층 방법에 있어서,
    제1인쇄회로기판상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지에 대하여 불량검사를 실시하는 단계와;
    상기 불량검사에 의하여 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여 트레이에 담아놓는 단계와;
    제2인쇄회로기판상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지에 대하여 불량검사를 실시하는 단계와;
    상기 제2인쇄회로기판상에서 굿상태로 판단된 각 반도체 패키지에 상기 트레이에 담아 있는 굿상태의 반도체 패키지를 픽업하여 적층하는 단계와;
    상기 제2인쇄회로기판의 반도체 패키지 영역라인을 따라 소잉수단으로 소잉함으로써, 굿상태끼리 적층된 반도체 패키지로 싱귤레이션되도록 한 단계로 이루어진 것을 특징으로 하는 반도체 패키지의 적층 방법.
  2. 제 1 항에 있어서, 상기 제1인쇄회로기판상에 제조되어 있는 다수의 반도체 패키지중 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여 트레이에 저장하지 않고, 곧바로 제2인쇄회로기판상에 굿상태로 제조되어 있는 반도체 패키지에 픽업하여 적층할 수 있도록 한 것을 특징으로 하는 반도체 패키지의 적층 방법.
  3. 제1인쇄회로기판상에 매트릭스 배열을 이루며 제조되어 있는 다수의 반도체 패키지중 굿상태로 판단된 반도체 패키지만을 싱귤레이션하여, 제2인쇄회로기판상에서 굿상태로 판단된 각 반도체 패키지로 픽업하여 적층하는 단계와;
    전도성 하부패널상에 상기 적층된 패키지의 아래쪽 반도체 패키지의 전도성패턴이 닿게 하여, 전기적으로 접속 가능하게 실장하는 단계와;
    전도성 상부패널의 저면에 돌출되어 있는 전도성 바를 위쪽에 적층된 반도체 패키지의 전도성패턴에 전기적으로 접속 가능하게 접촉시키는 단계와;
    전원공급장치에서 상기 전도성 하부패널과 상부패널에 전원을 공급하여, 상기 적층된 상태의 반도체 패키지가 전기적으로 신호 교환이 이루어지도록 한 단계와;
    상기 전도성 하부패널 및 상부패널과 연결되게 설치된 전자제어장치에서 상기 적층된 반도체 패키지가 전기적으로 신호 교환 가능한 상태인지를 감지하는 단계와;
    상기 전자제어장치의 감지 신호를 받아서 상기 적층된 반도체 패키지가 전기적으로 신호 교환 가능한 상태인지를 모니터상에 디스플레이하는 단계로 이루어진 것을 특징으로 하는 적층된 반도체 패키지의 테스트 방법.
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* Cited by examiner, † Cited by third party
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KR100690246B1 (ko) * 2006-01-10 2007-03-12 삼성전자주식회사 플립 칩 시스템 인 패키지 제조 방법
US7436199B2 (en) 2006-10-24 2008-10-14 Samsung Electronics Co., Ltd. Stack-type semiconductor package sockets and stack-type semiconductor package test systems
US7484968B2 (en) 2006-01-25 2009-02-03 Samsung Electronics Co., Ltd. Socket for an electrical tester

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