JP4411756B2 - 飽和検出回路およびこれを用いた出力制御回路 - Google Patents
飽和検出回路およびこれを用いた出力制御回路 Download PDFInfo
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Description
【発明の属する技術分野】
本発明は、ベース電流に対するコレクタ電流の電流増幅率が減少するトランジスタの飽和状態を検出する飽和検出回路と、この飽和検出回路を有し、出力トランジスタによる出力電流を受けた負荷の電圧または電流を制御する出力制御回路に関し、好適には、集積回路上に形成される飽和検出回路および出力制御回路に関するものである。
【0002】
【従来の技術】
図5は、バイポーラトランジスタを用いた一般的な電圧制御回路の回路図を示す。
図5の電圧制御回路は、pnp型トランジスタQ1、npn型トランジスタQ4、npn型トランジスタQ9、差動増幅回路OP1、定電圧回路CV1、抵抗R1〜R4、端子T1〜T4により構成されている。
【0003】
pnp型トランジスタQ1は、エミッタが入力端子T1に接続され、コレクタが出力端子T3に接続されているとともに、ベースがnpn型トランジスタQ4のコレクタに接続されている。また、ベースとエミッタとの間に抵抗R1が接続されている。
npn型トランジスタQ4は、コレクタがpnp型トランジスタQ1のベースに接続され、エミッタがグランド端子T2に接続されているとともに、ベースがnpn型トランジスタQ9のエミッタに接続されている。また、ベースとエミッタとの間に抵抗R2が接続されている。
npn型トランジスタQ9は、コレクタが入力端子T1に接続され、エミッタがnpn型トランジスタQ4のベースに接続されている。また、ベースに差動増幅回路OP1の出力電圧を受けている。
抵抗R3と抵抗R4は直列接続されており、この直列接続の抵抗R3側の一端がグランド端子T4に接続され、他端が出力端子T3に接続されている。
差動増幅回路OP1は、正側入力端子+に定電圧回路CV1による電圧V1が入力され、負側入力端子−に抵抗R3と抵抗R4の接続中点の電圧V2が入力されている。そして、正側入力端子+と負側入力端子−との間の電圧差に応じた出力電圧を、npn型トランジスタQ9のベースに出力している。
グランド端子T4は、グランド端子T2に接続されている。
【0004】
差動増幅回路OP1において定電圧回路CV1による電圧V1と、抵抗R3と抵抗R4の接続中点の電圧V2とが比較される。
出力電圧Voutが上昇することにより電圧V2が上昇すると、差動増幅回路OP1の出力電圧は低下し、npn型トランジスタQ9のベース電圧が低下する。これによりnpn型トランジスタQ9のエミッタ電圧が低下するので、npn型トランジスタQ4のコレクタ電流が減少し、pnp型トランジスタQ1のコレクタ電流が減少して、出力電圧Voutの電圧上昇が抑制される。
また、出力電圧Voutが低下することにより電圧V2が低下すると、差動増幅回路OP1の出力電圧は上昇し、npn型トランジスタQ9のベース電圧が上昇する。これによりnpn型トランジスタQ9のエミッタ電圧が上昇するので、npn型トランジスタQ4のコレクタ電流が増大し、pnp型トランジスタQ1のコレクタ電流が増大して、出力電圧Voutの電圧低下は抑制される。
このような負帰還の制御によって、出力電圧Voutは電圧V1に応じた一定の電圧に制御される。
【0005】
ところで、バイポーラトランジスタのベース電流に対すコレクタ電流の増幅率(以降、増幅率hfeと呼ぶ)は、コレクタ−エミッタ間の電圧が十分に大きい能動領域においては、コレクタ−エミッタ間の電圧に依らずほぼ一定の値を有しているが、コレクタ−エミッタ間の電圧が小さくなって、コレクタ接合に順電圧が印加される飽和領域まで達すると、その値が急激に低下する特性を持っている。図1に示す電圧制御回路では、例えば入力電圧Vinが負荷電流によって低下してしまう場合などにおいて、このような増幅率hfeの急激な低下が発生する。
【0006】
増幅率hfeが低下すると、同じコレクタ電流を流すために必要なベース電流が増えるので、制御回路の消費電流が増えてしまう。そればかりでなく、ベース駆動用トランジスタ(図5におけるnpn型トランジスタQ4)の電流容量が出力トランジスタ(図5におけるpnp型トランジスタQ1)の電流容量より小さい場合には、ベース駆動用トランジスタを破損してしまう恐れもある。
【0007】
このようなバイポーラトランジスタの飽和によるベース電流の増大を防止するため、従来の電圧制御回路には、次に述べる幾つかの回路が用いられている。
【0008】
図6は、ベース電流の増大を防止するための回路を有した、従来の第1の電圧制御回路を示す回路図である。
図6と図5の同一符号は同一の構成要素を示している。
図6に示す第1の電圧制御回路は、図5の同一構成要素に加えて、コンパレータCP1、npn型トランジスタQ8、定電圧回路CV2、定電流回路CC1、定電流回路CC2、抵抗R5、抵抗R11、抵抗R12により構成されている。
【0009】
定電圧回路CV2は、正側が抵抗R12を介して入力端子T1に接続されているとともに、負側が定電流回路CC2を介してグランド端子T2に接続されている。
定電流回路CC1は、一方の端子が抵抗R11を介して出力端子T3に接続され、他方の端子がグランド端子T2に接続されている。出力端子T3からグランド端子T2の方向へ、定電流回路CC2の電流と大きさが等しい一定電流を流している。
定電流回路CC2は、一方の端子が定電圧回路CV2の負側に接続され、他方の端子がグランド端子T2に接続されている。入力端子T1からグランド端子T2の方向へ、定電流回路CC1の電流と大きさが等しい一定の電流を流している。
抵抗R11および抵抗R12は、それぞれ等しい抵抗値を有している。
コンパレータCP1は、正側入力端子+が抵抗R11と定電流回路C1との接続中点に接続されており、負側入力端子−が定電圧回路CV2と定電流回路CC2との接続中点に接続されている。そして正側入力端子+と負側入力端子−との電位の大小関係に応じた出力電圧をnpn型トランジスタQ8のベースに出力している。
npn型トランジスタQ8は、ベースにコンパレータCP1の出力電圧が入力され、コレクタがnpn型トランジスタQ9のベースに接続されているとともに、ソースが抵抗R5を介してグランド端子T2に接続されている。
【0010】
抵抗R11と抵抗R12の抵抗値が等しく、また定電流回路CC1と定電流回路CC2の電流値が等しいので、抵抗R11と抵抗R12による電圧降下は等しくなる。したがって、コンパレータCP1の正側入力端子+と負側入力端子−との間には、定電圧回路CV2の電圧と、pnp型トランジスタQ1のエミッタ−コレクタ間電圧との差の電圧が印加される。pnp型トランジスタQ1のエミッタ−コレクタ間電圧が定電圧回路CV2の電圧よりも大きい場合、コンパレータCP1の出力電圧はローレベルとなるため、npn型トランジスタQ8はオフ状態となり、差動増幅回路OP1より出力される電流は全てnpn型トランジスタQ9のベースに入力される。
【0011】
pnp型トランジスタQ1のエミッタ−コレクタ間電圧が減少して、定電圧回路CV2の電圧よりも小さくなる場合には、コンパレータCP1の出力電圧がハイレベルとなり、npn型トランジスタQ8がオン状態となるため、差動増幅回路OP1より出力される電流は、差動増幅回路OP1の出力抵抗値と抵抗R5の抵抗値に応じて、抵抗R5に分流される。このため、npn型トランジスタQ9のベースに入力される電流が減少し、npn型トランジスタQ1のベース電流の増大が抑制される。
【0012】
このように、図6に示した電圧制御回路においては、pnp型トランジスタQ1のエミッタ−コレクタ間電圧と定電圧回路CV2による一定の電圧とを比較し、エミッタ−コレクタ間電圧がこの一定電圧よりも小さくなる場合に、ベース電流を抑制させる回路を作動させている。
【0013】
上述した方式の他に、例えば文献”特開平8−44441”においては、一定の倍率でコレクタ電流とベース電流を検出し、この検出値の差を負帰還することによって、ベース電流の増大を抑制する方式が開示されている。
【0014】
図7は、ベース電流の増大を防止するための回路を有した、従来の第2の電圧制御回路を示す回路図である。
図5と図7の同一符号は同一の構成要素を示している。
図7に示す第2の電圧制御回路は、pnp型トランジスタQ11、pnp型トランジスタQ11a、pnp型トランジスタQ13、pnp型トランジスタQ13a、npn型トランジスタQ12、npn型トランジスタQ12a、npn型トランジスタQ14、npn型トランジスタQ14a、差動増幅回路OP1、定電圧回路CV1、ダイオードD2、抵抗R1、抵抗R3、抵抗R4、端子T1〜T4により構成されている。
【0015】
pnp型トランジスタQ11は、エミッタが入力端子T1に接続され、コレクタが出力端子T3に接続されているとともに、ベースがnpn型トランジスタQ12のコレクタに接続され、更に、エミッタとベースとの間に抵抗R1が接続されている。
pnp型トランジスタQ11aは、エミッタおよびベースがpnp型トランジスタQ11のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがnpn型トランジスタQ14のコレクタに接続されている。
pnp型トランジスタQ11のエミッタ接合面積は、pnp型トランジスタQ11aのエミッタ接合面積に対して倍率N11倍となるように形成されている。したがって、pnp型トランジスタQ11のベース電流は、同一電圧をベース−エミッタ間に受けているpnp型トランジスタQ11aのベース電流に対して倍率N11倍の大きさを有している。
【0016】
pnp型トランジスタQ13は、エミッタが入力端子T1に接続され、コレクタがnpn型トランジスタQ12aのコレクタに接続されるとともに、ベースに差動増幅回路OP1の出力電圧を受けている。
pnp型トランジスタQ13aは、エミッタおよびベースがpnp型トランジスタQ13のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがnpn型トランジスタQ14aのコレクタに接続されている。
pnp型トランジスタQ13のエミッタ接合面積は、pnp型トランジスタQ13aのエミッタ接合面積に対して倍率N13倍となるように形成されている。したがって、pnp型トランジスタQ13のベース電流は、同一電圧をベース−エミッタ間に受けているpnp型トランジスタQ13aのベース電流に対して倍率N13倍の大きさを有している。
【0017】
npn型トランジスタQ12は、コレクタがpnp型トランジスタQ11のベースに接続され、ベースがnpn型トランジスタQ12aのベースに接続されているとともに、エミッタがグランド端子T2に接続されている。
npn型トランジスタQ12aは、エミッタおよびベースがnpn型トランジスタQ12のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがpnp型トランジスタQ13のコレクタに接続されている。また、コレクタとベースとが接続されている。
npn型トランジスタQ12のエミッタ接合面積は、npn型トランジスタQ12aのエミッタ接合面積に対して倍率N12倍となるように形成されている。したがって、npn型トランジスタQ12のベース電流は、同一電圧をベース−エミッタ間に受けているnpn型トランジスタQ12aのベース電流に対して倍率N12倍の大きさを有している。
【0018】
npn型トランジスタQ14は、コレクタがpnp型トランジスタQ11aのコレクタに接続され、ベースがnpn型トランジスタQ14aのベースに接続されているとともに、エミッタがグランド端子T2に接続されている。また、コレクタとベースとが接続されている。
npn型トランジスタQ14aは、エミッタおよびベースがnpn型トランジスタQ14のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがpnp型トランジスタQ13aのコレクタに接続されている。
npn型トランジスタQ14のエミッタ接合面積は、npn型トランジスタQ14aのエミッタ接合面積に対して倍率N14倍となるように形成されている。したがって、npn型トランジスタQ14のベース電流は、同一電圧をベース−エミッタ間に受けているnpn型トランジスタQ14aのベース電流に対して倍率N14倍の大きさを有している。
【0019】
抵抗R3と抵抗R4は直列接続されており、この直列接続の抵抗R3側の一端がグランド端子T4に接続され、他端が出力端子T3に接続されている。
差動増幅回路OP1は、正側入力端子+に定電圧回路CV1による電圧V1が入力され、負側入力端子−に抵抗R3と抵抗R4の接続中点の電圧V2が入力されている。そして、正側入力端子+と負側入力端子−との間の電圧差に応じた出力電圧を、pnp型トランジスタQ13のベースに出力している。
グランド端子T4は、グランド端子T2に接続されている。
【0020】
図7に示す電圧制御回路において、pnp型トランジスタQ11が飽和して電流増幅率が低下すると、ベースをドライブするための電流が増大するので、pnp型トランジスタQ13aのコレクタ電流Ic13aも増大する。pnp型トランジスタQ13aのコレクタ電流Ic13aがnpn型トランジスタQ14aのコレクタ電流Ic14aよりも大きくなると、ダイオードD2がオン状態になって、電流Ic13aと電流Ic14aとの差の電流がダイオードD2を通じて抵抗R3と抵抗R4の接続点に流れ込む。これにより、差動増幅回路OP1の正側入力端子+の電圧が上昇し、差動増幅回路OP1の出力電圧が上昇し、pnp型トランジスタQ13のコレクタ電流Ic13 が減少して、pnp型トランジスタQ11のベース電流Ib11 減少する。このようにして、pnp型トランジスタQ11の飽和によるベース電流の増大が抑止される。
【0021】
pnp型トランジスタQ11とpnp型トランジスタQ11a、pnp型トランジスタQ13とpnp型トランジスタQ13a、npn型トランジスタQ12とnpn型トランジスタQ12a、およびnpn型トランジスタQ14とnpn型トランジスタQ14aは、それぞれカレントミラー回路を構成している。そして、各カレントミラー回路のコレクタ電流の比は、それぞれのエミッタ接合面積の比と等しい大きさを有している。
したがって、各トランジスタが飽和していない場合、pnp型トランジスタQ13aのコレクタ電流Ic13aおよびnpn型トランジスタQ14aのコレクタ電流Ic14aは、pnp型トランジスタQ11のコレクタ電流Ic11 およびベース電流Ib11 によって、それぞれ次式のように表される。
【0022】
【数1】
Ic13a = Ib11 /(N12×N13) ・・・・(1)
Ic14a = Ic11 /(N11×N14) ・・・・(2)
【0023】
ただし上式において、倍率N11は十分大きな値であり、pnp型トランジスタQ11のベース電流Ib11 に比べてpnp型トランジスタQ11aのベース電流Ib11aは十分小さいものとする。
【0024】
式(1)および式(2)より、ダイオードD2に電流が流れ始める状態におけるpnp型トランジスタQ11の増幅率hfel は、次式のように表される。
【0025】
【数2】
Ic11 /(N11×N14)=Ib11 /(N12×N13)
hfel =Ic11 /Ib11 =(N11×N14)/(N12×N13)・・・(3)
【0026】
すなわち、増幅率hfeが式(3)に示す増幅率hfel よりも大きい状態においてはダイオードD2が導通せず、pnp型トランジスタQ11のベース電流は抑制されない。pnp型トランジスタQ11が飽和状態となり、増幅率hfeが減少して増幅率hfel よりも小さくなると、ダイオードD2が導通してベース電流が抑制される。
【0027】
【発明が解決しようとする課題】
ところで、図6に示した電圧制御回路においては、pnp型トランジスタQ1が飽和状態になるであろうと思われるエミッタ−コレクタ間電圧を定電圧回路CV2にあらかじめ設定し、この電圧と実際のエミッタ−コレクタ間電圧を比較した結果に基づいてベース電流が抑制されているのであり、pnp型トランジスタQ11の飽和状態が直接検出されている訳ではない。したがって、温度による回路定数の変動や、製品毎による回路定数のばらつき、コレクタ電流の変動に対して余裕をもつ必要があり、実際の飽和電圧に比べて大きい電圧を定電圧回路CV2に設定させる必要がある。すなわち、ベース電流を抑制させるエミッタ−コレクタ間電圧の最小電圧を余分に大きくしなくてはならず、その余分な電圧によって回路の消費電力が増大してしまう問題がある。さらに、所定の入力電圧に対する出力の電圧可変範囲が狭くなってしまう問題もある。
【0028】
また、図7に示した電圧制御回路においては、式(3)において示しているように、エミッタ接合面積の比と増幅率hfeとが比較されており、この比較の結果に基づいてベース電流が抑制されている。しかしながら、エミッタ接合面積の比は、例えば同一のIC内部に各トランジスタを形成することによって高精度に設定できるのに対して、増幅率hfeは、温度による回路定数の変動や製品毎のばらつき、コレクタ電流の変動等によって変動し易いパラメータであるので、変動する増幅率hfeに対して増幅率hfel を適切に設定できない場合がある。
【0029】
例えば、非飽和状態の増幅率hfeが200であるトランジスタに対して式(3)により増幅率hfel が100となるよう倍率N11〜N14が設定されても、ばらつきにより非飽和状態の増幅率hfeが150となっているトランジスタに対しては、この設定された増幅率hfel が適切でない可能性がある。
すなわち、増幅率hfeの温度変動や個体毎のばらつきに対して、ベース電流を抑制させるしきい値の増幅率hfel が適切に設定できない問題がある。
【0030】
本発明はかかる事情に鑑みてなされたものであり、その目的は、トランジスタの飽和状態を確実に検出でき、温度変動や個体毎のばらつきによる検出精度の低下を低減できる飽和検出回路および出力制御回路を提供することにある。
【0031】
【課題を解決するための手段】
上記の目的を達成するため、本発明の飽和検出回路は、ベース電流に対するコレクタ電流の電流増幅率が減少するトランジスタの飽和状態を検出する飽和検出回路であって、上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、上記トランジスタのベース電流を駆動するベース電流駆動手段と、上記トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段とを有している。
【0032】
また、上記コレクタ電流検出手段は、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第1のトランジスタを含んでいる。
好適には、上記第1のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している。
【0033】
また、上記ベース電流駆動手段は、ベースとエミッタとの間に所定の電圧を受け、コレクタに上記トランジスタのベース電流を入力する第2のトランジスタを含み、上記ベース電流検出手段は、ベースとエミッタとの間に当該所定の電圧を受け、コレクタから上記ベース検出電流を出力する第3のトランジスタを含んでいる。
好適には、上記第3のトランジスタは、エミッターとベースとの接合面積が、上記第2のトランジスタの上記接合面積に対して所定の比率を有している。
【0034】
本発明の飽和検出回路によれば、上記コレクタ電流検出手段において、上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流が出力される。また、上記ベース電流駆動手段によって、上記トランジスタのベース電流が駆動され、このベース電流の大きさに応じたベース検出電流が、上記ベース電流検出手段において出力される。上記ベース検出電流は、上記複製トランジスタのベースに入力され、このベース検出電流に応じたコレクタ複製電流が上記複製トランジスタのコレクタから出力される。そして、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号が、上記飽和検出信号出力手段において生成されて出力される。
また、上記コレクタ電流検出手段の第1のトランジスタは、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受けているので、コレクタから出力される上記コレクタ検出電流は、上記トランジスタのコレクタ電流に応じた大きさを有している。上記第1のトランジスタの、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している場合には、上記コレクタ検出電流は、上記トランジスタのコレクタ電流に対して当該所定の比率を有している。
。
また、上記ベース電流駆動手段の第2のトランジスタと、上記ベース電流検出手段の第3のトランジスタは、ベースとエミッタとの間に同じ所定の電圧を受けているので、上記ベース検出電流は上記トランジスタのベース電流に応じた大きさを有している。上記第3のトランジスタの、エミッターとベースとの接合面積が、上記第2のトランジスタの上記接合面積に対して所定の比率を有している場合には、上記ベース検出電流は、上記トランジスタのベース電流に対して当該所定の比率を有している。
【0035】
本発明の出力制御回路は、出力トランジスタによる出力電流を受けた負荷の電圧または電流を制御する出力制御回路であって、上記出力トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、上記出力トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段と、上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動するベース電流駆動手段とを有している。
【0036】
また、上記コレクタ電流検出手段は、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第1のトランジスタを含んでいる。
好適には、上記第1のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している。
【0037】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出し、当該検出値と所定の基準値との誤差および上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動しており、ベースとエミッタとの間に、上記誤差および上記飽和検出信号に応じたベース駆動電圧を受け、コレクタに上記トランジスタのベース電流を入力する第2のトランジスタを含んでいる。
上記ベース電流検出手段は、ベースとエミッタとの間に上記ベース駆動電圧を受け、コレクタから上記ベース検出電流を出力する第3のトランジスタを含んでいる。
好適には、上記第3のトランジスタは、エミッターとベースとの接合面積が、上記第2のトランジスタの上記接合面積に対して所定の比率を有している。
【0038】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出する出力検出手段と、上記出力検出手段による検出値と所定の基準値との誤差を、上記飽和検出信号に応じたゲインで増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含んでいる。
【0039】
本発明の出力制御回路によれば、上記コレクタ電流検出手段において、上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流が出力される。また、上記ベース電流駆動手段によって、上記トランジスタのベース電流が上記飽和検出信号に応じて駆動され、このベース電流の大きさに応じたベース検出電流が、上記ベース電流検出手段において出力される。上記ベース検出電流は、上記複製トランジスタのベースに入力され、このベース検出電流に応じたコレクタ複製電流が上記複製トランジスタのコレクタから出力される。そして、上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号が、上記飽和検出信号出力手段において生成されて出力される。
上記コレクタ電流検出手段の第1のトランジスタは、ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受けているので、コレクタから出力される上記コレクタ検出電流は、上記トランジスタのコレクタ電流に応じた大きさを有している。上記第1のトランジスタの、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有している場合には、上記コレクタ検出電流は、上記トランジスタのコレクタ電流に対して当該所定の比率を有している。
。
上記ベース電流駆動手段の第2のトランジスタと、上記ベース電流検出手段の第3のトランジスタは、ベースとエミッタとの間に上記ベース駆動電圧を受けているので、上記ベース検出電流は上記トランジスタのベース電流に応じた大きさを有している。上記第3のトランジスタの、エミッターとベースとの接合面積が、上記第2のトランジスタの上記接合面積に対して所定の比率を有している場合には、上記ベース検出電流は、上記トランジスタのベース電流に対して当該所定の比率を有している。
上記ベース電流駆動手段の上記出力検出手段において検出された上記負荷の電圧または電流は、上記誤差増幅手段において所定の基準値との誤差を検出される。この誤差が、上記飽和検出信号に応じたゲインで増幅されて、上記ベース駆動電圧として、上記第2のトランジスタのベースとエミッタの間に入力される。
【0040】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出し、当該検出値を上記飽和検出信号に応じて可変して出力する出力検出手段と、上記出力検出手段による検出値と所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含んでいる。
【0041】
上記の構成を有する、本発明の出力制御回路によれば、上記ベース電流駆動手段の上記出力検出手段において検出された上記負荷の電圧または電流の検出値は、上記飽和検出信号に応じて可変されて出力される。そして、上記誤差増幅手段において、上記出力検出手段のよる検出値と所定の基準値との誤差が検出される。この誤差が所定のゲインで増幅されて、上記ベース駆動電圧として、上記第2のトランジスタのベースとエミッタの間に入力される。
【0042】
また、上記ベース電流駆動手段は、上記負荷の電圧または電流を検出する出力検出手段と、上記出力検出手段による検出値と、上記飽和検出信号に応じて可変される所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含んでいる。
【0043】
上記の構成を有する、本発明の出力制御回路によれば、上記ベース電流駆動手段の上記出力検出手段において検出された上記負荷の電圧または電流は、上記誤差増幅手段において、上記飽和検出信号に応じて可変される所定の基準値との誤差を検出される。この誤差が所定のゲインで増幅されて、上記ベース駆動電圧として、上記第2のトランジスタのベースとエミッタの間に入力される。
【0044】
【発明の実施の形態】
以下、本発明を電圧制御回路に適用した場合における4つの実施形態について、図面を参照しながら説明する。
【0045】
<第1の実施形態>
図1は、本発明に係る電圧制御回路の第1の実施形態を示す回路図である。
図1に示す電圧制御回路は、pnp型トランジスタQ1〜Q3、npn型トランジスタQ4〜Q9、差動増幅回路OP1、定電圧回路CV1、抵抗R1〜R5、端子T1〜T4により構成されている。
pnp型トランジスタQ1は、本発明におけるトランジスタの一実施形態であるとともに、出力トランジスタの一実施形態である。
pnp型トランジスタQ2は、本発明におけるコレクタ電流検出手段の一実施形態であるとともに、本発明における第1のトランジスタの一実施形態である。
pnp型トランジスタQ3は、本発明における複製トランジスタの一実施形態である。
npn型トランジスタQ4、npn型トランジスタQ8、npn型トランジスタQ9、差動増幅回路OP1、定電圧回路CV1、抵抗R2、抵抗R3、抵抗R4および抵抗R5からなる回路は、本発明におけるベース電流駆動手段の一実施形態である。
npn型トランジスタQ4は、本発明における第2のトランジスタの一実施形態である。
抵抗R3および抵抗R4からなる回路は、本発明における出力検出手段の一実施形態である。
差動増幅回路OP1、定電圧回路CV1、npn型トランジスタQ8および抵抗R5からなる回路は、本発明における誤差増幅手段の一実施形態である。
npn型トランジスタQ5は、本発明におけるベース電流検出手段の一実施形態であるとともに、本発明における第3のトランジスタの一実施形態である。
npn型トランジスタQ6およびnpn型トランジスタQ7からなる回路は、本発明の飽和検出信号出力手段の一実施形態であるとともに、本発明のカレントミラー回路の一実施形態である。
【0046】
pnp型トランジスタQ1は、エミッタが入力端子T1に接続され、コレクタが出力端子T3に接続されているとともに、ベースがnpn型トランジスタQ4のコレクタに接続されている。また、ベースとエミッタとの間に抵抗R1が接続されている。
pnp型トランジスタQ2は、エミッタおよびベースがpnp型トランジスタQ1のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがnpn型トランジスタQ6のコレクタに接続されている。
pnp型トランジスタQ1のエミッタ接合面積は、pnp型トランジスタQ2のエミッタ接合面積に対して倍率n倍となるように形成されている。したがって、pnp型トランジスタQ1のベース電流は、同一電圧をベース−エミッタ間に受けているpnp型トランジスタQ2のベース電流に対して倍率n倍の大きさを有している。
【0047】
npn型トランジスタQ4は、コレクタがpnp型トランジスタQ1のベースに接続され、エミッタがグランド端子T2に接続されているとともに、ベースがnpn型トランジスタQ9のエミッタに接続されている。また、ベースとエミッタとの間に抵抗R2が接続されている。
npn型トランジスタQ5は、エミッタおよびベースがnpn型トランジスタQ4のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがpnp型トランジスタQ3のベースに接続されている。
npn型トランジスタQ4のエミッタ接合面積は、npn型トランジスタQ5のエミッタ接合面積に対して倍率m倍となるように形成されている。したがって、npn型トランジスタQ4のベース電流は、同一電圧をベース−エミッタ間に受けているnpn型トランジスタQ5のベース電流に対して倍率m倍の大きさを有している。
【0048】
pnp型トランジスタQ3は、エミッタが入力端子T1に接続され、ベースがnpn型トランジスタQ5のコレクタに接続されているとともに、コレクタがnpn型トランジスタQ7のコレクタおよびnpn型トランジスタQ8のベースに接続されている。
【0049】
npn型トランジスタQ6は、コレクタがpnp型トランジスタQ2のコレクタに接続され、ベースがnpn型トランジスタQ7のベースに接続されているとともに、エミッタがグランド端子T2に接続されている。また、コレクタとベースとが接続されている。
npn型トランジスタQ7は、エミッタおよびベースがnpn型トランジスタQ6のエミッタおよびベースにそれぞれ接続されているとともに、コレクタがpnp型トランジスタQ3のコレクタに接続されている。
【0050】
npn型トランジスタQ9は、コレクタが入力端子T1に接続され、エミッタがnpn型トランジスタQ4のベースに接続されている。また、ベースに差動増幅回路OP1の出力電圧を受けているとともに、npn型トランジスタQ8のコレクタが接続されている。
npn型トランジスタQ8は、コレクタがnpn型トランジスタQ9のベースに接続され、ベースがpnp型トランジスタQ3とnpn型トランジスタQ7のコレクタの接続点に接続されているとともに、エミッタが抵抗R5を介してグランド端子T2に接続されている。
【0051】
抵抗R3と抵抗R4は直列接続されており、この直列接続の抵抗R3側の一端がグランド端子T4に接続され、他端が出力端子T3に接続されている。
差動増幅回路OP1は、正側入力端子+に定電圧回路CV1による電圧V1が入力され、負側入力端子−に抵抗R3と抵抗R4の接続中点の電圧V2が入力されている。そして、正側入力端子+と負側入力端子−との間の電圧差に応じた出力電圧を、npn型トランジスタQ9のベースに出力している。
グランド端子T4は、グランド端子T2に接続されている。
【0052】
図1に示した電圧制御回路においては、npn型トランジスタQ8にベース電流が流れてnpn型トランジスタQ9のベース電流が抵抗R5に分流されることにより、npn型トランジスタQ1のベース電流が抑制される。
まず、npn型トランジスタQ8にベース電流が流れない通常の動作状態について説明する。
【0053】
差動増幅回路OP1において定電圧回路CV1による電圧V1と、抵抗R3と抵抗R4の接続中点の電圧V2とが比較される。
出力電圧Voutが上昇することにより電圧V2が上昇すると、差動増幅回路OP1の出力電圧は低下し、npn型トランジスタQ9のベース電圧が低下する。これによりnpn型トランジスタQ9のエミッタ電圧が低下するので、npn型トランジスタQ4のコレクタ電流が減少し、pnp型トランジスタQ1のコレクタ電流が減少して、出力電圧Voutの電圧上昇が抑制される。
また、出力電圧Voutが低下することにより電圧V2が低下すると、差動増幅回路OP1の出力電圧は上昇し、npn型トランジスタQ9のベース電圧が上昇する。これによりnpn型トランジスタQ9のエミッタ電圧が上昇するので、npn型トランジスタQ4のコレクタ電流が増大し、pnp型トランジスタQ1のコレクタ電流が増大して、出力電圧Voutの電圧低下は抑制される。
このような負帰還の制御によって、出力電圧Voutは電圧V1に応じた一定の電圧に制御される。
【0054】
次に、npn型トランジスタQ8にベース電流が流れる場合の動作について説明する。
【0055】
pnp型トランジスタQ1のエミッタ−コレクタ間電圧が小さくなって飽和領域に達すると、電圧V1に応じた一定の電圧を出力するように帰還されているため、pnp型トランジスタQ1のベース電流Ib1は増大し、npn型トランジスタQ4のコレクタに流れる電流も増大する。pnp型トランジスタQ1のベース電流Ib1は、pnp型トランジスタQ1のコレクタ電流Ic1および増幅率hfe1によって次式のように表される。
【0056】
【数3】
Ib1 = Ic1/hfe1 ・・・・(4)
【0057】
倍率nが十分大きく設定されており、pnp型トランジスタQ1のベース電流Ib1がpnp型トランジスタQのベース電流(Ib1/n)に比べて十分大きい場合には、npn型トランジスタQ4のコレクタ電流はほぼベース電流Ib1に等しくなる。したがって、npn型トランジスタQ5のコレクタに流れるpnp型トランジスタQ3のベース電流Ib3は、式(4)を用いて次式のように表される。
【0058】
【数4】
【0059】
したがって、pnp型トランジスタQ3のコレクタ電流Ic3は、pnp型トランジスタQ3の増幅率hfe3 によって次式のように表される。
【0060】
【数5】
【0061】
一方、pnp型トランジスタQ2のコレクタには、pnp型トランジスタQ1とpnp型トランジスタQ2のエミッタ接合面積の比によるコレクタ電流(Ic1/n)が流れており、この電流がnpn型トランジスタQ6とnpn型トランジスタQ7によるカレントミラー回路に入力されている。カレントミラー回路の出力であるnpn型トランジスタQ7のコレクタ電流Ic7は、次式のように表される。
【0062】
【数6】
Ic7 = Ic1/n ・・・・(7)
【0063】
したがって、式(6)および式(7)により、npn型トランジスタQ8のベースに流れる電流Is は、次式のように表される。
【0064】
【数7】
【0065】
飽和領域においてpnp型トランジスタQ1の増幅率hfe1 が低下すると、式(5)によって、pnp型トランジスタQ3のベース電流Ib3は増大する。一方、pnp型トランジスタQ3のコレクタ電流はnpn型トランジスタQ7のコレクタおよびnpn型トランジスタQ8のベースへ流れるので、pnp型トランジスタQ3のエミッタ−コレクタ間電圧が低下して飽和状態になることはなく、pnp型トランジスタQ1の増幅率hfe3 は低下しない。したがって式(6)により、pnp型トランジスタQ3のコレクタ電流Ic3は増大し、npn型トランジスタQ8のベースに流れ込む電流Is も増大する。これによりnpn型トランジスタQ9のベース電流が減少してコレクタ電流が減少し、これに応じてnpn型トランジスタQ4のベース電流が減少してコレクタ電流が減少するので、pnp型トランジスタQ1のベース電流Ib1は減少する。
このようしてpnp型トランジスタQ1のベース電流が抑制され、pnp型トランジスタQ1の飽和が防止される。
【0066】
また図1に示した電圧制御回路は、トランジスタの飽和状態に応じて変化する電流Is によって、差動増幅回路OP1の出力抵抗と、抵抗R5およびnpn型トランジスタQ8の直列回路との分圧比を可変させることにより、負帰還のループゲインを可変させる回路として考えることもできる。すなわち、飽和領域においてpnp型トランジスタQ1の増幅率hfe1 が低下すると、式(8)により電流Is が増大してnpn型トランジスタQ8のエミッタ−コレクタ間抵抗が小さくなり、負帰還のループゲインが減少することによって、ベース電流Ib1の増大が抑止される。
【0067】
なお式(8)において、コレクタ電流Ic3がコレクタ電流Ic7よりも小さく、電流Is の極性が負になる場合には、npn型トランジスタQ8のベースに逆方向の電流がほとんど流れないため、npn型トランジスタQ7のコレクタ電圧が低下し、npn型トランジスタQ7は飽和状態になる。このとき、npn型トランジスタQ8はオフ状態になっており、電圧制御回路は上述した通常の動作状態となっている。
したがって、増幅率hfe1 、増幅率hfe3 、倍率nおよび倍率mが適切に設定されることにより、pnp型トランジスタQ1の非飽和状態においてnpn型トランジスタQ8をオフ状態にさせ、飽和状態においてnpn型トランジスタQ8を導通させてベース電流を抑制させることができる。
【0068】
例えば、非飽和状態における増幅率hfe1 および増幅率hfe3 が200、倍率nが100、倍率mが200に設定された場合には、pnp型トランジスタQ1が非飽和状態にあるとき、式(8)による電流Is の極性が負になるので、npn型トランジスタQ8はオフ状態になっており、ベース電流を抑制させる制御は行われない。pnp型トランジスタQ1が飽和して、増幅率hfe1 が増幅率hfe3 に対して50%以下に低下すると、式(8)による電流Is の極性は正となり、npn型トランジスタQ8のベースに電流Is が供給されて、ベース電流Ib1が抑制される。
【0069】
以上説明したように、本発明の第1の実施形態によれば、検出対象のトランジスタの飽和を、電流増幅率hfeの低下として直接検出することができる。したがって、トランジスタの飽和を確実に検出することができる。
また、トランジスタの飽和に応じた電流Is を出力トランジスタのベース電流に対して負帰還することにより、電圧制御回路における出力トランジスタの飽和を確実に防止することができる。
また、図6に示した電圧制御回路のようにエミッタ−コレクタ間電圧に過剰なマージンを持った電圧を設定する必要がないので、回路の消費電力が低減することができる。さらに、所定の入力電圧に対する出力電圧の可変範囲を広くすることができる。
【0070】
また、図7に示した電圧制御回路においては、式(3)に示したように電流増幅率の絶対値と、エミッタ接合面積の比によって定められる所定のしきい値とが比較されているのに対し、本発明の電圧制御回路においては、式(8)に示したように、電流増幅率の相対値と、エミッタ接合面積の比によって定められる所定のしきい値とが比較されている。電流増幅率の絶対値は、上述したように温度変動や個体毎のばらつきによって変動しやすいが、例えば同一のIC内部に形成されたトランジスタによる電流増幅率の比は、温度変動や個体毎のばらつきによっても変動を受け難い。したがって、pnp型トランジスタQ3としてpnp型トランジスタQ1に対するレプリカを用い、増幅率hfe1 と増幅率hfe3 の温度変動や個体毎のばらつきを一致させることにより、これらの変動要因に影響されることなく、トランジスタの飽和状態を検出することができる。
すなわち本発明の第1の実施形態によれば、トランジスタの飽和状態の検出精度に対する温度変動や個体毎のばらつきの影響が従来の方式に比べて低減され、飽和状態を高い精度で検出することができる。
【0071】
また式(8)から分かるように、電流Is の極性はコレクタ電流Ic1に影響されず、増幅率hfe1 、増幅率hfe3 、倍率nおよび倍率mによってのみ決まるので、ベース電流Ib1を抑制させる制御の開始条件がコレクタ電流に依存しない。すなわち、本発明の第1の実施形態によれば、コレクタ電流の変動による飽和状態の検出精度の変動を低減できる。
【0072】
なお、本発明の飽和検出回路を用いた出力制御回路は、上述した電圧制御回路に限定されるものではなく、例えば、電流制御回路であってもよい。例えば図1の電圧制御回路は、抵抗R3および抵抗R4による出力電圧の検出回路を、端子T4と負荷との間に直列に接続されたシャント抵抗の電圧を検出する出力電流の検出回路に変更することによって、電流制御回路に変更することができる。
【0073】
また、本発明において飽和状態が検出されるトランジスタはpnp型トランジスタに限定されるものではなく、npn型トランジスタであっても良い。例えば、図1における各トランジスタのタイプをnpn型またはpnp型にそれぞれ逆にして置き換え、定電圧回路CV1の電圧極性を反転し、入力端子T1への入力電圧を負電圧にすることにより、図1の電圧制御回路を正電圧出力から負電圧出力に変更させることができる。
【0074】
<第2の実施形態>
図2は、本発明に係る電圧制御回路の第2の実施形態を示す回路図である。
図1と図2の同一符号は同一の構成要素を示している。
図2に示す電圧制御回路は、図1に示す電圧制御回路の構成におけるnpn型トランジスタQ8および抵抗R5が削除され、これらの代わりに、ダイオードD1が追加された構成を有している。
ダイオードD1、抵抗R3および抵抗R4からなる回路は、本発明における出力検出手段の一実施形態である。
【0075】
ダイオードD1は、アノードがpnp型トランジスタQ3およびnpn型トランジスタQ7のコレクタの接続点に接続され、カソードが抵抗R3と抵抗R4の接続点に接続されている。
【0076】
本発明の第2の実施形態は、pnp型トランジスタQ1の飽和状態に応じて変化する電流Is を負帰還させる方法が、上述した第1の実施形態に対して変更されたものである。
すなわち、抵抗R3と抵抗R4の接続点に入力される電流Is の増大に応じて、差動増幅回路OP1の負側入力端子−の電圧が上昇し、npn型トランジスタQ9のベース電圧が低下するため、pnp型トランジスタQ1のベース電流Ib1は減少する方向に変化する。
【0077】
このように、飽和状態に応じて変化する電流Is を出力電圧の検出値に帰還させることによっても、pnp型トランジスタQ1のベース電流の増大を抑止させることができ、上述した第1の実施形態と同様な効果を奏することができる。
【0078】
<第3の実施形態>
図3は、本発明に係る電圧制御回路の第3の実施形態を示す回路図である。
図1と図3の同一符号は同一の構成要素を示している。
図3に示す電圧制御回路は、図1に示す電圧制御回路の構成におけるnpn型トランジスタQ8および抵抗R5が削除され、これらの代わりに、npn型トランジスタQ10、抵抗R8および抵抗R9が追加された構成を有している。
差動増幅回路OP1、定電圧回路CV1、npn型トランジスタQ10、抵抗R8および抵抗R9からなる回路は、本発明における誤差増幅手段の一実施形態である。
【0079】
差動増幅回路OP1の正側入力端子+には、抵抗R8を介して定電圧回路CV1の電圧が入力されているとともに、npn型トランジスタQ10のコレクタが接続されている。
npn型トランジスタQ10は、コレクタが差動増幅回路OP1の正側入力端子+に接続され、エミッタが抵抗R9を介してグランド端子T2に接続されているとともに、ベースがpnp型トランジスタQ3およびnpn型トランジスタQ7のコレクタの接続点に接続されている。
【0080】
本発明の第3の実施形態も第2の実施形態と同様であり、pnp型トランジスタQ1の飽和状態に応じて変化する電流Is を負帰還させる方法が、上述した第1の実施形態に対して変更されたものである。
すなわち、npn型トランジスタQ10のベースに入力される電流Is の増大に応じてnpn型トランジスタQ10のコレクタ−エミッタ間抵抗が減少し、これに応じて差動増幅回路OP1の正側入力端子+の電圧が低下し、npn型トランジスタQ9のベース電圧が低下するため、pnp型トランジスタQ1のベース電流Ib1は減少する方向に変化する。
【0081】
このように、飽和状態に応じて変化する電流Is を基準電圧値に帰還させることによっても、pnp型トランジスタQ1のベース電流の増大を抑止させることができ、上述した第1の実施形態と同様な効果を奏することができる。
【0082】
<第4の実施形態>
図4は、本発明に係る電圧制御回路の第4の実施形態を示す回路図である。
図1と図4の同一符号は同一の構成要素を示している。
図4に示す電圧制御回路は、図1に示す電圧制御回路の構成においてnpn型トランジスタQ6およびnpn型トランジスタQ7からなるカレントミラー回路が削除され、これらの代わりに、差動増幅回路OP2、抵抗R6および抵抗R7が追加された構成を有している。
差動増幅回路OP2、抵抗R6および抵抗R7からなる回路は、本発明の飽和検出信号出力手段の一実施形態である
【0083】
抵抗R6は、pnp型トランジスタQ3のコレクタとグランド端子T2との間に接続されている。
抵抗R7は、pnp型トランジスタQ2のコレクタとグランド端子T2との間に接続されている。
差動増幅回路OP2は、正側入力端子+をpnp型トランジスタQ3のコレクタと抵抗R6との接続中点に接続され、負側入力端子−をpnp型トランジスタQ2のコレクタと抵抗R7との接続中点に接続されており、正側入力端子+と負側入力端子−との間の電圧に応じた電圧をnpn型トランジスタQ8のベースに出力している。
【0084】
本発明の第4の実施形態は、pnp型トランジスタQ2のコレクタ電流Ic2と、pnp型トランジスタQ3のコレクタ電流Ic3との差に応じた信号(電流Is)を出力する回路が、第1の実施形態に対して変更されたものである。
すなわち、コレクタ電流Ic3およびコレクタ電流Ic2は、抵抗R6および抵抗R7によってそれぞれグランド端子T2からの電圧に変換され、この電圧の差に応じた電圧が、npn型トランジスタQ8のベースに印加される。pnp型トランジスタQ1が飽和することによってコレクタ電流Ic3がコレクタ電流Ic2より大きくなると、差動増幅回路OP2の出力電圧が上昇し、npn型トランジスタQ8にベース電流が供給されてコレクタ−エミッタ間が導通し、npn型トランジスタQ9のベース電流が減少することによって、pnp型トランジスタQ1のベース電流が減少する。
【0085】
このように、コレクタ電流Ic3とコレクタ電流Ic2の差を、抵抗によって生じる電圧の差動電圧に変換して負帰還させることによっても、第1の実施例と同様な効果を奏することができる。また、この第4の実施形態を、上述した第2および第3の実施形態に適用させることも可能である。
【0086】
【発明の効果】
本発明によれば、簡単な回路によって、検出対象のトランジスタの飽和を、電流増幅率の低下として直接検出できる。これにより、トランジスタの飽和を確実に検出できる。また、飽和状態の検出精度に対する温度変動や個体毎のばらつきの影響を低減できるので、飽和状態を高い精度で検出できる。
【図面の簡単な説明】
【図1】本発明に係る電圧制御回路の第1の実施形態を示す回路図である。
【図2】本発明に係る電圧制御回路の第2の実施形態を示す回路図である。
【図3】本発明に係る電圧制御回路の第3の実施形態を示す回路図である。
【図4】本発明に係る電圧制御回路の第4の実施形態を示す回路図である。
【図5】バイポーラトランジスタを用いた一般的な電圧制御回路の回路図を示す。
【図6】ベース電流の増大を防止するための回路を有した、従来の第1の電圧制御回路を示す回路図である。
【図7】ベース電流の増大を防止するための回路を有した、従来の第2の電圧制御回路を示す回路図である。
【符号の説明】
Q1〜Q3…pnp型トランジスタ、Q4〜Q10…npn型トランジスタ、OP1,OP2…差動増幅回路、CV1…定電圧回路、D1…ダイオード、R1〜R9…抵抗、T1〜T4…端子。
Claims (16)
- ベース電流に対するコレクタ電流の電流増幅率が減少するトランジスタの飽和状態を検出する飽和検出回路であって、
上記トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、
上記トランジスタのベース電流を駆動するベース電流駆動手段と、
上記トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、
ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、
上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段と
を有する飽和検出回路。 - 上記コレクタ電流検出手段は、
ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第1のトランジスタを含む、
請求項1に記載の飽和検出回路。 - 上記第1のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有する、
請求項2に記載の飽和検出回路。 - 上記ベース電流駆動手段は、
ベースとエミッタとの間に所定の電圧を受け、コレクタに上記トランジスタのベース電流を入力する第2のトランジスタを含み、
上記ベース電流検出手段は、
ベースとエミッタとの間に当該所定の電圧を受け、コレクタから上記ベース検出電流を出力する第3のトランジスタを含む、
請求項1に記載の飽和検出回路。 - 上記第3のトランジスタは、エミッターとベースとの接合面積が、上記第2のトランジスタの上記接合面積に対して所定の比率を有する、
請求項4に記載の飽和検出回路。 - 上記飽和検出信号出力手段は、
上記コレクタ検出電流を入力し、当該入力電流に対して所定の比率を有する電流を生成し、当該電流と上記コレクタ複製電流との差に応じた上記飽和検出信号を出力するカレントミラー回路を含む、
請求項1に記載の飽和検出回路。 - 出力トランジスタによる出力電流を受けた負荷の電圧または電流を制御する出力制御回路であって、
上記出力トランジスタのコレクタ電流の大きさに応じたコレクタ検出電流を出力するコレクタ電流検出手段と、
上記出力トランジスタのベース電流の大きさに応じたベース検出電流を出力するベース電流検出手段と、
ベースに上記ベース検出電流を入力し、コレクタからコレクタ複製電流を出力する複製トランジスタと、
上記コレクタ検出電流と上記コレクタ複製電流との差に応じた飽和検出信号を出力する飽和検出信号出力手段と、
上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動するベース電流駆動手段と
を有する出力制御回路。 - 上記コレクタ電流検出手段は、
ベースとエミッタとの間に、上記トランジスタのベースとエミッタとの間の電圧を受け、コレクタから上記コレクタ検出電流を出力する第1のトランジスタを含む、
請求項7に記載の出力制御回路。 - 上記第1のトランジスタは、エミッターとベースとの接合面積が、上記トランジスタの上記接合面積に対して所定の比率を有する、
請求項8に記載の出力制御回路。 - 上記ベース電流駆動手段は、上記負荷の電圧または電流を検出し、当該検出値と所定の基準値との誤差および上記飽和検出信号に応じて、上記出力トランジスタのベース電流を駆動する、
請求項7に記載の出力制御回路。 - 上記ベース電流駆動手段は、
ベースとエミッタとの間に、上記誤差および上記飽和検出信号に応じたベース駆動電圧を受け、コレクタに上記トランジスタのベース電流を入力する第2のトランジスタを含み、
上記ベース電流検出手段は、
ベースとエミッタとの間に上記ベース駆動電圧を受け、コレクタから上記ベース検出電流を出力する第3のトランジスタを含む、
請求項10に記載の出力制御回路。 - 上記第3のトランジスタは、エミッターとベースとの接合面積が、上記第2のトランジスタの上記接合面積に対して所定の比率を有する、
請求項11に記載の出力制御回路。 - 上記ベース電流駆動手段は、
上記負荷の電圧または電流を検出する出力検出手段と、
上記出力検出手段による検出値と所定の基準値との誤差を、上記飽和検出信号に応じたゲインで増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含む、
請求項11に記載の出力制御回路。 - 上記ベース電流駆動手段は、
上記負荷の電圧または電流を検出し、当該検出値を上記飽和検出信号に応じて可変して出力する出力検出手段と、
上記出力検出手段による検出値と所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含む、
請求項11に記載の出力制御回路。 - 上記ベース電流駆動手段は、
上記負荷の電圧または電流を検出する出力検出手段と、
上記出力検出手段による検出値と、上記飽和検出信号に応じて可変される所定の基準値との誤差を増幅した上記ベース駆動電圧を生成する誤差増幅手段とを含む、
請求項11に記載の出力制御回路。 - 上記飽和検出信号出力手段は、
上記コレクタ検出電流を入力し、当該入力電流に対して所定の比率を有する電流を生成し、当該電流と上記コレクタ複製電流との差に応じた上記飽和検出信号を出力するカレントミラー回路を含む、
請求項7に記載の出力制御回路。
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