JP4404456B2 - 不揮発性強誘電体メモリ装置の参照レベル発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に関するもので、特に安定した参照電圧発生のための不揮発性強誘電体メモリ装置の参照レベル発生回路に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示した。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されると、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。すなわち、そのワードラインに接続されたトランジスタＴ１が導通状態となる。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシタにはロジック値「０」が記録される。プレートラインの信号が「ロー」に遷移しても記録されたロジック値「０」は変わらない。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される以前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合はロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このようにセンスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
図４は従来技術に従う不揮発性強誘電体メモリ装置の構成ブロック図である。
図４に示すように、メインセルアレイ部４１をほぼ矩形の形状の領域として配置し、その中の一部を参照セルアレイ部４２に割り当てる。その矩形の領域のメインセルアレイ部４１のいずれかの辺に沿って、メインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３を配置する。さらにメインセルアレイ部４１の他の辺、図面では下辺側にセンスアンプ部４４を構成させている。ここで、ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する回路である。センスアンプ４４は複数個のセンスアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１２】
このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて以下に説明する。
図５は図４の部分的詳細図である。図で分かるように、メインセルアレイはＤＲＡＭのように折り返し型ビットライン（folded bitline)構造を有する。そして、参照セルアレイ部４２もまた折り返し型のビットライン構造を有し、参照セルワードラインと参照セルプレートラインを対として構成されている。この際、２対の参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿１，ＲＰＬ＿１及びＲＷＬ＿２，ＲＰＬ＿２とする。
【００１３】
メインセルワードラインＭＷＬ＿Ｎ−１及びメインセルプレートラインＭＰＬ＿Ｎ−１が活性化すると、参照セルワードラインＲＷＬ＿１と参照セルプレートラインＲＰＬ＿１も活性化する。したがって、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【００１４】
また、メインセルワードラインＭＷＬ＿ＮとメインセルプレートラインＭＰＬ＿Ｎが活性化すると、参照セルワードラインＲＷＬ＿２と参照セルプレートラインＲＰＬ＿２も活性化される。したがって、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルデータが載せられる。ここで、参照セルによるビットラインレベルＲＥＦはメインセルによるビットラインレベルのＢ＿Ｈ（ハイ）とＢ＿Ｌ（ロー）との間にある。したがって、参照電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｌとの間にするための参照セルの動作方法は二つある。
【００１５】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
【００１６】
従来技術に従う不揮発性強誘電体メモリ装置は前記二つの方法を用いて、センスアンプ部４４にて必要とされる参照電圧を作り出す。
【００１７】
【発明が解決しようとする課題】
しかし、以上のような従来の不揮発性強誘電体メモリ装置は次のような問題点があった。
第一に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を形成するために、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより小さくする場合（第一の方法）、参照セルのキャパシタはメインセルのキャパシタに比べて過度なスイッチング、つまり、記憶破壊動作が行われるので、メインセルに比べて疲労現象が生し、参照電圧を不安定にさせる要因として作用する。
【００１８】
第二に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を形成するために、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより大きくする場合（第二の方法）、疲労現象は発生しないが、キャパシタのサイズを大きくしなければならないという問題が生じる。
【００１９】
本発明は上記した従来技術の課題を解決するために成されたものであって、安定した参照電圧を形成して、データセンシングに従う信頼性を向上させ得るような不揮発性強誘電体メモリ装置の参照レベル発生回路を提供することが目的である。
【００２０】
【課題を解決するための手段】
上記のような目的を達するための本発明の不揮発性強誘電体メモリ装置の参照レベル発生回路は参照ビットラインの信号とフィードバックされてきた信号をそれぞれ比較増幅した後に出力する第１増幅部および第２増幅部；第１増幅部および第２増幅部の出力信号を入力して、所望の参照レベルに調整して出力し、前記第１，第２増幅部にそれぞれフィードバックさせる参照レベル調整部；前記参照レベル調整部から出力される参照レベルを安定化させて出力する参照レベル安定化部；ビットラインプリチャージ時に前記参照レベル安定化部の出力を所定のレベルに落とすプルダウン回路部；前記第１，第２増幅部、参照レベル調整部、参照レベル安定化部およびプルダウン回路部の動作可否を制御する動作制御部；を含むことを特徴とする。
【００２１】
以下、本発明の不揮発性強誘電体メモリ装置の参照レベル発生回路の実施形態を添付図面に基づいて説明する。
まず、図６は本実施形態の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図６に示すように、本実施形態の不揮発性強誘電体メモリ素子の単位セルは、行方向に並べて形成され、互いに一定の間隔を有する第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２の間に形成されている。これらの第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を横切る方向に第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２が形成されている。これらの第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２及び第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２とで形成された空間内にそれぞれ第１トランジスタＴ１と第１強誘電体キャパシタＦＣ１及び第２トランジスタＴ２と第２強誘電体キャパシタＦＣ２が配置されている。第１トランジスタＴ１はゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインが第１ビットラインＢ／Ｌ１に連結されている。第２トランジスタＴ２は、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインが第２ビットラインＢ２に連結されている。また第１強誘電体キャパシタＦＣ１は、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結され、第２強誘電体キャパシタＦＣ２が、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結されている。
【００２２】
このような単位セルを複数個形成してセルアレイ部を構成するが、データの格納単位から見れば、一対のスプリットワードラインと一つのビットラインとに連結される一つのトランジスタＴ１及び一つの強誘電体キャパシタＦＣ１が単位セルとなるが、構造的に見れば一対のスプリットワードラインと二つのビットラインとに連結される二つのトランジスタ及び二つの強誘電体キャパシタが単位セルとなる。これにより、本実施形態では構造的側面における２Ｔ／２Ｃ構造を単位セルとして定義する。
【００２３】
以下、本実施形態の不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図７は本実施形態の不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図７に示すように、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を一対とする複数のスプリットワードライン対が行方向に形成され、そのスプリットワードライン対を横切る方向に複数のビットラインＢ／Ｌｎ，Ｂ／Ｌｎ＋１が形成され、それぞれのビットラインとビットラインとの間には両側のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンシングアンプＳＡが形成されている。さらに、センシングアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンシングアンプイネーブル部が配置され、ビットラインとデータラインの接続を切り換える選択スイッチングＣＳが設けられている。
【００２４】
このような本実施形態の不揮発性強誘電体メモリ装置の動作を図８に示すタイミング図を参照して説明する。
図８のＴ０区間は第１、第２スプリットワードラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される以前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２双方が「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。この際、ロジック「ハイ」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに互いに反対極性の電界が加えられているので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。
【００２５】
反面、ロジック「ロー」が格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧を誘起する。ビットラインにセルデータが十分に載せられると、センシングアンプを活性化させるために、センシングアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２６】
一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が「ハイ」の状態では復元できないので、次のＴ２，Ｔ３区間で再格納させるようにする。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移し、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続けるので、第２トランジスタＴ２はオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に戻す。
【００２７】
Ｔ３区間は前記第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移し、第２スプリットワードラインＳＷＬ２は「ロー」に遷移する区間であって、第１トランジスタＴ１はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に戻す。
【００２８】
このような本実施形態の不揮発性強誘電体メモリ装置において、センスアンプに参照電圧を供給するための参照レベル発生回路を以下に説明する。
図９は本実施形態の参照レベル発生回路を説明するための不揮発性強誘電体メモリ装置の構成ブロック図である。メインセルアレイ部９１を形成する領域は図示のように矩形の形状とされている。
図９に示すように、このメインセルアレイ部９１のいずれか一辺の付近、図では左側に参照セルアレイ部９２を割当てている。メインセルアレイ部９１に駆動信号を印加するスプリットワードラインドライバ部９３がその参照セルアレイ部を割り当てた側に沿って配置され、メインセルアレイ部９１の下部（または上部）には複数のセンシングアンプ及び各センシングアンプに参照電圧を出力する参照電圧発生部を含むセンシングアンプ部９４が配置されている。さらに、各ビットラインのうち隣接したビットラインを等電位化させ、プリチャージさせる等電位化及びプリチャージ回路部（図示せず）が設けられている。
【００２９】
一方、図１０は図９の部分的詳細図であって、カラム方向に参照ビットラインＲＢ／Ｌとこれに平行に複数のメインビットラインＭＢ／Ｌ１，ＭＢ／Ｌ２,...が形成され、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が対となって参照ビットラインＲＢ／Ｌ及びメインビットラインＭＢ／Ｌ１，ＭＢ／Ｌ２,...を横切る方向に形成されている。これらの第１スプリットワードラインと第２スプリットワードライン、及び、二つの隣接したビットラインの間の領域毎にトランジスタ及び強誘電体キャパシタからなるセルが形成されている。この図の例の場合、センシングアンプ部９４にビットラインを等電位化及びプリチャージさせる等電位化及びプリチャージ回路部９９が形成されている。さらに、センシングアンプ部９４には、メインビットライン毎に連結され、ビットラインに載せられるデータをセンシングするセンシングアンプＳ／Ａが形成され、かつ参照ビットラインに載せられる参照電圧のレベルをより安定化させ、各センシングアンプの参照電圧として出力する参照レベル発生回路部１００が形成されている。
【００３０】
このような不揮発性強誘電体メモリ装置において、一対のスプリットワードラインが活性化すると、メインセル及び参照セルが同時に活性化する。したがって、メインセルのデータはメインビットラインに伝達されてセンシングアンプに伝達され、参照セルのデータは参照ビットラインＲＢ／Ｌへ伝達される。
しかし、参照セルのデータは、参照ビットラインＲＢ／Ｌを介してすぐセンシングアンプに入ることはない。すなわち、参照ビットラインＲＢ／Ｌに載せられる参照セルデータは参照レベル発生回路部１００に入力され、増幅の過程を経た後、その出力がセンシングアンプへ伝達される。
【００３１】
本実施形態における、参照ビットラインＲＢ／Ｌに載せられるデータはメインビットラインのロジック「０」の状態と同じである。すなわち、メインセルと参照セルのサイズを同じくして、参照セルにはロジック「０」を格納するようになっている。したがって、参照レベル発生回路部１００は、参照ビットラインＲＢ／Ｌの電圧を感知して、△Ｖだけ追加したレベルとして出力するようになっている。この参照レベル発生回路部１００の出力はメインセルによるメインビットラインの「ハイ」と「ロー」レベルの間になるようにする。したがって、参照セルは、ロジック「０」が格納されてそれを読み出されるだけであるので、その強誘電体キャパシタには破壊動作は加えられない。したがって、強誘電体キャパシタに疲労現象が生じることがない。また本実施形態においては、参照セルはメインセルと同一のスプリットワードラインの信号を受けるため、参照セルへのワードラインを別途設けた場合と異なり、参照電圧のレベルを安定化させることができる。
【００３２】
以下、本実施形態の不揮発性強誘電体メモリ装置による参照レベル発生回路部をより詳細に説明する。
図１１は本発明の実施形態に従う不揮発性強誘電体メモリ装置の参照レベル発生回路の構成図である。
図１１に示すように、本実施形態に従う不揮発性強誘電体メモリ装置の参照レベル活性回路は、第１増幅部１００ａ, 第２増幅部１００ｂ, 参照レベル調整部１００ｃ, 参照レベル安定化部１００ｄ, プルダウン回路部１００ｅ及びそれぞれのブロックを制御する動作制御部１００ｆで構成される。動作制御部１００ｆはＰＭＯＳトランジスタで構成され、外部から印加する第１コントロール信号ＬＳ＿ＥＮによって電源電圧を選択的にスイッチングする。
【００３３】
第１増幅部１００ａはカレントミラー型差動増幅器で構成される。その構成を以下に説明する。
ソースが動作制御部１００ｆの出力端に連結され、ゲートとドレインが共通接続される第１トランジスタＰＭ２と、動作制御部１００ｆの出力端に対して第１トランジスタＰＭ２と並列連結される第２トランジスタＰＭ３と、ゲートが参照ビットラインに連結され、ドレインが第１トランジスタＰＭ２のドレインと連結される第３トランジスタＮＭ１と、第３トランジスタＮＭ１のソースと接地端との間に構成され、第１トランジスタＰＭ２のドレイン電圧により制御される第４トランジスタＮＭ２と、参照レベル調整部１００ｃからフィードバックされて入る信号により制御され、第２トランジスタＰＭ３と第４トランジスタＮＭ２との間に形成される第５トランジスタＮＭ３とで構成される。ここで、第１，第２トランジスタＰＭ２，ＰＭ３はＰＭＯＳトランジスタで構成され、第３，第４トランジスタＮＭ１，ＮＭ２及び第５トランジスタＮＭ３はＮＭＯＳトランジスタで構成される。
【００３４】
次いで、参照レベル調整部１００ｃは動作制御部１００ｆの出力端と第１増幅部１００ａを構成する第５トランジスタＮＭ３のゲートとの間に配置され、第１増幅部１００ａの出力信号により制御される第１トランジスタＮＭ７と、第２増幅部１００ｂの出力信号により制御され、第１トランジスタＮＭ７の出力を調節する第２トランジスタＮＭ８と、外部から印加されるコントロール信号により動作制御部１００ｆの出力をスイッチングする第３トランジスタＰＭ６と、第２増幅部１００ｂの出力信号により制御され、第３トランジスタＰＭ６の出力端と第１増幅部１００ａの第５トランジスタＮＭ３のゲートとの間に形成される第４トランジスタＰＭ７とで構成される。ここで、第１，第２トランジスタＮＭ７，ＮＭ８はＮＭＯＳトランジスタで構成され、第３，第４トランジスタＰＭ６，ＰＭ７はＰＭＯＳトランジスタで構成される。第２トランジスタＮＭ８は第４トランジスタＰＭ７と同様に第２増幅部１００ｂの出力信号により制御される。
【００３５】
参照レベル安定化部１００ｄは第２増幅部１００ｂの出力信号により制御され、参照レベル調整部１００ｃの出力端に直列に連結された第１，第２トランジスタＮＭ９，ＮＭ１０と、外部から印加される第２コントロール信号ＬＳＣにより制御され、ドレインが参照レベル調整部１００ｃの出力端に連結され、ソースは第２トランジスタＮＭ１０の出力端に連結される第３トランジスタＮＭ１１とで構成される。ここで、第１，第２トランジスタＮＭ９，ＮＭ１０及び第３トランジスタＮＭ１１はＮＭＯＳトランジスタで構成される。また、第１，第２トランジスタＮＭ９、ＮＭ１０とは第２増幅部１００ｂのそれぞれ異なる出力で制御される。
【００３６】
プルダウン回路部１００ｅは外部から印加される第１コントロール信号ＬＳ＿ＥＮにより制御され、参照レベル安定化部１００ｄの出力端と連結される第１トランジスタＮＭ１２と、第１トランジスタのソースと接地端との間に形成され、ゲートとドレインが共通に接続される第２トランジスタＮＭ１３とで構成される。ここで、第１，第２トランジスタＮＭ１２，ＮＭ１３はＮＭＯＳトランジスタで構成される。
【００３７】
第２増幅部１００ｂは、ゲートが参照ビットラインに連結され、ドレインが参照レベル安定化部１００ｄの第１トランジスタＮＭ９のゲートに連結される第１トランジスタＮＭ４と、動作制御部１００ｆの出力端と第１トランジスタＮＭ４のドレインとの間に構成される第２トランジスタＰＭ４と、動作制御部１００ｆの出力端に対して第２トランジスタＰＭ４と並列連結される第３トランジスタＰＭ５と、第１トランジスタＮＭ４のソースと接地端Ｖssとの間に形成され、ゲートが第３トランジスタＰＭ５のゲートと接続される第４トランジスタＮＭ５と、第３トランジスタＰＭ５のドレインと第４トランジスタＮＭ５のドレインとの間に形成され、ゲートが参照レベル調整部１００ｃの出力端と連結される第５トランジスタＮＭ６とで構成される。
ここで、第２，第３トランジスタＰＭ４，ＰＭ５はＰＭＯＳトランジスタで構成され、第１，第４トランジスタＮＭ４，ＮＭ５及び第５トランジスタＮＭ６はＮＭＯＳトランジスタで構成される。
【００３８】
以下、上記のように構成された本実施形態の不揮発性強誘電体メモリ装置の参照レベル発生回路の動作を説明する。
図面に示すように、本実施形態による参照レベル発生回路は参照ビットラインの信号を参照入力ＲＥＦ＿ＩＮに受ける。そして、参照レベル発生回路のコントロール信号としては第１コントロール信号と第２コントロール信号があるが、第１コントロール信号をＬＳ＿ＥＮに、第２コントロール信号はＬＳＣとする。
参照レベル発生回路の出力ＲＥＦ＿ＯＵＴはセンシングアンプ部（図示せず）を構成している複数のセンシングアンプの参照入力として使用される。
【００３９】
本実施形態の参照レベル発生回路の動作をより詳細に説明する。
第１コントロール信号のＬＳ＿ＥＮ信号は参照レベル発生回路を動作させたり不動作とさせる。すなわち、ＬＳ＿ＥＮ信号が「ハイ」であれば、動作制御部１００ｆを構成しているＰＭＯＳトランジスタがオフとなり、電源電圧Ｖccから接地端への電流の流れが遮断される。また、ＬＳ＿ＥＮ信号が「ハイ」であるので、参照レベル調整部１００ｃの第３トランジスタＰＭ６はオフの状態となり、プルダウン回路部１００ｅの第１トランジスタＮＭ１２はオンの状態となる。したがって、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴは第２トランジスタＮＭ１３を介して接地端Ｖssに放出される。
【００４０】
一方、第１コントロール信号のＬＳ＿ＥＮが「ロー」であれば、動作制御部１００ｆのＰＭＯＳトランジスタがオンとなり、電源電圧Ｖccが参照レベル発生回路に供給される。そして、参照レベル調整部１００ｃの第３トランジスタＰＭ６はオンの状態となり、プルダウン回路部１００ｅの第１トランジスタＮＭ１２はオフの状態となる。したがって、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴがプルダウン回路部１００ｅの第２トランジスタＮＭ１３を介して接地端に放出されることを防ぐ。
【００４１】
参照ビットラインＲＢ／Ｌの参照電圧が第１増幅部１００ａの第３トランジスタＮＭ１のゲートと第２増幅部１００ｂの第１トランジスタＮＭ４のゲートへ伝達されると、それぞれの増幅部は増幅作用を行う。この際、第１増幅部１００ａ及び第２増幅部１００ｂのそれ以外の入力は参照レベル調整部１００ｃからフィードバックされる信号である。そのフィードバック信号は第１増幅部１００ａの第５トランジスタＮＭ３のゲートと第２増幅部１００ｂの第５トランジスタＮＭ６のゲートとへ伝達される。
【００４２】
第１増幅部１００ａの出力と第２増幅部１００ｂの出力は参照レベル調整部１００ｃの入力へ伝達される。これらの入力に応じて、参照レベル調整部１００ｃの第１，第２トランジスタＮＭ７，ＮＭ８と第３，第４トランジスタＰＭ６，ＰＭ７によって所望の参照レベルに調整される。この際、第１増幅部１００ａと第２増幅部１００ｂは参照レベル調整部１００ｃからフィードバックされる信号と参照ビットラインに載せられた信号とを比較増幅するが、比較増幅動作は参照レベル調整部１００ｃの出力が所望の値になるまで繰り返して行う。
【００４３】
この反復的な比較、増幅動作によって所望の参照レベルになったら、参照レベル調整部１００ｃの出力は参照レベル安定化部１００ｄに入力される。ここで、参照レベル安定化部１００ｄを構成している第１，第２トランジスタＮＭ９，ＮＭ１０及び第３トランジスタＮＭ１１のうち、第１，第２トランジスタＮＭ９，ＮＭ１０は参照レベルが不必要に変動するのを防ぐのに優れた効果がある。
すなわち、参照レベル安定化部１００ｄの第１，第２トランジスタＮＭ９，ＮＭ１０のゲートには第２増幅部１００ｂの反対側の出力信号が印加される。したがって、第１，第２トランジスタＮＭ９，ＮＭ１０のゲートには互いに反対の位相を有する信号が入力されるので、第１トランジスタＮＭ９の入力端に現れる過度応答が第２トランジスタＮＭ１０の出力端へ伝達される時、互いに相殺され、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴが急変することを防いでいる。
【００４４】
しかし、参照レベル安定化部１００ｄの第１，第２トランジスタＮＭ９，ＮＭ１０のゲートに入力される電圧が低すぎると、参照レベル調整部１００ｃの出力が十分に参照レベル発生回路の最終出力端ＲＥＦ＿ＯＵＴへ伝達されないこともあるため、第３トランジスタＮＭ１１を過度応答が終わる時点でオンの状態とさせ、安定した信号が損なわれずに出力されるようにする。
以下、参照レベル発生回路の入力ＲＥＦ＿ＩＮと参照レベル発生回路の出力ＲＥＦ＿ＯＵＴとが△Ｖだけの差を有するようにするためには、下記のような方法を用いる。
【００４５】
基本的に、第１増幅部１００ａの第３トランジスタＮＭ１と第２増幅部１００ｂの第１トランジスタＮＭ４のサイズを同一に構成し、第１増幅部１００ａの第５トランジスタＮＭ３と第２増幅部１００ｂの第５トランジスタＮＭ６のサイズもを同一構成とする。そして、第１，第２増幅部１００ａ, １００ｂの第５トランジスタＮＭ３，ＮＭ６の駆動能力を第１，第２増幅部１００ａ, １００ｂの第３，第１トランジスタＮＭ３，ＮＭ４の駆動能力より小さくする。
また、参照レベル調整部１００ｃの第１，第３トランジスタＮＭ７，ＰＭ６及び第４トランジスタＰＭ７のサイズを適切に調節することで、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴレベルを入力レベルより△Ｖだけ大きくすることができる。
【００４６】
一方、図１２は電源電圧に載せられたノイズに従う参照レベル発生回路の出力を示すものであって、本実施形態の参照レベル発生回路を用いると、電源電圧のノイズにも拘わらず、安定した参照レベルを出力することが見られる。
【００４７】
【発明の効果】
以上で詳述したように、本発明の不揮発性強誘電体メモリ装置の参照レベル発生回路は次のような効果がある。
第一に、参照レベルの変化量をＮＭＯＳトランジスタのサイズの調整のみで簡単に調整することができる。
第二に、最終的にセンシングアンプに印加される参照電圧のレベルが変動のない安定したレベルを維持できるので、迅速な応答速度が得られる。
第三に、最終的な参照電圧のレベルを電源電圧のノイズに関係なく安定に維持することができ、参照ビットラインに載せられた参照電圧が一定であれば、電源電圧にノイズが載せられてもほぼ完璧に参照電圧が保護されるような特性を有する。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術に従う不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】従来技術によるセルへの書込みの動作のタイミング図。
【図３ｂ】従来技術によるセルへ記憶された情報を読み出す動作のタイミング図。
【図４】従来技術に従う不揮発性強誘電体メモリ装置の構成ブロック図。
【図５】図４の部分的詳細図
【図６】本実施形態の不揮発性強誘電体メモリ素子の単位セルの構成図。
【図７】簡略化した本実施形態の不揮発性強誘電体メモリ装置の回路的構成図。
【図８】本実施形態の不揮発性強誘電体メモリ装置の動作を説明するための回路的構成図。
【図９】本実施形態の不揮発性強誘電体メモリ装置の構成ブロック図。
【図１０】図９の部分的詳細図。
【図１１】本実施形態の実施例に従う不揮発性強誘電体メモリ装置の参照レベル発生回路の構成図。
【図１２】電源電圧に載せられたノイズに対する参照レベル発生回路の出力を比較した図面。
【符号の説明】
９１：メインセルアレイ部
９２：参照セルアレイ部
９３：スプリットワードラインドライバ部
９４：センシングアンプ部
１００：参照レベル発生回路部
１００ａ, １００ｂ：第１，第２増幅部
１００ｃ：参照レベル調整部
１００ｄ：参照レベル安定化部
１００ｅ：プルダウン回路部
１００ｆ：動作制御部
【発明の属する技術分野】
本発明は不揮発性強誘電体メモリ装置に関するもので、特に安定した参照電圧発生のための不揮発性強誘電体メモリ装置の参照レベル発生回路に関する。
【０００２】
【従来の技術】
一般的に不揮発性強誘電体メモリ、つまりＦＲＡＭ（Ferroelectric Random Access Memory)はＤＲＡＭ（Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目を浴びている。
ＦＲＡＭは、ＤＲＡＭとほぼ同一構造を有する記憶素子であって、キャパシタの材料として強誘電体を使用して強誘電体の特性である高い残留分極を用いたものである。このような残留分極の特性のため電界を除去してもデータが保存される。
【０００３】
図１は一般的な強誘電体のヒステリシスループを示す特性図である。
図１に示すように、電界により誘起された分極が電界を除去しても残留分極（又は自発分極）の存在によって消滅されず、一定量（ｄ,ａ状態）を維持していることが分かる。不揮発性強誘電体メモリセルは前記ｄ,ａ状態をそれぞれ１，０に対応させ記憶素子として応用したものである。
【０００４】
以下、従来技術による不揮発性強誘電体メモリ装置を添付の図面に基づいて説明する。
図２は従来の不揮発性強誘電体メモリの単位セルを示した。
図２に示すように、一方向に形成されるビットラインＢ／Ｌと、そのビットラインと交差する方向に形成されるワードラインＷ／Ｌと、ワードラインに一定の間隔をおいてワードラインと同一の方向に形成されるプレートラインＰ／Ｌと、ゲートがワードラインに連結され、ソースは前記ビットラインに連結されるトランジスタＴ１と、２端子中第１端子はトランジスタＴ１のドレインに連結され、第２端子はプレートラインＰ／Ｌに連結される強誘電体キャパシタＦＣ１とで構成されている。
【０００５】
このように構成された従来の不揮発性強誘電体メモリ装置のデータ入出力動作を以下に説明する。
図３ａは従来の不揮発性強誘電体メモリ素子の書込みモードの動作を示すタイミング図であり、図３ｂは読み出しモードの動作を示すタイミング図である。
まず、書込みモードの場合、外部から印加されるチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化され、同時に書込みイネーブル信号（ＷＥＢｐａｄ）が「ハイ」から「ロー」に遷移されると、書込みモードが始まる。
次いで、書込みモードでのアドレスデコードが始まると、ワードラインに印加されるパルスは「ロー」から「ハイ」に遷移され、セルが選択される。すなわち、そのワードラインに接続されたトランジスタＴ１が導通状態となる。
【０００６】
このように、ワードラインが「ハイ」状態を維持している間にプレートラインには順に所定幅の「ハイ」信号と所定幅の「ロー」信号が印加される。
そして、選択されたセルにロジック値「１」又は「０」を書くために、ビットラインに書込みイネーブル信号（ＷＥＢｐａｄ）に同期した「ハイ」又は「ロー」信号を印加する。すなわち、ビットラインに「ハイ」信号を印加し、ワードラインに印加される信号が「ハイ」状態である期間でプレートラインの信号が「ロー」に遷移されたとき、強誘電体キャパシタにはロジック値「１」が記録される。そして、ビットラインに「ロー」信号を印加すると、プレートラインに印加される信号が「ハイ」信号のとき、強誘電体キャパシタにはロジック値「０」が記録される。プレートラインの信号が「ロー」に遷移しても記録されたロジック値「０」は変わらない。
【０００７】
このような書込みモードの動作によりセルに格納されたデータを読み出すための動作は以下の通りである。
まず、外部からチップイネーブル信号（ＣＳＢｐａｄ）が「ハイ」から「ロー」に活性化されると、ワードラインが選択される以前に全てのビットラインは等化器信号によって「ロー」電圧に等電位化される。
【０００８】
そして、各ビットラインを不活性化させた後アドレスをデコードし、デコードされたアドレスによってワードラインの「ロー」信号が「ハイ」信号に遷移されセルが選択される。選択されたセルのプレートラインに「ハイ」信号を印加すると、強誘電体メモリに格納されたロジック値「１」に対応するデータを破壊させる。
もし、強誘電体メモリにロジック値「０」が格納されていれば、それに対応するデータは破壊されない。
【０００９】
このように、破壊されたデータと破壊されてないデータは前述したヒステリシスループの原理によって異なる値を出力し、センスアンプはロジック値「１」又は「０」をセンシングする。すなわち、データが破壊された場合は、図１のヒシテリシスループのｄからｆに変更される場合であり、データが破壊されてない場合は、ａからｆに変更される場合である。したがって、一定の時間が経過した後センスアンプがイネーブルすると、データが破壊された場合はロジック値「１」を出力し、データが破壊されてない場合はロジック値「０」を出力する。
【００１０】
このようにセンスアンプからデータを出力した後に、それぞれのセルは元のデータに戻らなければならないので、ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に不活性化させる。
【００１１】
図４は従来技術に従う不揮発性強誘電体メモリ装置の構成ブロック図である。
図４に示すように、メインセルアレイ部４１をほぼ矩形の形状の領域として配置し、その中の一部を参照セルアレイ部４２に割り当てる。その矩形の領域のメインセルアレイ部４１のいずれかの辺に沿って、メインセルアレイ部４１及び参照セルアレイ部４２に駆動信号を印加するワードライン駆動部４３を配置する。さらにメインセルアレイ部４１の他の辺、図面では下辺側にセンスアンプ部４４を構成させている。ここで、ワードライン駆動部４３はメインセルアレイ部４１のメインワードライン及び参照セルアレイ部４２の参照ワードラインに駆動信号を印加する回路である。センスアンプ４４は複数個のセンスアンプより構成され、ビットライン及びビットバーラインの信号を増幅する。
【００１２】
このような従来の不揮発性強誘電体メモリ装置の動作を図５に基づいて以下に説明する。
図５は図４の部分的詳細図である。図で分かるように、メインセルアレイはＤＲＡＭのように折り返し型ビットライン（folded bitline)構造を有する。そして、参照セルアレイ部４２もまた折り返し型のビットライン構造を有し、参照セルワードラインと参照セルプレートラインを対として構成されている。この際、２対の参照セルワードライン及び参照セルプレートラインをそれぞれＲＷＬ＿１，ＲＰＬ＿１及びＲＷＬ＿２，ＲＰＬ＿２とする。
【００１３】
メインセルワードラインＭＷＬ＿Ｎ−１及びメインセルプレートラインＭＰＬ＿Ｎ−１が活性化すると、参照セルワードラインＲＷＬ＿１と参照セルプレートラインＲＰＬ＿１も活性化する。したがって、ビットラインＢ／Ｌにはメインセルのデータが載せられ、ビットバーラインＢＢ／Ｌには参照セルのデータが載せられる。
【００１４】
また、メインセルワードラインＭＷＬ＿ＮとメインセルプレートラインＭＰＬ＿Ｎが活性化すると、参照セルワードラインＲＷＬ＿２と参照セルプレートラインＲＰＬ＿２も活性化される。したがって、ビットバーラインＢＢ／Ｌにはメインセルのデータが載せられ、ビットラインＢ／Ｌには参照セルデータが載せられる。ここで、参照セルによるビットラインレベルＲＥＦはメインセルによるビットラインレベルのＢ＿Ｈ（ハイ）とＢ＿Ｌ（ロー）との間にある。したがって、参照電圧ＲＥＦをビットラインレベルのＢ＿ＨとＢ＿Ｌとの間にするための参照セルの動作方法は二つある。
【００１５】
第一は、参照セルのキャパシタにロジック「１」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて小さくすればよい。
第二は、参照セルのキャパシタにロジック「０」を格納する方法で、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズに比べて大きくすればよい。
【００１６】
従来技術に従う不揮発性強誘電体メモリ装置は前記二つの方法を用いて、センスアンプ部４４にて必要とされる参照電圧を作り出す。
【００１７】
【発明が解決しようとする課題】
しかし、以上のような従来の不揮発性強誘電体メモリ装置は次のような問題点があった。
第一に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を形成するために、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより小さくする場合（第一の方法）、参照セルのキャパシタはメインセルのキャパシタに比べて過度なスイッチング、つまり、記憶破壊動作が行われるので、メインセルに比べて疲労現象が生し、参照電圧を不安定にさせる要因として作用する。
【００１８】
第二に、ビットラインレベルのＢ＿ＨとＢ＿Ｌとの間の参照電圧を形成するために、参照セルのキャパシタのサイズをメインセルのキャパシタのサイズより大きくする場合（第二の方法）、疲労現象は発生しないが、キャパシタのサイズを大きくしなければならないという問題が生じる。
【００１９】
本発明は上記した従来技術の課題を解決するために成されたものであって、安定した参照電圧を形成して、データセンシングに従う信頼性を向上させ得るような不揮発性強誘電体メモリ装置の参照レベル発生回路を提供することが目的である。
【００２０】
【課題を解決するための手段】
上記のような目的を達するための本発明の不揮発性強誘電体メモリ装置の参照レベル発生回路は参照ビットラインの信号とフィードバックされてきた信号をそれぞれ比較増幅した後に出力する第１増幅部および第２増幅部；第１増幅部および第２増幅部の出力信号を入力して、所望の参照レベルに調整して出力し、前記第１，第２増幅部にそれぞれフィードバックさせる参照レベル調整部；前記参照レベル調整部から出力される参照レベルを安定化させて出力する参照レベル安定化部；ビットラインプリチャージ時に前記参照レベル安定化部の出力を所定のレベルに落とすプルダウン回路部；前記第１，第２増幅部、参照レベル調整部、参照レベル安定化部およびプルダウン回路部の動作可否を制御する動作制御部；を含むことを特徴とする。
【００２１】
以下、本発明の不揮発性強誘電体メモリ装置の参照レベル発生回路の実施形態を添付図面に基づいて説明する。
まず、図６は本実施形態の不揮発性強誘電体メモリ素子の単位セルを示すものである。
図６に示すように、本実施形態の不揮発性強誘電体メモリ素子の単位セルは、行方向に並べて形成され、互いに一定の間隔を有する第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２の間に形成されている。これらの第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を横切る方向に第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２が形成されている。これらの第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２及び第１ビットラインＢ／Ｌ１と第２ビットラインＢ／Ｌ２とで形成された空間内にそれぞれ第１トランジスタＴ１と第１強誘電体キャパシタＦＣ１及び第２トランジスタＴ２と第２強誘電体キャパシタＦＣ２が配置されている。第１トランジスタＴ１はゲートが第１スプリットワードラインＳＷＬ１に連結され、ドレインが第１ビットラインＢ／Ｌ１に連結されている。第２トランジスタＴ２は、ゲートが第２スプリットワードラインＳＷＬ２に連結され、ドレインが第２ビットラインＢ２に連結されている。また第１強誘電体キャパシタＦＣ１は、第１トランジスタＴ１のソースと第２スプリットワードラインＳＷＬ２との間に連結され、第２強誘電体キャパシタＦＣ２が、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に連結されている。
【００２２】
このような単位セルを複数個形成してセルアレイ部を構成するが、データの格納単位から見れば、一対のスプリットワードラインと一つのビットラインとに連結される一つのトランジスタＴ１及び一つの強誘電体キャパシタＦＣ１が単位セルとなるが、構造的に見れば一対のスプリットワードラインと二つのビットラインとに連結される二つのトランジスタ及び二つの強誘電体キャパシタが単位セルとなる。これにより、本実施形態では構造的側面における２Ｔ／２Ｃ構造を単位セルとして定義する。
【００２３】
以下、本実施形態の不揮発性強誘電体メモリ装置の動作原理をより詳細に説明する。
図７は本実施形態の不揮発性強誘電体メモリ装置の回路的構成を簡略化したものである。
図７に示すように、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を一対とする複数のスプリットワードライン対が行方向に形成され、そのスプリットワードライン対を横切る方向に複数のビットラインＢ／Ｌｎ，Ｂ／Ｌｎ＋１が形成され、それぞれのビットラインとビットラインとの間には両側のビットラインを介して伝達されたデータをセンシングして、データラインＤＬ又はデータバーライン／ＤＬへ伝達するセンシングアンプＳＡが形成されている。さらに、センシングアンプＳＡをイネーブルさせるためのイネーブル信号ＳＥＮを出力するセンシングアンプイネーブル部が配置され、ビットラインとデータラインの接続を切り換える選択スイッチングＣＳが設けられている。
【００２４】
このような本実施形態の不揮発性強誘電体メモリ装置の動作を図８に示すタイミング図を参照して説明する。
図８のＴ０区間は第１、第２スプリットワードラインＳＷＬ１，ＳＷＬ２が「ハイ」に活性化される以前の区間であって、全てのビットラインをＮＭＯＳトランジスタのしきい電圧レベルにプリチャージさせる。Ｔ１区間は第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２双方が「ハイ」となる区間であって、メインセルの強誘電体キャパシタのデータがメインビットラインへ伝達され、ビットラインのレベルが変化する。この際、ロジック「ハイ」に格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに互いに反対極性の電界が加えられているので、強誘電体の極性が破壊されつつ多量の電流が流れ、ビットラインに高い電圧が誘起される。
【００２５】
反面、ロジック「ロー」が格納されていた強誘電体キャパシタはビットラインとスプリットワードラインとに同一極性の電界が加えられるので、強誘電体の極性が破壊されず、少量の電流が流れるので、ビットラインに多少低い電圧を誘起する。ビットラインにセルデータが十分に載せられると、センシングアンプを活性化させるために、センシングアンプイネーブル信号ＳＥＮを「ハイ」に遷移させ、ビットラインのレベルを増幅する。
【００２６】
一方、破壊されたセルのロジック「ハイ」データは第１、第２スプリットワードラインＳＷＬ１、ＳＷＬ２が「ハイ」の状態では復元できないので、次のＴ２，Ｔ３区間で再格納させるようにする。Ｔ２区間は、第１スプリットワードラインＳＷＬ１は「ロー」に遷移し、第２スプリットワードラインＳＷＬ２は「ハイ」を維持し続けるので、第２トランジスタＴ２はオンの状態となる。この際、ビットラインが「ハイ」の状態であれば、「ハイ」データが第２強誘電体キャパシタＦＣ２の一方の電極へ伝達され、ロジック「１」の状態に戻す。
【００２７】
Ｔ３区間は前記第１スプリットワードラインＳＷＬ１が再び「ハイ」に遷移し、第２スプリットワードラインＳＷＬ２は「ロー」に遷移する区間であって、第１トランジスタＴ１はオンの状態となる。このとき、ビットラインが「ハイ」の状態であれば、「ハイ」データが第１強誘電体キャパシタＦＣ１の一方の電極へ伝達され、ロジック「１」の状態に戻す。
【００２８】
このような本実施形態の不揮発性強誘電体メモリ装置において、センスアンプに参照電圧を供給するための参照レベル発生回路を以下に説明する。
図９は本実施形態の参照レベル発生回路を説明するための不揮発性強誘電体メモリ装置の構成ブロック図である。メインセルアレイ部９１を形成する領域は図示のように矩形の形状とされている。
図９に示すように、このメインセルアレイ部９１のいずれか一辺の付近、図では左側に参照セルアレイ部９２を割当てている。メインセルアレイ部９１に駆動信号を印加するスプリットワードラインドライバ部９３がその参照セルアレイ部を割り当てた側に沿って配置され、メインセルアレイ部９１の下部（または上部）には複数のセンシングアンプ及び各センシングアンプに参照電圧を出力する参照電圧発生部を含むセンシングアンプ部９４が配置されている。さらに、各ビットラインのうち隣接したビットラインを等電位化させ、プリチャージさせる等電位化及びプリチャージ回路部（図示せず）が設けられている。
【００２９】
一方、図１０は図９の部分的詳細図であって、カラム方向に参照ビットラインＲＢ／Ｌとこれに平行に複数のメインビットラインＭＢ／Ｌ１，ＭＢ／Ｌ２,...が形成され、第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が対となって参照ビットラインＲＢ／Ｌ及びメインビットラインＭＢ／Ｌ１，ＭＢ／Ｌ２,...を横切る方向に形成されている。これらの第１スプリットワードラインと第２スプリットワードライン、及び、二つの隣接したビットラインの間の領域毎にトランジスタ及び強誘電体キャパシタからなるセルが形成されている。この図の例の場合、センシングアンプ部９４にビットラインを等電位化及びプリチャージさせる等電位化及びプリチャージ回路部９９が形成されている。さらに、センシングアンプ部９４には、メインビットライン毎に連結され、ビットラインに載せられるデータをセンシングするセンシングアンプＳ／Ａが形成され、かつ参照ビットラインに載せられる参照電圧のレベルをより安定化させ、各センシングアンプの参照電圧として出力する参照レベル発生回路部１００が形成されている。
【００３０】
このような不揮発性強誘電体メモリ装置において、一対のスプリットワードラインが活性化すると、メインセル及び参照セルが同時に活性化する。したがって、メインセルのデータはメインビットラインに伝達されてセンシングアンプに伝達され、参照セルのデータは参照ビットラインＲＢ／Ｌへ伝達される。
しかし、参照セルのデータは、参照ビットラインＲＢ／Ｌを介してすぐセンシングアンプに入ることはない。すなわち、参照ビットラインＲＢ／Ｌに載せられる参照セルデータは参照レベル発生回路部１００に入力され、増幅の過程を経た後、その出力がセンシングアンプへ伝達される。
【００３１】
本実施形態における、参照ビットラインＲＢ／Ｌに載せられるデータはメインビットラインのロジック「０」の状態と同じである。すなわち、メインセルと参照セルのサイズを同じくして、参照セルにはロジック「０」を格納するようになっている。したがって、参照レベル発生回路部１００は、参照ビットラインＲＢ／Ｌの電圧を感知して、△Ｖだけ追加したレベルとして出力するようになっている。この参照レベル発生回路部１００の出力はメインセルによるメインビットラインの「ハイ」と「ロー」レベルの間になるようにする。したがって、参照セルは、ロジック「０」が格納されてそれを読み出されるだけであるので、その強誘電体キャパシタには破壊動作は加えられない。したがって、強誘電体キャパシタに疲労現象が生じることがない。また本実施形態においては、参照セルはメインセルと同一のスプリットワードラインの信号を受けるため、参照セルへのワードラインを別途設けた場合と異なり、参照電圧のレベルを安定化させることができる。
【００３２】
以下、本実施形態の不揮発性強誘電体メモリ装置による参照レベル発生回路部をより詳細に説明する。
図１１は本発明の実施形態に従う不揮発性強誘電体メモリ装置の参照レベル発生回路の構成図である。
図１１に示すように、本実施形態に従う不揮発性強誘電体メモリ装置の参照レベル活性回路は、第１増幅部１００ａ, 第２増幅部１００ｂ, 参照レベル調整部１００ｃ, 参照レベル安定化部１００ｄ, プルダウン回路部１００ｅ及びそれぞれのブロックを制御する動作制御部１００ｆで構成される。動作制御部１００ｆはＰＭＯＳトランジスタで構成され、外部から印加する第１コントロール信号ＬＳ＿ＥＮによって電源電圧を選択的にスイッチングする。
【００３３】
第１増幅部１００ａはカレントミラー型差動増幅器で構成される。その構成を以下に説明する。
ソースが動作制御部１００ｆの出力端に連結され、ゲートとドレインが共通接続される第１トランジスタＰＭ２と、動作制御部１００ｆの出力端に対して第１トランジスタＰＭ２と並列連結される第２トランジスタＰＭ３と、ゲートが参照ビットラインに連結され、ドレインが第１トランジスタＰＭ２のドレインと連結される第３トランジスタＮＭ１と、第３トランジスタＮＭ１のソースと接地端との間に構成され、第１トランジスタＰＭ２のドレイン電圧により制御される第４トランジスタＮＭ２と、参照レベル調整部１００ｃからフィードバックされて入る信号により制御され、第２トランジスタＰＭ３と第４トランジスタＮＭ２との間に形成される第５トランジスタＮＭ３とで構成される。ここで、第１，第２トランジスタＰＭ２，ＰＭ３はＰＭＯＳトランジスタで構成され、第３，第４トランジスタＮＭ１，ＮＭ２及び第５トランジスタＮＭ３はＮＭＯＳトランジスタで構成される。
【００３４】
次いで、参照レベル調整部１００ｃは動作制御部１００ｆの出力端と第１増幅部１００ａを構成する第５トランジスタＮＭ３のゲートとの間に配置され、第１増幅部１００ａの出力信号により制御される第１トランジスタＮＭ７と、第２増幅部１００ｂの出力信号により制御され、第１トランジスタＮＭ７の出力を調節する第２トランジスタＮＭ８と、外部から印加されるコントロール信号により動作制御部１００ｆの出力をスイッチングする第３トランジスタＰＭ６と、第２増幅部１００ｂの出力信号により制御され、第３トランジスタＰＭ６の出力端と第１増幅部１００ａの第５トランジスタＮＭ３のゲートとの間に形成される第４トランジスタＰＭ７とで構成される。ここで、第１，第２トランジスタＮＭ７，ＮＭ８はＮＭＯＳトランジスタで構成され、第３，第４トランジスタＰＭ６，ＰＭ７はＰＭＯＳトランジスタで構成される。第２トランジスタＮＭ８は第４トランジスタＰＭ７と同様に第２増幅部１００ｂの出力信号により制御される。
【００３５】
参照レベル安定化部１００ｄは第２増幅部１００ｂの出力信号により制御され、参照レベル調整部１００ｃの出力端に直列に連結された第１，第２トランジスタＮＭ９，ＮＭ１０と、外部から印加される第２コントロール信号ＬＳＣにより制御され、ドレインが参照レベル調整部１００ｃの出力端に連結され、ソースは第２トランジスタＮＭ１０の出力端に連結される第３トランジスタＮＭ１１とで構成される。ここで、第１，第２トランジスタＮＭ９，ＮＭ１０及び第３トランジスタＮＭ１１はＮＭＯＳトランジスタで構成される。また、第１，第２トランジスタＮＭ９、ＮＭ１０とは第２増幅部１００ｂのそれぞれ異なる出力で制御される。
【００３６】
プルダウン回路部１００ｅは外部から印加される第１コントロール信号ＬＳ＿ＥＮにより制御され、参照レベル安定化部１００ｄの出力端と連結される第１トランジスタＮＭ１２と、第１トランジスタのソースと接地端との間に形成され、ゲートとドレインが共通に接続される第２トランジスタＮＭ１３とで構成される。ここで、第１，第２トランジスタＮＭ１２，ＮＭ１３はＮＭＯＳトランジスタで構成される。
【００３７】
第２増幅部１００ｂは、ゲートが参照ビットラインに連結され、ドレインが参照レベル安定化部１００ｄの第１トランジスタＮＭ９のゲートに連結される第１トランジスタＮＭ４と、動作制御部１００ｆの出力端と第１トランジスタＮＭ４のドレインとの間に構成される第２トランジスタＰＭ４と、動作制御部１００ｆの出力端に対して第２トランジスタＰＭ４と並列連結される第３トランジスタＰＭ５と、第１トランジスタＮＭ４のソースと接地端Ｖssとの間に形成され、ゲートが第３トランジスタＰＭ５のゲートと接続される第４トランジスタＮＭ５と、第３トランジスタＰＭ５のドレインと第４トランジスタＮＭ５のドレインとの間に形成され、ゲートが参照レベル調整部１００ｃの出力端と連結される第５トランジスタＮＭ６とで構成される。
ここで、第２，第３トランジスタＰＭ４，ＰＭ５はＰＭＯＳトランジスタで構成され、第１，第４トランジスタＮＭ４，ＮＭ５及び第５トランジスタＮＭ６はＮＭＯＳトランジスタで構成される。
【００３８】
以下、上記のように構成された本実施形態の不揮発性強誘電体メモリ装置の参照レベル発生回路の動作を説明する。
図面に示すように、本実施形態による参照レベル発生回路は参照ビットラインの信号を参照入力ＲＥＦ＿ＩＮに受ける。そして、参照レベル発生回路のコントロール信号としては第１コントロール信号と第２コントロール信号があるが、第１コントロール信号をＬＳ＿ＥＮに、第２コントロール信号はＬＳＣとする。
参照レベル発生回路の出力ＲＥＦ＿ＯＵＴはセンシングアンプ部（図示せず）を構成している複数のセンシングアンプの参照入力として使用される。
【００３９】
本実施形態の参照レベル発生回路の動作をより詳細に説明する。
第１コントロール信号のＬＳ＿ＥＮ信号は参照レベル発生回路を動作させたり不動作とさせる。すなわち、ＬＳ＿ＥＮ信号が「ハイ」であれば、動作制御部１００ｆを構成しているＰＭＯＳトランジスタがオフとなり、電源電圧Ｖccから接地端への電流の流れが遮断される。また、ＬＳ＿ＥＮ信号が「ハイ」であるので、参照レベル調整部１００ｃの第３トランジスタＰＭ６はオフの状態となり、プルダウン回路部１００ｅの第１トランジスタＮＭ１２はオンの状態となる。したがって、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴは第２トランジスタＮＭ１３を介して接地端Ｖssに放出される。
【００４０】
一方、第１コントロール信号のＬＳ＿ＥＮが「ロー」であれば、動作制御部１００ｆのＰＭＯＳトランジスタがオンとなり、電源電圧Ｖccが参照レベル発生回路に供給される。そして、参照レベル調整部１００ｃの第３トランジスタＰＭ６はオンの状態となり、プルダウン回路部１００ｅの第１トランジスタＮＭ１２はオフの状態となる。したがって、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴがプルダウン回路部１００ｅの第２トランジスタＮＭ１３を介して接地端に放出されることを防ぐ。
【００４１】
参照ビットラインＲＢ／Ｌの参照電圧が第１増幅部１００ａの第３トランジスタＮＭ１のゲートと第２増幅部１００ｂの第１トランジスタＮＭ４のゲートへ伝達されると、それぞれの増幅部は増幅作用を行う。この際、第１増幅部１００ａ及び第２増幅部１００ｂのそれ以外の入力は参照レベル調整部１００ｃからフィードバックされる信号である。そのフィードバック信号は第１増幅部１００ａの第５トランジスタＮＭ３のゲートと第２増幅部１００ｂの第５トランジスタＮＭ６のゲートとへ伝達される。
【００４２】
第１増幅部１００ａの出力と第２増幅部１００ｂの出力は参照レベル調整部１００ｃの入力へ伝達される。これらの入力に応じて、参照レベル調整部１００ｃの第１，第２トランジスタＮＭ７，ＮＭ８と第３，第４トランジスタＰＭ６，ＰＭ７によって所望の参照レベルに調整される。この際、第１増幅部１００ａと第２増幅部１００ｂは参照レベル調整部１００ｃからフィードバックされる信号と参照ビットラインに載せられた信号とを比較増幅するが、比較増幅動作は参照レベル調整部１００ｃの出力が所望の値になるまで繰り返して行う。
【００４３】
この反復的な比較、増幅動作によって所望の参照レベルになったら、参照レベル調整部１００ｃの出力は参照レベル安定化部１００ｄに入力される。ここで、参照レベル安定化部１００ｄを構成している第１，第２トランジスタＮＭ９，ＮＭ１０及び第３トランジスタＮＭ１１のうち、第１，第２トランジスタＮＭ９，ＮＭ１０は参照レベルが不必要に変動するのを防ぐのに優れた効果がある。
すなわち、参照レベル安定化部１００ｄの第１，第２トランジスタＮＭ９，ＮＭ１０のゲートには第２増幅部１００ｂの反対側の出力信号が印加される。したがって、第１，第２トランジスタＮＭ９，ＮＭ１０のゲートには互いに反対の位相を有する信号が入力されるので、第１トランジスタＮＭ９の入力端に現れる過度応答が第２トランジスタＮＭ１０の出力端へ伝達される時、互いに相殺され、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴが急変することを防いでいる。
【００４４】
しかし、参照レベル安定化部１００ｄの第１，第２トランジスタＮＭ９，ＮＭ１０のゲートに入力される電圧が低すぎると、参照レベル調整部１００ｃの出力が十分に参照レベル発生回路の最終出力端ＲＥＦ＿ＯＵＴへ伝達されないこともあるため、第３トランジスタＮＭ１１を過度応答が終わる時点でオンの状態とさせ、安定した信号が損なわれずに出力されるようにする。
以下、参照レベル発生回路の入力ＲＥＦ＿ＩＮと参照レベル発生回路の出力ＲＥＦ＿ＯＵＴとが△Ｖだけの差を有するようにするためには、下記のような方法を用いる。
【００４５】
基本的に、第１増幅部１００ａの第３トランジスタＮＭ１と第２増幅部１００ｂの第１トランジスタＮＭ４のサイズを同一に構成し、第１増幅部１００ａの第５トランジスタＮＭ３と第２増幅部１００ｂの第５トランジスタＮＭ６のサイズもを同一構成とする。そして、第１，第２増幅部１００ａ, １００ｂの第５トランジスタＮＭ３，ＮＭ６の駆動能力を第１，第２増幅部１００ａ, １００ｂの第３，第１トランジスタＮＭ３，ＮＭ４の駆動能力より小さくする。
また、参照レベル調整部１００ｃの第１，第３トランジスタＮＭ７，ＰＭ６及び第４トランジスタＰＭ７のサイズを適切に調節することで、参照レベル発生回路の出力ＲＥＦ＿ＯＵＴレベルを入力レベルより△Ｖだけ大きくすることができる。
【００４６】
一方、図１２は電源電圧に載せられたノイズに従う参照レベル発生回路の出力を示すものであって、本実施形態の参照レベル発生回路を用いると、電源電圧のノイズにも拘わらず、安定した参照レベルを出力することが見られる。
【００４７】
【発明の効果】
以上で詳述したように、本発明の不揮発性強誘電体メモリ装置の参照レベル発生回路は次のような効果がある。
第一に、参照レベルの変化量をＮＭＯＳトランジスタのサイズの調整のみで簡単に調整することができる。
第二に、最終的にセンシングアンプに印加される参照電圧のレベルが変動のない安定したレベルを維持できるので、迅速な応答速度が得られる。
第三に、最終的な参照電圧のレベルを電源電圧のノイズに関係なく安定に維持することができ、参照ビットラインに載せられた参照電圧が一定であれば、電源電圧にノイズが載せられてもほぼ完璧に参照電圧が保護されるような特性を有する。
【図面の簡単な説明】
【図１】一般的な強誘電体のヒステリシスループを示す特性図。
【図２】従来技術に従う不揮発性強誘電体メモリの単位セルの構成図。
【図３ａ】従来技術によるセルへの書込みの動作のタイミング図。
【図３ｂ】従来技術によるセルへ記憶された情報を読み出す動作のタイミング図。
【図４】従来技術に従う不揮発性強誘電体メモリ装置の構成ブロック図。
【図５】図４の部分的詳細図
【図６】本実施形態の不揮発性強誘電体メモリ素子の単位セルの構成図。
【図７】簡略化した本実施形態の不揮発性強誘電体メモリ装置の回路的構成図。
【図８】本実施形態の不揮発性強誘電体メモリ装置の動作を説明するための回路的構成図。
【図９】本実施形態の不揮発性強誘電体メモリ装置の構成ブロック図。
【図１０】図９の部分的詳細図。
【図１１】本実施形態の実施例に従う不揮発性強誘電体メモリ装置の参照レベル発生回路の構成図。
【図１２】電源電圧に載せられたノイズに対する参照レベル発生回路の出力を比較した図面。
【符号の説明】
９１：メインセルアレイ部
９２：参照セルアレイ部
９３：スプリットワードラインドライバ部
９４：センシングアンプ部
１００：参照レベル発生回路部
１００ａ, １００ｂ：第１，第２増幅部
１００ｃ：参照レベル調整部
１００ｄ：参照レベル安定化部
１００ｅ：プルダウン回路部
１００ｆ：動作制御部
Claims (13)
- 不揮発性強誘電体メモリ装置のメインセルから読み出したデータを参照ビットラインから読み出した信号レベルと比較させるためにその信号レベルを参照レベル調整部で増加させる参照レベル発生回路において、
参照ビットラインの信号と参照レベル調整部からフィードバックされる信号をそれぞれ比較増幅した後出力する第１増幅部および第２増幅部；
第１増幅部および第２増幅部の出力信号を入力して、所望の参照レベルに調整して出力し、前記第１，第２増幅部にそれぞれフィードバックさせる参照レベル調整部；
前記参照レベル調整部から出力される参照レベルを安定化させて出力する参照レベル安定化部；
ビットラインプリチャージ時に前記参照レベル安定化部の出力を所定のレベルに落とすプルダウン回路部；
前記第１，第２増幅部、参照レベル調整部、参照レベル安定化部およびプルダウン回路部の動作可否を制御する動作制御部；
を含むことを特徴とする不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 前記動作制御部は外部の第１コントロール信号によって電源電圧をスイッチングするトランジスタで構成されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。
- 前記プルダウン回路部は
前記参照レベル安定化部の出力端に連結されることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。 - 前記第１，第２増幅部は
前記参照レベル調整部の出力が所望のレベルとなるまで反復的に前記参照電圧調整部からフィードバックされる信号と参照ビットラインにかかる信号とを比較増幅して出力することを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 第１，第２増幅部は
前記参照ビットラインにかかる信号と参照レベル安定化部からフィードバックされる信号とを入力して比較増幅するカレントミラー型の差動増幅器を備えることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照電圧発生回路。 - 第１増幅部はソースが動作制御部の出力端に連結され、ゲートとドレインが共通接続された第１トランジスタと、
前記動作制御部の出力端に対して前記第１トランジスタと並列に連結され、ゲートが第１トランジスタのゲートと接続される第２トランジスタと、
ゲートが参照ビットラインと連結され、ドレインが第１トランジスタのドレインと連結される第３トランジスタと、
前記第３トランジスタのソースと接地端との間に連結され、前記第１トランジスタのドレイン電圧により制御される第４トランジスタと、
第２トランジスタのドレインと第４トランジスタのドレインとの間に構成され、ゲートが前記参照レベル調整部の出力端と連結される第５トランジスタと
を含み、第１、第２トランジスタがＰＭＯＳで、第３〜第５トランジスタがＮＭＯＳであることを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 参照レベル調整部は
前記動作制御部の出力端と前記第１増幅部の第５トランジスタのゲートとの間に配置され、前記第１増幅部の出力信号により制御される第１トランジスタと、前記第２増幅部の出力信号により制御され、前記第１トランジスタの出力を調節する第２トランジスタと、
外部から印加される第２コントロール信号により前記動作制御部の出力をスイッチングする第３トランジスタと、
前記第２増幅部の出力信号により制御され、前記第３トランジスタの出力端と前記第１増幅部の第５トランジスタのゲートとの間に形成される第４トランジスタと
を含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 前記参照レベル安定化部は
前記第２増幅部の出力信号によりそれぞれ逆の位相で制御され、前記参照レベル調整部の出力端に直列に連結された第１，第２トランジスタと、
前記第２制御信号により制御され、直列に接続された前記第１、第２トランジスタに並列に連結された第３トランジスタと
を含むことを特徴とする請求項１記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 前記プルダウン回路部は
前記第１コントロール信号により制御され、前記参照レベル安定化部の出力端に連結される第１トランジスタと、
前記第１トランジスタと接地端との間に形成され、ゲートとドレインが共通に接続された第２トランジスタと
を含むことを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 前記プルダウン回路部は
前記参照レベル安定化部の出力をＮＭＯＳトランジスタのしきい電圧レベルに落とすことを特徴とする請求項２記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 前記第２増幅部は
ゲートが参照ビットラインに連結され、ドレインは前記参照レベル安定化部の第２トランジスタのゲートに連結される第１トランジスタと、
前記動作制御部の出力端と前記第１トランジスタのドレインとの間に構成される第２トランジスタと、
前記動作制御部の出力端に対して前記第２トランジスタと並列連結される第３トランジスタと、
前記第１トランジスタのソースと接地端との間に形成され、ゲートが前記第３トランジスタのゲートと接続する第４トランジスタと、
前記第３トランジスタのドレインと第４トランジスタのドレインとの間に接続され、ゲートが前記参照レベル調整部の出力端と連結される第５トランジスタとを含み、第２，第３トランジスタがＰＭＯＳで、第１，第４，第５トランジスタがＮＭＯＳであることを特徴とする請求項１載の不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 第１制御信号によって電源電圧をスイッチングする第１ＰＭＯＳトランジスタで構成される動作制御部と；
ソースが前記第１ＰＭＯＳトランジスタの出力端に連結され、ゲートとドレインが共通接続される第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタの出力端に対して前記第２ＰＭＯＳトランジスタと並列連結される第３ＰＭＯＳトランジスタと、ゲートが参照ビットラインに連結され、ドレインは前記第２ＰＭＯＳトランジスタに連結される第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳトランジスタのソースと接地端との間に形成され、前記第２ＰＭＯＳトランジスタのドレイン電圧により制御される第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタとの間に連結される第３ＮＭＯＳトランジスタとで構成され、前記参照ビットラインの信号と第３ＮＭＯＳのゲートに入力されるフィードバック信号とを比較増幅する第１増幅部；
ソースが前記動作制御部の出力端に連結される第４ＰＭＯＳトランジスタと、前記動作制御部の出力端に対して前記第４ＰＭＯＳトランジスタと並列連結される第５ＰＭＯＳトランジスタと、ゲートが前記参照ビットラインに連結され、ドレインは前記第４ＰＭＯＳトランジスタのドレインに連結される第４ＮＭＯＳトランジスタと、前記第４ＮＭＯＳトランジスタのソースと接地端との間に連結される第５ＮＭＯＳトランジスタと、前記第５ＰＭＯＳトランジスタと前記第５ＮＭＯＳトランジスタのドレインの間に形成される第６ＮＭＯＳトランジスタとで構成され、前記参照ビットラインの信号と第６ＮＭＯＳトランジスタのゲートへ入力されるフィードバック信号とを比較増幅する第２増幅部；
前記動作制御部の出力端と前記第３ＮＭＯＳトランジスタのゲートとの間に連結され、前記第３ＰＭＯＳトランジスタのドレイン電圧により制御される第７ＮＭＯＳトランジスタと、前記第３ＮＭＯＳトランジスタのドレインと前記第７ＮＭＯＳトランジスタのソースとの間に形成され、前記第４ＮＭＯＳトランジスタのソース電圧により制御される第８ＮＭＯＳトランジスタと、前記第１制御信号により制御され、ソースが前記動作制御部の出力端に連結された第６ＰＭＯＳトランジスタと、前記第６ＰＭＯＳトランジスタと前記第３ＮＭＯＳトランジスタのゲートの間に形成され、前記第４ＮＭＯＳトランジスタのソース電圧により制御される第７ＰＭＯＳトランジスタとで構成され、前記第１，第２増幅部の出力信号を受けて所望の参照レベルに調整する参照レベル調整部；
前記第４ＮＭＯＳトランジスタのドレイン電圧により制御され、ドレインへ前記参照レベル調整部の出力信号が連結される第９ＮＭＯＳトランジスタと、前記第９ＮＭＯＳと直列連結され、前記第６ＮＭＯＳトランジスタのドレイン電圧により制御される第１０ＮＭＯＳトランジスタと、ドレインが前記参照レベル調整部の出力端に連結され、ソースは前記第１０ＮＭＯＳトランジスタのソースに連結され、外部から印加される第２コントロール信号により制御される第１１ＮＭＯＳトランジスタとで構成され、前記参照レベル調整部から出力される参照レベルを安定化させる参照レベル安定化部；
前記第１０ＮＭＯＳトランジスタのソースに連結され、前記第１コントロール信号により制御される第１２ＮＭＯＳトランジスタと、前記第１２ＮＭＯＳトランジスタのソースと接地端との間に形成され、ゲートとドレインが共通接続される第１３ＮＭＯＳトランジスタとで構成され、ビットラインプリチャージ時前記参照レベル安定化部から出力される参照レベルをＮＭＯＳトランジスタのしきい電圧レベルに落とすプルダウン回路部を含むことをことを特徴とする不揮発性強誘電体メモリ装置の参照レベル発生回路。 - 前記第１，第２制御信号は外部から印加されることを特徴とする請求項１２記載の不揮発性強誘電体メモリ装置の参照レベル発生回路。
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