JP4364799B2 - ナノ結晶を形成する方法 - Google Patents

ナノ結晶を形成する方法 Download PDF

Info

Publication number
JP4364799B2
JP4364799B2 JP2004532572A JP2004532572A JP4364799B2 JP 4364799 B2 JP4364799 B2 JP 4364799B2 JP 2004532572 A JP2004532572 A JP 2004532572A JP 2004532572 A JP2004532572 A JP 2004532572A JP 4364799 B2 JP4364799 B2 JP 4364799B2
Authority
JP
Japan
Prior art keywords
vapor deposition
chemical vapor
deposition chamber
nanocrystals
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2004532572A
Other languages
English (en)
Other versions
JP2005537660A (ja
JP2005537660A5 (ja
Inventor
エイ. ラオ、ラジェッシュ
ムラリダー、ラマチャンドラン
ピー. マーチャント、タッシャー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of JP2005537660A publication Critical patent/JP2005537660A/ja
Publication of JP2005537660A5 publication Critical patent/JP2005537660A5/ja
Application granted granted Critical
Publication of JP4364799B2 publication Critical patent/JP4364799B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02Pretreatment of the material to be coated
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/24Deposition of silicon only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • H01L29/42332Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Inorganic Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Chemical Vapour Deposition (AREA)

Description

本発明は一般に半導体の分野に関し、より詳細には記憶装置に関する。
電気的消去可能PROM(EEPROM)構造は、不揮発性データの記憶用の集積回路に一般に使用されている。EEPROMデバイス構造は、蓄電のため半導体基板上に形成されたトンネル誘電体上に形成された、ポリシリコンフローティングゲートを一般に備えている。デバイスの大きさと電源電圧が減小するにつれて、データ保持の失敗を防止するために、トンネル誘電体の厚さはそれに応じて減小させることはできない。フローティングゲートの代替物として孤立シリコンナノ結晶を使用したEEPROM装置は、トンネル誘電体の孤立欠陥に関して同じ脆弱性を有さず、従ってデータ保持に妥協することなくトンネル誘電体および動作電圧のスケーリングが可能である。
EEPROMデバイスの閾電圧変化により測定されるような、重要な記憶効果を備えるためには、約1E12ナノ結晶/cmという高密度のシリコンナノ結晶を有することが必要である。ナノ結晶のそのような密度を達成する1つの方法は、ジシラン(Si)を用いて超高真空化学気相成長(UHVCVD)を使用してナノ結晶を製作することである。しかしながらプロセス時間の長さが1つのウエハ当たり10分を超えて長くなるため、望ましくないサイクル時間や製造コストの増大をきたすこととなる。トンネル誘電体上にナノ結晶を形成する他の方法によると、要求されているよりも著しく低い(例えば5E11ナノ結晶/cm)密度しか達成されていない。従って、製造のためのサイクル時間やコストを増大させずに所望の密度でナノ結晶を形成することが必要とされている。
(図面の簡単な説明)
本発明を、限定ではなく例示として添付図面に示す。図中、同様な参照符号は同様の要素を示す。
当業者には、図中の要素が簡潔性と明瞭性を期すよう描かれており、必ずしも正しい縮尺ではないことが理解されるだろう。例えば、本発明の実施形態についての理解をより促すために、図中のいくつかの要素の寸法は、他の要素と比べて誇張されることがある。
(図面の詳細な説明)
1実施形態においてデータ記憶装置として使用されるトランジスタの誘電体層上にナノ結晶を始めとするナノクラスターを形成するために、二相プロセスが使用される。第1相つまり核化相は第1の前駆物質を使用するが、この第1の前駆物質は、第2相つまり成長相で使用される第2の前駆物質よりも、下にある誘電体層(例えばトンネル誘電体)に対して高い付着係数を有する。さらに、第2の前駆物質は、下にある誘電体層に対してよりも、ナノ結晶を形成するために使用される材料に対してより大きな付着係数を有する。好ましい実施形態では、第1の前駆物質はジシラン(ガス)である。また、第2の前駆物質はシラン(ガス)である。さらに、好ましい実施形態では、第1相と第2相とで同じ処理条件(温度、圧力および同時フローガス)が使用される。二相プロセスの間に形成されるナノ結晶は、1実施形態では、図1に示される記憶装置の一部である。
図1は半導体基板12、ソース延長部13、深いソース領域14、ドレイン延長部15、深いドレイン領域16、トンネル誘電体18、ナノ結晶20、コントロール誘電体22、コントロール電極24およびスペーサー26を備えた記憶装置10を示す。ナノ結晶20の構成を除く記憶装置10のすべての部分の構成は従来のプロセスを使用して形成する
ことができるため、記憶装置10のそれらの部分の構成は簡潔に説明する。半導体基板はケイ素、ケイ素ゲルマニウム、ガリウム砒素、ケイ素・オン・インシュレータ(SOI)、およびそれらの同等物、あるいはそれらの組み合わせであり得る。二酸化ケイ素を始めとする誘電体層が、熱成長、化学気相成長(CVD)、およびそれらの同等物、あるいはそれらの組み合わせにより半導体基板上に形成され、トンネル誘電体18として使用される。図2に関連してより詳細に説明するように、誘電体層上にナノ結晶が形成され、1実施形態ではナノ結晶は記憶装置10のフローティングゲートである。任意選択で、窒素を含有する不活性化層(図示しない)をナノ結晶20の上に形成してもよい。ナノ結晶20の上に、二酸化ケイ素、酸化ハフニウム、酸化アルミニウムおよびそれらの同等物、およびそれらの組み合わせなどのコントロール誘電体22が堆積される。コントロール誘電体22を形成した後に、ポリシリコンを始めとする導電材料がコントロール電極24を形成するため堆積される。ソース延長部13、深いソース領域14、ドレイン延長部15およびドレイン領域16が形成される場所の半導体基板12の領域の材料部分を除去するために、コントロール電極24、コントロール誘電体22、ナノ結晶20およびトンネル誘電体18がエッチングされる。
層をエッチングした後、ソース延長部13とドレイン延長部15が浅いイオン注入により形成される。延長部13,15を形成した後、窒化ケイ素のを始めとする誘電体層が半導体基板上に堆積され、コントロール電極24、コントロール誘電体22、ナノ結晶20およびトンネル誘電体18に隣接してスペーサー26を形成するために異方性にエッチングされる。スペーサー26およびコントロール電極24をマスクとして使用して深いイオン注入の間に深いソース領域14および深いドレイン領域16が形成される。生じた記憶装置10はロジックトランジスタを備えるか(埋込式NVM装置)または備えない(スタンドアロン式NVM装置)、半導体基板上に形成される不揮発性メモリ(NVM)装置として特に有用である。更に記憶装置10はデータ記憶装置である。
ナノ結晶20は、約1E12ナノ結晶/cmの所望密度を達成するために図2に示されるナノ結晶製作プロセス30を用いて形成することができる。半導体基板12上に誘電体層(つまり図1のトンネル誘電体18)を形成した後、誘電体層を備えた半導体基板12がナノ結晶製作プロセス30の工程32で提供される。その後、半導体基板12が工程34で化学気相成長(CVD)室内に配置される。CVD室はコールドウォール型急速加熱化学気相成長(RTCVD)の室であることが好ましい。なぜなら、RTCVD室はさらなるノイズ要因である半導体基板12から離れた気相反応と核化とを最小限にすると共に、半導体基板12の表面付近の有益な気相反応を促進するためである。しかしながら、CVD室は、超高真空化学気相成長(UHVCVD)、低圧化学気相成長(LPCVD)またはそれらと同等の室であってもよい。
CVD室に半導体基板12を配置した後、図2の第1相(すなわちナノ結晶形成の核化相)である、工程36として示されるように、第1の期間化学気相成長室内に存在する第1の所定処理条件でナノ結晶を核化するために、第1の前駆物質ガスが流される。好ましい実施形態では、ナノ結晶20はケイ素であり、したがってケイ素を含む前駆物質が使用される。シラン(SiH)およびジシラン(Si)はいずれも適切な含ケイ素前駆物質である。しかしながら、ジシランは、トンネル誘電体層18への使用に好ましい材料であるケイ素に対するよりも、二酸化ケイ素に対して高い付着係数を有する。シランはケイ素に対するよりも二酸化ケイ素に対して低い付着係数を有する。ナノ結晶形成の第1相については、多くの核化部位が形成されることが望ましいので、トンネル誘電体(例えば二酸化ケイ素)に対するおよび形成中の材料(例えばケイ素)に対する前駆物質の付着係数が、使用される前駆物質を決定する。したがって、トンネル誘電体が二酸化ケイ素を含み、形成中のナノ結晶がケイ素を含む、説明している実施形態では、シランよりもジシランが使用されるべきである。他の材料に対する、あるいは異なる前駆物質についての付
着係数の相対値は、核形成前のタイムラグして定義されるような、観察したインキュベーション時間より得ることができる。
ジシランを流す場合、ジシラン中のケイ素は、トンネル誘電体18の上に既に存在するケイ素原子と、トンネル誘電体18とのいずれにも付着し、ケイ素と二酸化ケイ素に対するジシランの付着係数により新しい核化部位を形成する。さらに、ジシランは、シランよりも低温度で解離し、その不飽和結合により二酸化ケイ素とケイ素表面の両方に対して統一した付着係数を有するシリレンを形成するため、シランよりも好ましい。これは低温の使用を可能にする。第1の所定処理条件は、約400〜600℃、より詳しくは450〜530℃の基板温度と、約10〜200ミリトル(約1330〜26600Pa)、より好ましくは10〜100ミリトル(約1330〜13300Pa)のジシラン分圧を有することから成る。450℃未満の温度では表面からの水素放出が非常に遅く、これがジシランがトンネル誘電体18と反応して核化部位を形成するのを妨害し、ナノ結晶密度を減少させるため、約450〜530度の温度範囲が最も望ましい。ケイ素吸着原子(つまりトンネル誘電体18の表面に存在するケイ素原子)は酸化ケイ素吸着により除去されるため、530℃より大きな温度は望ましくない。低圧かつ低温で核化部位を形成することにより、核化時間が延び、このため核化を制御する能力が増大し、あまりに多くの核化部位が生成し、連続層または非常に大きなナノ結晶へと後に凝集するのを防止することができる。
連続層が形成されるのを防止し、製造中に速いサイクル時間に到達するために、このプロセスの時間も制御されるべきである。好ましくは、プロセスの時間は50秒より短く、またはより好ましくは25秒より短く、もしくは最も好ましくは5〜10秒の間である。別の実施形態では、プロセスの時間が約30秒〜150秒の間にある。半導体基板12に第1の前駆物質ガスを送達することを援助するために、第1の前駆物質ガスを流す間に、窒素、アルゴンおよびその同等物のような不活性ガスの同時フローガスを流すことができる。一旦ジシランが解離すると、同時フローガス中の水素によって表面の反応物の副産物である水素の脱離が防止されるため、同時フローガスとして水素を使用することは不適当である。他のCVD操作においてシランとの同時フローガスとして水素がよく使用される理由は、それがシランのケイ素と水素への気相分解を防止するのを支援するからである。しかしながら、低分圧を低温と組み合わせると、そのような気相分解は阻害される。そのため、気相分解と関係なく、他の不活性ガスを同時フローガスとして利用することができる。1実施形態において同時フローガスと第1の前駆物質ガスが存在することにより、ナノ結晶形成の第一相中の全圧は約18トル(約2394Pa)となる。
1実施形態で核化部位を形成した後、1実施形態において第1の前駆物質の流れを終結または終了する。ある一定期間、1実施形態では約0〜20秒の後、図3のナノ結晶形成の第2相(つまり成長相)である工程38として示されるように、第2の期間化学気相成長室内に存在する第2の所定処理条件でナノ結晶を成長させるために、第2の異なる前駆物質ガスが流される。別の実施形態では、第2の前駆物質は第1の前駆物質を流している間に流される。成長プロセスが制御可能となるように、成長相中は成長速度が遅いことが望ましい。図3の所与温度で示されるように、シランの成長速度はジシランの成長温度よりも小さいため、第2の前駆物質は好ましくはシランである。例えば、図3の450℃のところでは、シランの成長速度は約1E−6オングストローム/秒であるが、ジシランの成長速度はおよそ毎秒1E−2オングストローム/秒である。
核化部位は、核化部位に付いているシラン中のケイ素により、および半導体基板12の表面に沿ったケイ素の拡散により、成長する。この成長相の間温度を低下させることにより、ケイ素が成長中に核化部位へ拡散するのにより時間が長くかかることとなり、そのため成長相の制御能が増大する。
第2の前駆物質が核化部位の代わりにトンネル誘電体層18と反応するのは不都合である。というのは、これはナノ結晶の粒度分布の変化しすぎに結びつく可能性があるためである。したがって、第2の前駆物質は、トンネル誘電体層18(つまりナノ結晶が形成されている露出した層)に対して、ナノ結晶に対してそれ自身が有する付着係数よりも、低い付着係数を有するべきである。 したがって、ナノ結晶の形成と二酸化ケイ素トンネル誘電体層18に関しては、ケイ素に対する付着係数が二酸化ケイ素に対してよりも約4倍大きいため、シランが望ましい。シランは二酸化ケイ素よりもケイ素に対して大きな付着係数を有するため、二酸化ケイ素と反応してさらなる核化部位を形成する代わりに、シランは存在する核化部位と反応して核化部位をナノ結晶へと拡大または成長させるだろう。付着係数のみに基づけばジシランが望ましいが、既に説明したように、ジシランはシランと比較すると成長速度が高いため不都合である。さらに、ジシランは高価なため、ジシランの使用は最小限にすることが好ましい。
工程38の第2の所定処理条件は、工程36の第1の処理条件と同じかまたは等しくてもよい。第1の所定処理条件と第2所定の処理条件は同じで、工程38から工程36に切り替える際にCVD室で変更されるのは、使用する前駆物質だけである(例えば第1の前駆物質がもはや流されず第2の前駆物質が流されるか、あるいは第2の前駆物質が第1の前駆物質と共に室に加えられる)ことが望ましい。処理中に温度か圧力を変化させるためには、温度変化に関連する一定期間が存在し、これがサイクル時間を不都合に増大させ得る。
代わりに、工程38の第2の処理条件は、工程36の第1の処理条件と異なっていてもよい。1実施形態では、半導体基板12の温度は約500〜580℃であり、シランの分圧は約10〜100ミリトル(約1330〜13300Pa)である。窒素またはアルゴンのような不活性ガスの同時フローガスを使用してもよい。
工程38の第2の期間は、工程36の第1の期間と同じであってもよいが、第2の期間は第1の期間より長くてもよい。第2の期間は第1の期間より少なくとも2倍長くてもよい。1実施形態では、第2の期間は1つのウエハ当たり約30〜40秒である。好ましい実施形態では、工程38と工程36を合計した時間は、効率的な製造サイクル時間を達成すべく、1つのウエハ当たり約60秒以下である。
ナノ結晶20が成長した後(つまり異なる第2の前駆物質ガスが流れた後)、ナノ結晶20は、平衡形を得るために、図2に工程40として示されるように、窒素を始めとする不活性雰囲気下でアニールされ得る。アニール温度は約750℃であり得る。このアニールプロセスに対して任意の他のパラメータを使用してもよい。
記憶装置10に使用されるナノ結晶の望ましいサイズは3〜7ナノメートルであり、いくつかの実施形態では、5ナノメートルの目標直径が適し得る。誘電体層18上のナノ結晶の適用範囲または面密度は約20%であり得る。この20%の面密度は半導体素子の製造には合理的である。というのは、これはフローティングゲート構造物に含まれたナノ結晶の間の間隔に一定レベルの許容度を提供するためである。より高い面密度が達成できるかもしれないが、そのような高い面密度の実施形態における絶縁分離記憶素子の接近は、ナノ結晶の間ののちの電荷移動の可能性を増大させ、それらの絶縁分離に関する有利な効果を損なう。
ナノ結晶形成の核化相と成長相で異なる前駆物質を用いる上記のプロセスを使用することにより、他の方法と比べて、ナノ結晶の製作のサイクル時間の増大と、製造コストの減小とが可能となる。さらに、上述したような二相のプロセスの使用により、ナノ結晶の核
化および成長の両方が十分にコントロールされる。
上述の明細書では、本発明を特定の実施形態に関して説明したが、当業者には、請求項に述べる本発明の範囲から逸脱することなく、様々な改変および変更を行なえることが理解される。例えば、核化相と成長相に適した性質を有する他の前駆物質を用いてもよい。また、ナノ結晶はゲルマニウムのようなケイ素以外の別の材料であってもよく、ドープされてもドープされなくてもよい。さらに、ナノ結晶は、トンネル誘電体または任意の誘電体層以外の層の上に形成されてもよい。この実施形態では、ナノ結晶が形成されている層に対する前駆物質の付着係数と、ナノ結晶自体を形成する材料に対する前駆物質の付着係数とは関連している。従って、明細書と図面は限定的な意味ではなく例証的な意味とみなすべきであり、そのような改変はすべて本発明の範囲内に包含される。
効果、他の利点および課題解決策を、特定の実施形態に関して上述した。しかしながら、任意の効果、利点または解決策を生じさせ得るかそれ自体より顕著になり得る、そのような効果、利点、課題解決策は、任意またはすべての請求項の重要な、必要な、または必須の特徴もしくは要素と解釈すべきではない。本明細書で使用する場合、用語「〜成る、含む、備える(comprise)」やその変化形は、非排他的な包含物をその範囲内に入れるものとし、ある要素のリストを含むプロセス、方法、物、または装置は、その要素のみを含むわけではなく、明示的に列挙されていない他の要素やそのようなプロセス、方法、物、または装置に固有の要素を含みうる。
本発明の実施形態により形成されたナノ結晶を備えた記憶装置の断面図。 本発明の実施形態による図1のナノ結晶を形成するためのフローチャート。 2つの含ケイ素前駆物質についての成長速度対温度を比較するグラフ。

Claims (5)

  1. ナノ結晶を形成する方法(30)であって、
    基板(12)を提供すること(32);
    基板の上に誘電体(18)を形成すること;
    化学気相成長室に基板を配置すること(34);
    誘電体の表面に対する第1の付着係数を有する第1の前駆物質ガスを第1相の間化学気相成長室内に流し(36)、化学気相成長室内に存在する第1の所定条件で第1の期間誘電体上にナノ結晶(20)を核化すること;
    化学気相成長室への第1の前駆物質ガスの流入を終了すること;および
    第1の前駆物質ガスとは異なる第2の前駆物質ガスを第2相の間化学気相成長室内に流し(38)、化学気相成長室内に存在する第2の所定条件で第2の期間ナノ結晶を成長させることであって、第2の前駆物質ガスは誘電体の表面に対して第1の付着係数よりも小さい第2の付着係数を有すると共に、ナノ結晶の表面に対して第2の付着係数よりも大きい第3の付着係数を有すること;から成る方法(30)。
  2. 第1の前駆物質ガスとは異なる第2の前駆物質ガスを流入させた後に続き、不活性雰囲気でナノ結晶をアニールすること(40)をさらに含む請求項1に記載の方法。
  3. ナノ結晶(20)を形成する方法(30)であって、
    半導体基板(12)を提供すること(32);
    半導体基板の上に誘電体層(18)を形成すること;
    誘電体層上で材料の急速加熱化学気相成長を実行するために化学気相成長室に半導体基板を配置すること(34);
    ジシランガスを第1相の間化学気相成長室内に第1の期間流し(36)、化学気相成長室内に存在する400〜530℃の基板温度範囲と10〜100ミリトル(約1330〜13300Pa)のジシラン分圧で第1の所定条件で誘電体上に複数のナノ結晶を形成すること;および
    第1相の後に続く第2相の間シランガスを前記第1の期間よりも長い第2の期間流し(38)、第1の期間と少なくとも同じ程度の温度と分圧を有する化学気相成長室内に存在する処理条件でナノ結晶を成長させること;から成る方法(30)。
  4. ナノ結晶(20)を形成する方法(30)であって、
    基板(12)を提供すること(32);
    基板の上に誘電体(18)を形成すること;
    化学気相成長室に基板を配置すること(34);
    誘電体の表面に対する第1の付着係数を有する第1の前駆物質ガスを第1相の間化学気相成長室内に流し(36)、化学気相成長室内に存在する第1の所定条件で第1の期間誘電体上にナノ結晶を核化すること;
    第2の前駆物質ガスを第2相の間化学気相成長室内に流し(38)、化学気相成長室内に存在する第2の所定条件で第2の期間ナノ結晶を成長させることであって、第2の前駆物質ガスは誘電体の表面に対して第1の付着係数よりも小さい第2の付着係数を有すると共に、ナノ結晶の表面に対して第2の付着係数よりも大きい第3の付着係数を有すること;から成る方法(30)。
  5. 第1の前駆物質ガスはジシランガスであり、第2の前駆物質ガスはシランガスである請求項1または4に記載の方法。
JP2004532572A 2002-08-30 2003-05-22 ナノ結晶を形成する方法 Expired - Lifetime JP4364799B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/231,556 US6808986B2 (en) 2002-08-30 2002-08-30 Method of forming nanocrystals in a memory device
PCT/US2003/016289 WO2004021423A1 (en) 2002-08-30 2003-05-22 Method of forming nanocrystals

Publications (3)

Publication Number Publication Date
JP2005537660A JP2005537660A (ja) 2005-12-08
JP2005537660A5 JP2005537660A5 (ja) 2006-06-22
JP4364799B2 true JP4364799B2 (ja) 2009-11-18

Family

ID=31976735

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004532572A Expired - Lifetime JP4364799B2 (ja) 2002-08-30 2003-05-22 ナノ結晶を形成する方法

Country Status (8)

Country Link
US (1) US6808986B2 (ja)
EP (1) EP1490896A1 (ja)
JP (1) JP4364799B2 (ja)
KR (1) KR20050031455A (ja)
CN (1) CN100336175C (ja)
AU (1) AU2003248563A1 (ja)
TW (1) TWI231529B (ja)
WO (1) WO2004021423A1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7121474B2 (en) * 2002-06-18 2006-10-17 Intel Corporation Electro-optical nanocrystal memory device
FR2847567B1 (fr) 2002-11-22 2005-07-01 Commissariat Energie Atomique Procede de realisation par cvd de nano-structures de materiau semi-conducteur sur dielectrique, de tailles homogenes et controlees
KR100526463B1 (ko) * 2003-05-07 2005-11-08 매그나칩 반도체 유한회사 반도체 소자의 제조 방법
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
US20050258470A1 (en) * 2004-05-20 2005-11-24 Bohumil Lojek Gate stack of nanocrystal memory and method for forming same
US7265036B2 (en) * 2004-07-23 2007-09-04 Applied Materials, Inc. Deposition of nano-crystal silicon using a single wafer chamber
KR100615093B1 (ko) * 2004-08-24 2006-08-22 삼성전자주식회사 나노크리스탈을 갖는 비휘발성 메모리 소자의 제조방법
US20060046383A1 (en) * 2004-09-02 2006-03-02 Shenlin Chen Method for forming a nanocrystal floating gate for a flash memory device
US7327607B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells in a series arrangement
US7327611B2 (en) * 2004-09-09 2008-02-05 Macronix International Co., Ltd. Method and apparatus for operating charge trapping nonvolatile memory
US7324376B2 (en) * 2004-09-09 2008-01-29 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory cells in a series arrangement
US7170785B2 (en) * 2004-09-09 2007-01-30 Macronix International Co., Ltd. Method and apparatus for operating a string of charge trapping memory cells
US7307888B2 (en) * 2004-09-09 2007-12-11 Macronix International Co., Ltd. Method and apparatus for operating nonvolatile memory in a parallel arrangement
US7345920B2 (en) * 2004-09-09 2008-03-18 Macronix International Co., Ltd. Method and apparatus for sensing in charge trapping non-volatile memory
US7813160B2 (en) * 2005-01-11 2010-10-12 The Trustees Of The University Of Pennsylvania Nanocrystal quantum dot memory devices
US20060189079A1 (en) * 2005-02-24 2006-08-24 Merchant Tushar P Method of forming nanoclusters
US20060220094A1 (en) * 2005-03-31 2006-10-05 Bohumil Lojek Non-volatile memory transistor with nanotube floating gate
US7101760B1 (en) 2005-03-31 2006-09-05 Atmel Corporation Charge trapping nanocrystal dielectric for non-volatile memory transistor
US7241695B2 (en) * 2005-10-06 2007-07-10 Freescale Semiconductor, Inc. Semiconductor device having nano-pillars and method therefor
US7283389B2 (en) * 2005-12-09 2007-10-16 Macronix International Co., Ltd. Gated diode nonvolatile memory cell array
US7272038B2 (en) * 2005-12-09 2007-09-18 Macronix International Co., Ltd. Method for operating gated diode nonvolatile memory cell
US7491599B2 (en) * 2005-12-09 2009-02-17 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7888707B2 (en) * 2005-12-09 2011-02-15 Macronix International Co., Ltd. Gated diode nonvolatile memory process
US7269062B2 (en) * 2005-12-09 2007-09-11 Macronix International Co., Ltd. Gated diode nonvolatile memory cell
KR100837413B1 (ko) * 2006-02-28 2008-06-12 삼성전자주식회사 나노결정을 포함하는 메모리 소자 제조 방법 및 이에 의해제조된 메모리 소자
KR100785015B1 (ko) * 2006-05-18 2007-12-12 삼성전자주식회사 실리콘 나노 결정을 플로팅 게이트로 구비하는 비휘발성메모리 소자 및 그 제조방법
US7432158B1 (en) 2006-07-25 2008-10-07 Freescale Semiconductor, Inc. Method for retaining nanocluster size and electrical characteristics during processing
US7445984B2 (en) 2006-07-25 2008-11-04 Freescale Semiconductor, Inc. Method for removing nanoclusters from selected regions
US20080246101A1 (en) * 2007-04-05 2008-10-09 Applied Materials Inc. Method of poly-silicon grain structure formation
CN101459094B (zh) * 2007-12-13 2010-09-29 中芯国际集成电路制造(上海)有限公司 测量半球形颗粒多晶硅层厚度的方法
US7995384B2 (en) * 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US7799634B2 (en) * 2008-12-19 2010-09-21 Freescale Semiconductor, Inc. Method of forming nanocrystals
US7871886B2 (en) 2008-12-19 2011-01-18 Freescale Semiconductor, Inc. Nanocrystal memory with differential energy bands and method of formation
US8536039B2 (en) * 2010-03-25 2013-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-crystal gate structure for non-volatile memory
JP5337269B2 (ja) * 2010-04-27 2013-11-06 東京エレクトロン株式会社 アモルファスシリコン膜の成膜方法および成膜装置
WO2012090819A1 (ja) * 2010-12-28 2012-07-05 シャープ株式会社 微結晶シリコン膜の製造方法、微結晶シリコン膜、電気素子および表示装置
US8329543B2 (en) * 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
US8329544B2 (en) 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
US8679912B2 (en) 2012-01-31 2014-03-25 Freescale Semiconductor, Inc. Semiconductor device having different non-volatile memories having nanocrystals of differing densities and method therefor
US8951892B2 (en) 2012-06-29 2015-02-10 Freescale Semiconductor, Inc. Applications for nanopillar structures
CN104952802B (zh) * 2014-03-25 2018-08-10 中芯国际集成电路制造(上海)有限公司 闪存存储单元的形成方法
US9356106B2 (en) * 2014-09-04 2016-05-31 Freescale Semiconductor, Inc. Method to form self-aligned high density nanocrystals
US9929007B2 (en) * 2014-12-26 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. e-Flash Si dot nitrogen passivation for trap reduction
TWI711728B (zh) * 2016-08-29 2020-12-01 聯華電子股份有限公司 形成晶格結構的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0659911A1 (en) 1993-12-23 1995-06-28 International Business Machines Corporation Method to form a polycrystalline film on a substrate
US5850064A (en) 1997-04-11 1998-12-15 Starfire Electronics Development & Marketing, Ltd. Method for photolytic liquid phase synthesis of silicon and germanium nanocrystalline materials
US6060743A (en) 1997-05-21 2000-05-09 Kabushiki Kaisha Toshiba Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same
JP3727449B2 (ja) 1997-09-30 2005-12-14 シャープ株式会社 半導体ナノ結晶の製造方法
US6320784B1 (en) * 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
US6344403B1 (en) 2000-06-16 2002-02-05 Motorola, Inc. Memory device and method for manufacture
US6297095B1 (en) 2000-06-16 2001-10-02 Motorola, Inc. Memory device that includes passivated nanoclusters and method for manufacture
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
CN1305232A (zh) * 2001-02-27 2001-07-25 南京大学 锗/硅复合纳米晶粒浮栅结构mosfet存储器

Also Published As

Publication number Publication date
US6808986B2 (en) 2004-10-26
WO2004021423A1 (en) 2004-03-11
EP1490896A1 (en) 2004-12-29
CN100336175C (zh) 2007-09-05
US20040043583A1 (en) 2004-03-04
KR20050031455A (ko) 2005-04-06
TWI231529B (en) 2005-04-21
JP2005537660A (ja) 2005-12-08
CN1596459A (zh) 2005-03-16
TW200409207A (en) 2004-06-01
AU2003248563A1 (en) 2004-03-19

Similar Documents

Publication Publication Date Title
JP4364799B2 (ja) ナノ結晶を形成する方法
US7768036B2 (en) Integrated circuitry
US7687349B2 (en) Growth of silicon nanodots having a metallic coating using gaseous precursors
US7816209B2 (en) Method for fabricating semiconductor device
US6277681B1 (en) Process to produce ultrathin crystalline silicon nitride on Si(111) for advanced gate dielectrics
US11587789B2 (en) System and method for radical and thermal processing of substrates
JP2002217317A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2012104735A (ja) 半導体装置及びその製造方法
US6727142B1 (en) Orientation independent oxidation of nitrided silicon
TWI496221B (zh) 半導體結構與鍺結構
US11715783B2 (en) Uniform horizontal spacer
US20150279694A1 (en) DRAM Cells and Methods of Forming Silicon Dioxide
TWI716441B (zh) 用於製造對於半導體應用的水平環繞式閘極裝置的奈米線的方法
US6420729B2 (en) Process to produce ultrathin crystalline silicon nitride on Si (111) for advanced gate dielectrics
TWI245347B (en) Method of fabricating a semiconductor structure
TW200408074A (en) Method of manufacturing a flash memory cell
US11804372B2 (en) CD dependent gap fill and conformal films
TWI709174B (zh) 用於製造非揮發性電荷捕獲記憶體元件之基氧化方法
JP2013105770A (ja) 半導体装置の製造方法
KR20090031193A (ko) 저온 실리콘 질화물 형성방법 및 이 방법으로 형성된결정질 나노 도트를 포함하는 전하 트랩형 메모리 소자 및그 제조방법
US8021970B2 (en) Method of annealing a dielectric layer
KR20020007862A (ko) 플래쉬 메모리 셀의 제조 방법
KR20080092540A (ko) 비휘발성 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060428

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060602

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090428

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090629

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090721

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090819

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4364799

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130828

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term