JP4335922B2 - 挿入損が低減されている回路および該回路を有する構成素子 - Google Patents
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Description
図1は別個の構成素子で実現されているバンドパスフィルタおよびバンドストップフィルタを備えた本発明による回路のブロック回路図を示し、
図2は1つのチップで実現されているバンドパスフィルタおよびバンドストップフィルタを備えた本発明による回路のブロック回路図を示し、
図3はそれぞれが1つのチップとして実施されているバンドパスフィルタおよびバンドストップフィルタを備えた、モジュール式に構成された構成素子で実現されている本発明による回路のブロック回路図を示し、
図4は本発明による回路に使用されるバンドストップフィルタの種々の実施形態を示し、
図5aは共振器として実施されているバンドストップフィルタを備えた本発明による回路のブロック回路図を示し、
図5bは、バンドパスフィルタが第1の分岐においてバランとして実施されている、図5aの本発明による回路のブロック回路図を示し、
図6aから6dは、第2の分岐においてバンドストップフィルタの後段にダイプレクサが接続されている本発明による回路のブロック回路図を示し、
図7aから7cは、バンドパスフィルタおよびバンドストップフィルタの前段にダイプレクサが接続されている本発明による回路のブロック回路図を示し、
図8は、第2の分岐においてバンドストップフィルタの後段にダイプレクサが接続されている本発明による回路のブロック回路図を示し、
図9は、第2の分岐においてバンドストップフィルタの後段に別のバンドパスフィルタが接続されている本発明による回路のブロック回路図を示し、
図10はカスケード接続されている本発明による回路のブロック図を示し、
図11は、バンドパスフィルタおよびバンドストップフィルタの前段にダイプレクサが接続されており、かつ第2の分岐においてはバンドストップフィルタの後段にデュプレクサが接続されている本発明による回路のブロック回路図を示し、
図12a,12b,12cはそれぞれ、第1の分岐においてバランが設けられている本発明による回路のブロック回路図を示す。
1)f1<f2<f3
2)f1<f<f2,f3。
Claims (22)
- −少なくとも1つの通過領域に対するバンドパスフィルタ(BP)が実現されている第1の信号経路(1)を有し、
−対応する消去領域を有するバンドストップフィルタ(BS)が設けられている第2の信号経路(2)を有し、該第2の信号経路(2)は送受信経路として設けられており、
−直接的にまたは別の回路を介してアンテナ端子(A)と接続されており、
−第1の信号経路と第2の信号経路が相互に並列に延在しており、アンテナ側において相互に接続されており、かつ同時に使用され、
−前記通過領域は少なくとも部分的に前記消去領域と重畳することを特徴とする、回路。 - 前記第1の信号経路にはバンドパスフィルタとして少なくとも1つの帯域通過型のフィルタが設けられている、請求項1記載の回路。
- 前記第2の信号経路にはバンドストップフィルタとして少なくとも1つの帯域消去型の素子が設けられている、請求項1または2記載の回路。
- 前記帯域消去型の素子は離散的な構成素子として使用される帯域消去型のフィルタであるか、離散的な構成素子として使用される阻止回路または共振器である、請求項3記載の回路。
- 前記帯域消去型の素子は帯域消去型のフィルタ回路または阻止回路であり、かつ多数の離散的な構成素子から構成されている、請求項3記載の回路。
- 前記帯域通過型のフィルタおよび該帯域通過型のフィルタに対応付けられている前記帯域消去型の素子は共通のチップとして実現されている、または、
前記帯域通過型のフィルタおよび該帯域通過型のフィルタに対応付けられている前記帯域消去型の素子はそれぞれ1つのチップとして実現されており、かつ共通の支持基板(TS)上に配置されている。請求項3または4記載の回路。 - 前記第1の信号経路および前記第2の信号経路は単一の構成素子内に実現されている、請求項1から4までのいずれか1項記載の回路。
- 前記第2の信号経路(2)において、前記帯域消去型の素子の後段には別の帯域通過型のフィルタ、ダイプレクサ、デュプレクサまたは請求項1から7までのいずれか1項記載の別の回路が接続されている、請求項3から7までのいずれか1項記載の回路。
- アンテナ側にダイプレクサが設けられており、該ダイプレクサの後段には前記第1の信号経路(1)および前記第2の信号経路(2)が接続されている、請求項1から7までのいずれか1項記載の回路。
- 前記ダイプレクサ、前記第1の信号経路(1)および第2の信号経路(2)は単一の構成素子内に実現されている、請求項9記載の回路。
- 前記第2の信号経路(2)において、前記帯域消去型の素子の後段にはデュプレクサ(DU)が接続されており、前記バンドストップフィルタ(BS)および前記デュプレクサ(DU)は1つの構成素子内に実現されている、請求項9記載の構成素子。
- 前記帯域通過型のフィルタ、前記帯域消去型の素子および前記デュプレクサは1つの構成素子内に実現されている、請求項11記載の構成素子。
- 前記第1の信号経路(1)は平衡が取れた出力側を有する、請求項1から12までのいずれか1項記載の回路。
- 前記帯域通過型のフィルタはバランとして実現されている、請求項13記載の回路。
- 前記通過領域は該通過領域に対応付けられている消去領域と実質的に一致する、請求項1から14までのいずれか1項記載の回路。
- 前記通過領域は該通過領域に対応付けられている消去領域よりも広い、請求項1から14までのいずれか1項記載の回路。
- 前記通過領域は該通過領域に対応付けられている消去領域よりも狭い、請求項1から14までのいずれか1項記載の回路。
- 請求項1から17までのいずれか1項記載の回路を備えた構成素子において、
アンテナ入力側と、
第2の信号経路に対応付けられている少なくとも1つの出力側と、
第1の信号経路に対応付けられているすくなくとも1つの出力側とを有することを特徴とする、構成素子。 - 帯域通過型のフィルタおよび帯域消去型の素子は異なる技術で実施されている、請求項18記載の構成素子。
- 前記帯域通過型のフィルタおよび/または前記帯域消去型の素子は、音響波でもって動作する少なくとも1つの共振器または変換器を有する、請求項18または19記載の構成素子。
- SAWおよび/またはBAW技術で実施されている、請求項20記載の構成素子。
- 前記第1の信号経路(1)はGPSデータを伝送するために設けられている、請求項1から21までのいずれか1項記載の構成素子。
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