JP4326427B2 - 同期整流回路及びこれを用いたスイッチング電源 - Google Patents
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入力電源101に一端が接続されたスイッチ102は、制御回路107によって導通と遮断を繰り返すスイッチング動作を行う。スイッチ102の他端はインダクタ104の一端と同期整流回路108に接続される。インダクタ104の他端は出力コンデンサ105に接続され、出力コンデンサ105から負荷106に出力電圧Voが供給される。制御回路107は出力電圧Voを検出し、出力電圧Voが所望値となるようにスイッチ102を駆動制御する。
まず、スイッチ102が導通状態にある時、同期整流回路108の整流スイッチ180のドレイン電圧Vxは、入力電圧Viとなるので、ヒステリシス型コンパレータ182はLレベルの信号を出力して整流スイッチ180は遮断状態になる。この時、入力電源101→スイッチ102→インダクタ104→出力コンデンサ105及び負荷106→入力電源101と増加する電流が流れ、インダクタ104に磁気エネルギーを蓄えるとともに、負荷106へ電力を供給する。
以上の説明は、インダクタ104を流れる電流が常にゼロ以上の電流連続モードと呼ばれる場合の動作である。
まず、スイッチ102が導通状態にある時、同期整流回路108の整流スイッチ180は遮断状態になり、入力電源101→スイッチ102→インダクタ104→出力コンデンサ105及び負荷106→入力電源101と電流が流れ、インダクタ104に磁気エネルギーを蓄えるとともに、負荷106へ電力を供給する。
整流スイッチ180のゲート電圧VgがLレベルとなり整流スイッチ180が実際に遮断状態になるまでの遅れ時間の間にインダクタ104には電流が流れ、このインダクタ104の電流ILはゼロを下回って逆流する。インダクタ104の電流ILが逆流したときの問題点は前述の通りである。
前記整流スイッチに流れる電流を第1の電流値と第2の電流値を閾値として検出する電流検出手段と、
前記電流検出手段の出力に応じて前記制御信号のレベルを変更する駆動手段と、を具備し、
前記駆動手段が、前記整流スイッチに流れる電流が前記第1の電流値以上であれば前記制御信号を第1のレベルとし、前記整流スイッチに流れる電流が前記第1の電流値と前記第2の電流値との間であれば前記制御信号を第2のレベルへ向かって変化させ、前記整流スイッチが流れる電流が前記第2の電流値以下であれば前記制御信号を前記第2のレベルとするよう構成されている。
このように構成された同期整流回路は、整流スイッチに流れる電流がゼロ若しくは略ゼロとなる時に、整流スイッチを遮断状態にすることができるため、高い効率を維持する信頼性の高い同期整流回路となる。
本発明に係る同期整流回路は、請求項3に記載したように、請求項1の前記電流検出手段が、前記整流スイッチに流れる電流を前記第1の電流値と比較する第1の比較手段と、前記整流スイッチに流れる電流を前記第2の電流値と比較する第2の比較手段と、を有するよう構成してもよい。
前記第1の比較手段が、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第1の電流値に相当する第1の閾値と比較し、
前記第2の比較手段が、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第2の電流値に相当する第2の閾値と比較するよう構成してもよい。
前記駆動手段が、
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以下であれば、前記整流スイッチのゲート端子を前記正極端子の電位にプルアップする第1の補助スイッチと、
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以上であれば、前記整流スイッチのゲート−ソース間を放電する電流源回路と、
前記第2の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第2の閾値以上であれば、前記整流スイッチのゲートを前記負極端子の電位にプルダウンする第2の補助スイッチと、を有するよう構成してもよい。
本発明に係る同期整流回路は、請求項7に記載したように、請求項6の前記駆動回路が、前記整流スイッチのゲート−ソース電圧と第3の閾値とを比較する第3の比較手段を有し、
前記電流源回路が、
前記第1の比較手段の出力と前記第3の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以上であり、且つ前記ゲート−ソース電圧が前記第3の閾値以上であれば、前記整流スイッチのゲート−ソース間を放電するよう構成してもよい。
前記第1の比較手段が、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第1の電流値に相当する第1の閾値と比較し、
前記第2の比較手段が、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第2の電流値に相当する第2の閾値と比較するよう構成してもよい。
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以上であれば、前記整流スイッチのゲート端子を前記負極端子の電位にプルダウンする第1の補助スイッチと、
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以下であれば、前記整流スイッチのゲート−ソース間を放電する電流源回路と、
前記第2の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第2の閾値以下であれば、前記整流スイッチのゲートを前記正極端子の電位にプルアップする第2の補助スイッチと、を有するよう構成してもよい。
本発明に係る同期整流回路は、請求項11に記載したように、請求項10の前記駆動手段が、前記整流スイッチのソース−ゲート電圧と第3の閾値とを比較する第3の比較手段を有し、
前記電流源回路が、
前記第1の比較手段の出力と前記第3の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以下であり、且つ前記ソース−ゲート電圧が第3の閾値以上であれば、前記整流スイッチのソース−ゲート間を放電するよう構成してもよい。
前記直流電圧源の正極端子に一端が接続され、他端がインダクタ及び平滑手段を介して負荷に接続されたスイッチと、
前記スイッチの他端に接続され同期整流回路と、を具備するスイッチング電源であって、
前記同期整流回路が、制御信号のレベルに応じて導通又は遮断状態となる整流スイッチと、
前記整流スイッチに流れる電流を第1の電流値と第2の電流値を閾値として検出する電流検出手段と、
前記電流検出手段の出力に応じて前記制御信号のレベルを変更する駆動手段と、を有し、
前記駆動手段が、前記整流スイッチに流れる電流が前記第1の電流値以上であれば前記制御信号を第1のレベルとし、前記整流スイッチに流れる電流が前記第1の電流値と前記第2の電流値との間であれば前記制御信号を前記第2のレベルへ向かって変更させ、前記整流スイッチが流れる電流が第2の電流値以下であれば前記制御信号を第2のレベルとするよう構成してもよい。
このように構成された本発明に係るスイッチング電源は、インダクタに流れる電流がゼロ若しくは略ゼロとなる時に、整流スイッチを遮断状態にすることができる高効率で信頼性の高い同期整流回路を用いたスイッチング電源を提供することができる。
図1は、本発明に係る第1の実施の形態の同期整流回路を用いた降圧コンバータであるスイッチング電源を示す回路構成図である。図1において、入力電圧Viを出力する入力電源1は、スイッチ2及び同期整流回路3に接続されている。スイッチ2の一端が直流電圧源である入力電源1に接続され、他端がインダクタ4の一端と同期整流回路3とに接続される。スイッチ2は制御回路7によって導通と遮断を繰り返すスイッチング動作を行う。インダクタ4の他端は出力コンデンサ5に接続され、出力コンデンサ5から負荷6に出力電圧Voが供給される。制御回路7は出力電圧Voを検出し、出力電圧Voが所望値となるようにスイッチ2を駆動制御する。同期整流回路3は制御回路7からの信号を受けて、スイッチ2が遮断状態の時のみ同期整流回路3の整流スイッチ30を導通状態にするよう構成されている。
まず、制御回路7によりスイッチ2が導通状態にある時、整流スイッチ30は遮断状態である。この時、入力電源1→スイッチ2→インダクタ4→出力コンデンサ5及び負荷6→入力電源1と増加する電流が流れ、インダクタ4に磁気エネルギーを蓄えるとともに、負荷6へ電力を供給する。スイッチ2が遮断状態になると、インダクタ4の両端電圧が反転し、整流スイッチ30のボディダイオードが導通する。このため、整流スイッチ30のドレイン電圧Vxにはダイオードの順方向電圧が負方向に発生し、第1の閾値電圧Vth1を下回るので、整流スイッチ30は導通状態になる。従って、整流スイッチ30→インダクタ4→出力コンデンサ5及び負荷6→整流スイッチ30と減少する電流が流れ、インダクタ4の磁気エネルギーを放出するとともに、負荷6へ電力を供給する。スイッチ2の遮断時間の大半において整流スイッチ30が導通状態となり、導通電圧が低下するので、負荷6への電力供給が低損失で行われる。以上のようなスイッチ2のスイッチング動作が周期的に繰り返されることにより、負荷6へ安定した電力が供給される。スイッチ2の1スイッチング周期における導通時間の割合をデューティ比δとすると、入力電圧Viと出力電圧Voの関係は、おおよそ次式(2)で表される。
図2において、(a)は電流不連続モードにおけるインダクタ4に流れる電流IL、(b)は整流スイッチ30のゲート電圧Vg、(c)は整流スイッチ30のドレイン電圧Vx、(d)は整流スイッチ30のドレイン電圧Vxのゼロ電圧付近を縦軸の電圧に関してのみ拡大したドレイン電圧Vx、を示している。
図2に示す時間領域2において、スイッチ2が遮断状態になると、整流スイッチ30のボディダイオードが導通し、整流スイッチ30のドレイン電圧Vxは第1の閾値電圧Vth1を下回り、第1の比較器33はスイッチ35を導通状態にするとともに電流源回路36を不活性状態とし、第2の比較器34はスイッチ37を遮断状態とする。即ち、整流スイッチ30はゲートに入力電圧Viが印加されて導通状態になる。この状態において、整流スイッチ30→インダクタ4→出力コンデンサ5及び負荷6→整流スイッチ30と減少する電流が流れ、インダクタ4の磁気エネルギーを放出するとともに、負荷6へ電力を供給する。MISFETである整流スイッチ30は、導通状態において低抵抗であるので、この電流の減少とともに整流スイッチ30のドレイン電圧Vxは負電圧から上昇していく。電流不連続モードのような軽負荷では電流値が小さく、整流スイッチ30のドレイン電圧Vxは、整流スイッチ30の導通開始時若しくはその直後に第1の閾値電圧Vth1=−0.07Vを上回る。
図2に示す時間領域4において整流スイッチ30のドレイン電圧Vxが第2の閾値電圧Vth2=−0.02Vを上回ると、スイッチ37が導通状態となって整流スイッチ30を遮断状態にする。このため、インダクタ4に流れる電流がゼロになるが、スイッチ2も遮断状態であるので、インダクタ4の電圧は振動する。やがて再びスイッチ2が導通状態となって上記の動作を繰り返す。
また、本発明の同期整流回路が効果的に動作するのは電流不連続モードであるので、第1の閾値電圧Vth1は、電流不連続モードとなる場合のインダクタ4の電流ピーク値に整流スイッチ30のオン抵抗を乗じた値以下に設定するとよい。即ち、スイッチング周期をTとすると、スイッチ2の遮断時間Toffは、Toff=T・(Vi−Vo)/Viであるので、 Vth1≦Ron・Vo・T・(Vi−Vo)/Vi/L という条件が得られる。この条件式の右辺が最大になるのは、Vo=Vi/2 の場合であるので、第1の閾値電圧Vth1を次式(4)のように設定するとよい。
図3は、本発明に係る第2の実施の形態の同期整流回路を用いた降圧コンバータであるスイッチング電源の回路構成図である。第2の実施の形態において、前述の図1に示した第1の実施の形態と同じ機能、構成を有する構成要素には同じ番号を付与し、その説明は省略する。第2の実施の形態の同期整流回路3Aにおいて、第1の実施の形態の同期整流回路3の構成と異なるのは、基準電圧源38と第3の比較器39とANDゲート40を追加した点である。第2の実施の形態の同期整流回路3Aにおいては、第3の比較器39が整流スイッチ30のゲート電圧Vgと基準電圧源38の電圧とを比較し、第3の比較器39の出力と第1の比較器33の出力とをANDゲート40に入力し、ANDゲート40の出力が電流源回路36を活性化する構成としている。基準電圧源38の出力する基準電圧は、ゲート閾値電圧Vgthよりわずかに高い電圧に設定されている。また、同期整流回路3Aの導通時間内に整流スイッチ30のゲート電圧Vgがゲート閾値電圧Vgthの近辺まで低下するように、電流源回路36の電流値Igは大きく設定されている。
図4は図3に示す第2の実施の形態の同期整流回路3Aを用いた降圧コンバータの要部における動作波形図である。図4において、(a)はインダクタ4に流れる電流IL、(b)は整流スイッチ30のゲート電圧Vg、(c)は整流スイッチ30のドレイン電圧Vxのゼロ電圧付近を縦軸の電圧に関してのみ拡大したドレイン電圧Vx、を示している。
時間領域2において、スイッチ2が遮断状態になると、整流スイッチ30のボディダイオードが導通し、整流スイッチ30のドレイン電圧Vxは第1の閾値電圧Vth1を下回る。この結果、第1の比較器33はスイッチ35を導通状態にするとともに電流源回路36を不活性状態とし、第2の比較器34はスイッチ37を遮断状態とする。即ち、整流スイッチ30はゲートに入力電圧Viが印加されて導通状態になる。このため、整流スイッチ30とインダクタ4を介して出力に電流が流れ、この電流は減少していく。この電流の減少とともに整流スイッチ30のドレイン電圧Vxは負電圧から上昇していく。
時間領域4において、整流スイッチ30のゲート電圧Vgがゲート閾値電圧Vgthに近づき、基準電圧源38の電圧に達すると、第3の比較器39の出力がLレベルとなり、電流源回路36は不活性化される。このため、整流スイッチ30のゲート電圧Vgの低下はほぼゲート閾値電圧Vgthで停止する。
前述の第1の実施の形態及び第2の実施の形態においては、NチャンネルMISFETで構成した整流スイッチを有する同期整流回路について説明してきたが、整流スイッチがPチャンネルMISFETであっても同様に本発明の同期整流回路は構成できる。第3の実施の形態においては、PチャンネルMISFETで構成した整流スイッチを有する同期整流回路について説明する。
整流スイッチ50のドレイン電圧Vxが(Vo+Vth1)以下で出力電圧Voと第2の閾値電圧との和電圧(Vo+Vth2)以上であれば、スイッチ55が遮断状態、電流源回路56は活性状態、スイッチ57は遮断状態となり、整流スイッチ50のソース−ゲート電圧は徐々に低下する。
整流スイッチ50のドレイン電圧Vxが(Vo+Vth2)以下であれば、スイッチ55が遮断状態、電流源回路56は活性状態、スイッチ57は導通状態となり、整流スイッチ50は遮断状態となる。
まず、制御回路17によりスイッチ12が導通状態の時、整流スイッチ50は遮断状態である。この時、入力電源11→インダクタ14→スイッチ12→入力電源11と増加する電流が流れる。スイッチ12が遮断状態になると、インダクタ14の両端電圧が反転し、整流スイッチ50のボディダイオードが導通する。このため、整流スイッチ50のドレイン電圧Vxには出力電圧Voにダイオードの順方向電圧が加わった電圧が発生し、ドレイン電圧Vxは(Vo+Vth1)を上回るので、整流スイッチ50は導通状態になる。従って、入力電源11→インダクタ14→整流スイッチ50→出力コンデンサ15及び負荷16→入力電源11と減少する電流が流れて負荷16へ電力を供給する。スイッチ12の遮断時間の大半において整流スイッチ50が導通状態となり、導通電圧が低下するので、負荷16に対して低損失で電力が供給される。
まず、スイッチ12が導通状態にある時、整流スイッチ50は遮断状態になり、入力電源11→インダクタ14→スイッチ12→入力電源11と電流が流れる。スイッチ12が遮断状態になると、整流スイッチ50のボディダイオードが導通し、整流スイッチ50のドレイン電圧Vxには出力電圧Voにダイオードの順方向電圧が加わった電圧が発生する。このため、ドレイン電圧Vxは(Vo+Vth1)を上回るので、第1の比較器53はスイッチ55を導通状態にするとともに電流源回路56を不活性状態とし、第2の比較器54はスイッチ57を遮断状態とする。即ち、整流スイッチ50はソース−ゲート間に出力電圧Voが印加されて導通状態になる。このとき、入力電源11→インダクタ14→整流スイッチ50→出力コンデンサ15及び負荷16→入力電源11と減少する電流が流れて負荷16へ電力を供給する。導通状態におけるMISFETである整流スイッチ50は低抵抗であるため、電流の減少とともに整流スイッチ50のドレイン電圧Vxは出力電圧Viを超えた電位から低下していく。電流不連続モードのような軽負荷では電流値が小さく、整流スイッチ50のドレイン電圧Vxは、整流スイッチ50の導通開始時若しくはその直後に(Vo+Vth1)を下回る。これにより、スイッチ55が遮断され、電流源回路56が活性化されて、整流スイッチ50のソース−ゲート電圧が低下していく。やがて整流スイッチ50のドレイン電圧Vxが(Vo+Vth2)を下回ると、スイッチ57が導通状態となって整流スイッチ50を遮断状態にする。この結果、インダクタ14に流れる電流がゼロになるが、スイッチ12も遮断状態であるので、インダクタ14の電圧は振動する。やがて再びスイッチ12が導通状態となり、上記の動作を繰り返す。
図6は図5に示す第3の実施の形態の同期整流回路13を用いた昇圧コンバータの要部における動作波形図である。図6において、(a)はインダクタ14に流れる電流IL、(b)は整流スイッチ50のソース−ゲート電圧Vg、(c)は整流スイッチ50のドレイン電圧Vxのゼロ電圧付近を縦軸の電圧に関してのみ拡大したドレイン電圧Vx、を示している。
時間領域2において、スイッチ12が遮断状態になると、整流スイッチ50が導通し、整流スイッチ50のドレイン電圧Vxは、出力電圧Voにダイオードの順方向電圧が加わった電圧が発生する。そして、ドレイン電圧Vxは、出力電圧Voに第1の閾値電圧Vth1を加えた電圧(Vo+Vth1)超える。このため、第1の比較器53はスイッチ55を導通状態にするとともに電流源回路56を不活性状態とし、第2の比較器54はスイッチ57を遮断状態とする。即ち、整流スイッチ50はソース−ゲート間に出力電圧Voが印加されて導通状態になる。このため、インダクタ14と整流スイッチ50を介して出力に電流が流れ、この電流が減少していく。この電流の減少とともに整流スイッチ50のドレイン電圧Vxは低下していく。
時間領域4において、整流スイッチ50のドレイン電圧Vxが、出力電圧Voに第2の閾値電圧Vth2を加えた電圧(Vo+Vth2)下回ると、スイッチ57が導通状態となり、整流スイッチ50を遮断状態にする。これにより、インダクタ14に流れる電流がゼロになるが、スイッチ12も遮断状態であるので、インダクタ14の電圧は振動する。やがて再びスイッチ12が導通状態となって上記の動作を繰り返す。
2 スイッチ
3 同期整流回路
4 インダクタ
5 出力コンデンサ
6 負荷
7 制御回路
30 整流スイッチ
31 第1の電圧源
32 第2の電圧源
33 第1の比較器
34 第2の比較器
35 スイッチ
36 電流源回路
37 スイッチ
Claims (12)
- 制御信号のレベルに応じて導通又は遮断状態となる整流スイッチと、
前記整流スイッチに流れる電流を第1の電流値と第2の電流値を閾値として検出する電流検出手段と、
前記電流検出手段の出力に応じて前記制御信号のレベルを変更する駆動手段と、を具備し、
前記駆動手段が、前記整流スイッチに流れる電流が前記第1の電流値以上であれば前記制御信号を第1のレベルとし、前記整流スイッチに流れる電流が前記第1の電流値と前記第2の電流値との間であれば前記制御信号を第2のレベルへ向かって変化させ、前記整流スイッチが流れる電流が前記第2の電流値以下であれば前記制御信号を前記第2のレベルとするよう構成された同期整流回路。 - 前記整流スイッチに流れる電流が第2の電流値のとき、前記制御信号が前記整流スイッチにおける導通から遮断への閾値以上であるよう構成された請求項1に記載の同期整流回路。
- 前記電流検出手段が、前記整流スイッチに流れる電流を前記第1の電流値と比較する第1の比較手段と、前記整流スイッチに流れる電流を前記第2の電流値と比較する第2の比較手段と、を有する請求項1に記載の同期整流回路。
- 前記整流スイッチはNチャネルMISFETであり、ゲート−ソース電圧を前記制御信号とし、
前記第1の比較手段は、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第1の電流値に相当する第1の閾値と比較し、
前記第2の比較手段は、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第2の電流値に相当する第2の閾値と比較するよう構成された請求項3に記載の同期整流回路。 - 正極端子と負極端子を有する直流電圧源を有し、前記整流スイッチのソース端子を前記負極端子に接続し、
前記駆動手段が、
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以下であれば、前記整流スイッチのゲート端子を前記正極端子の電位にプルアップする第1の補助スイッチと、
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以上であれば、前記整流スイッチのゲート−ソース間を放電する電流源回路と、
前記第2の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第2の閾値以上であれば、前記整流スイッチのゲートを前記負極端子の電位にプルダウンする第2の補助スイッチと、を有する請求項4に記載の同期整流回路。 - 前記電流源回路は、前記制御信号がゲート閾値電圧以上を維持するように前記整流スイッチのゲート−ソース間を放電するよう構成された請求項5に記載の同期整流回路。
- 前記駆動回路は、前記整流スイッチのゲート−ソース電圧と第3の閾値とを比較する第3の比較手段を有し、
前記電流源回路は、
前記第1の比較手段の出力と前記第3の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以上であり、且つ前記ゲート−ソース電圧が前記第3の閾値以上であれば、前記整流スイッチのゲート−ソース間を放電するよう構成された請求項6記載の同期整流回路。 - 前記整流スイッチはPチャネルMISFETであり、ソース−ゲート電圧を前記制御信号とし、
前記第1の比較手段は、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第1の電流値に相当する第1の閾値と比較し、
前記第2の比較手段は、前記整流スイッチの導通状態におけるドレイン−ソース電圧を前記第2の電流値に相当する第2の閾値と比較するよう構成された請求項3に記載の同期整流回路。 - 正極端子と負極端子を有する直流電圧源を有し、前記整流スイッチのソースを前記正極端子に接続し、前記駆動手段は、
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以上であれば、前記整流スイッチのゲート端子を前記負極端子の電位にプルダウンする第1の補助スイッチと、
前記第1の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以下であれば、前記整流スイッチのゲート−ソース間を放電する電流源回路と、
前記第2の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第2の閾値以下であれば、前記整流スイッチのゲートを前記正極端子の電位にプルアップする第2の補助スイッチと、を有する請求項8に記載の同期整流回路。 - 前記電流源回路は、前記制御信号がゲート閾値電圧以上を維持するよう前記整流スイッチのソース−ゲート間を放電するよう構成された請求項9に記載の同期整流回路。
- 前記駆動手段は、前記整流スイッチのソース−ゲート電圧と第3の閾値とを比較する第3の比較手段を有し、
前記電流源回路が、
前記第1の比較手段の出力と前記第3の比較手段の出力によって駆動され、前記整流スイッチの導通状態におけるドレイン−ソース電圧が第1の閾値以下であり、且つ前記ソース−ゲート電圧が第3の閾値以上であれば、前記整流スイッチのソース−ゲート間を放電するよう構成された請求項10に記載の同期整流回路。 - 正極端子と負極端子を有する直流電圧源と、
前記直流電圧源の正極端子に一端が接続され、他端がインダクタ及び平滑手段を介して負荷に接続されたスイッチと、
前記スイッチの他端に接続され同期整流回路と、を具備するスイッチング電源であって、
前記同期整流回路が、制御信号のレベルに応じて導通又は遮断状態となる整流スイッチと、
前記整流スイッチに流れる電流を第1の電流値と第2の電流値を閾値として検出する電流検出手段と、
前記電流検出手段の出力に応じて前記制御信号のレベルを変更する駆動手段と、を有し、
前記駆動手段が、前記整流スイッチに流れる電流が前記第1の電流値以上であれば前記制御信号を第1のレベルとし、前記整流スイッチに流れる電流が前記第1の電流値と前記第2の電流値との間であれば前記制御信号を前記第2のレベルへ向かって変化させ、前記整流スイッチが流れる電流が第2の電流値以下であれば前記制御信号を第2のレベルとするよう構成されたスイッチング電源。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004231540A JP4326427B2 (ja) | 2004-08-06 | 2004-08-06 | 同期整流回路及びこれを用いたスイッチング電源 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004231540A JP4326427B2 (ja) | 2004-08-06 | 2004-08-06 | 同期整流回路及びこれを用いたスイッチング電源 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006050858A JP2006050858A (ja) | 2006-02-16 |
JP4326427B2 true JP4326427B2 (ja) | 2009-09-09 |
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ID=36028735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004231540A Expired - Fee Related JP4326427B2 (ja) | 2004-08-06 | 2004-08-06 | 同期整流回路及びこれを用いたスイッチング電源 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4326427B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4784155B2 (ja) * | 2005-05-30 | 2011-10-05 | 富士電機株式会社 | Dc−dcコンバータ |
JP4925922B2 (ja) * | 2007-05-23 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | スイッチングレギュレータ |
JP5287030B2 (ja) * | 2008-08-20 | 2013-09-11 | 株式会社リコー | Dc−dcコンバータおよび制御方法 |
JP5375226B2 (ja) * | 2009-03-16 | 2013-12-25 | 株式会社リコー | 同期整流型スイッチングレギュレータ及びその動作制御方法 |
JP5376512B2 (ja) * | 2009-05-21 | 2013-12-25 | スパンション エルエルシー | 電源装置 |
CN101662219B (zh) * | 2009-06-25 | 2011-08-31 | 成都芯源系统有限公司 | 一种整流管实时控制电路及其轻载控制方法 |
CN113938048A (zh) * | 2021-09-09 | 2022-01-14 | 广州金升阳科技有限公司 | 一种波峰波谷开通控制方法及控制器 |
-
2004
- 2004-08-06 JP JP2004231540A patent/JP4326427B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006050858A (ja) | 2006-02-16 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060928 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060928 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090423 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |