JP4265817B1 - 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 - Google Patents

半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 Download PDF

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Abstract

【課題】情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを提供する。
【解決手段】半導体メモリ(110)は、半導体基板(101)上に形成した絶縁膜(105)上に、極薄Si酸化膜により被膜したSiからなる量子ドット(311)を積層し、その上に高誘電率絶縁膜(322)で被膜した量子ドット(321)を積層し、さらに高誘電率絶縁膜(412)で被膜したSiからなる量子ドット(411)を積層した複合フローティング構造を有する。量子ドット(321)は、コア層(3211)と、コア層(3211)を覆うクラッド層(3212)とからなる。そして、コア層(3211)における電子の占有準位は、クラッド層(3212)における電子の占有準位よりも低い。
【選択図】図4

Description

この発明は、半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法に関し、特に、複合フローティングゲート構造を有する半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法に関するものである。
従来、量子ドットを用いた発光素子が知られている(特開2006−32564号公報)。
この発光素子は、MOS(Metal Oxide Semiconductor)電界効果トランジスタ型の発光素子であり、ゲート酸化膜とゲート電極との間に量子ドットを含む。
そして、量子ドットは、シリコン(Si)殻内にゲルマニウム(Ge)核を含む構造からなる。
この発光素子は、量子ドットのSi殻内の電子と、Ge核内の正孔とが再結合することによって発光する。
しかしながら、特開2006−32564号公報に開示された量子ドットは、Ge核の伝導帯端がSi殻の伝導帯端よりもエネルギー的に高いため、電子を量子ドット内に閉じ込めることが困難である。その結果、量子ドットを用いた半導体メモリにおいて、情報の保持特性が低下するという問題がある。
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを提供することである。
また、この発明の別の目的は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを用いた半導体メモリシステムを提供することである。
さらに、この発明の別の目的は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリに用いられる量子ドットの製造方法を提供することである。
この発明によれば、半導体メモリは、フローティングゲート構造を有する半導体メモリであって、電荷蓄積ノードと、制御ノードとを備える。電荷蓄積ノードは、第1の量子ドットを含み、電子を蓄積する。制御ノードは、第2の量子ドットを含み、電子の電荷蓄積ノードへの注入および/または放出を行なう。そして、第1の量子ドットは、コア層と、前記コア層を覆うクラッド層とを含む。コア層における電子の占有準位は、クラッド層における電子の占有準位よりも低い。
好ましくは、制御ノードは、第1および第2の制御ノードを含み、電荷蓄積ノードは、第1の制御ノードと第2の制御ノードとの間に積層される。
好ましくは、電荷蓄積ノードは、第1の量子ドットと、第1の量子ドットを覆う第1の被覆材料とからなる。制御ノードは、第2の量子ドットと、第2の量子ドットを覆う第2の被覆材料とからなる。第1の量子ドットは、第2の量子ドットと異なる材料からなる。第1の被覆材料は、第2の被覆材料と異なる材料からなる。
好ましくは、第1の量子ドットのコア層は、金属と半導体との化合物からなる。第1の量子ドットのクラッド層は、半導体からなる。第2の量子ドットは、金属シリサイド量子ドットからなる。
好ましくは、コア層は、シリコンと金属との金属シリサイドからなる。クラッド層は、シリコンからなる。
好ましくは、金属は、ニッケルまたはタングステンである。
好ましくは、コア層は、ゲルマニウムと金属との化合物からなる。クラッド層は、ゲルマニウムからなる。
好ましくは、金属は、ニッケルまたはタングステンである。
また、この発明によれば、半導体メモリシステムは、半導体メモリと、光源とを備える。半導体メモリは、フローティングゲート構造を有する。光源は、半導体メモリに光を照射する。そして、半導体メモリは、フローティングゲートと、ゲート電極とを含む。フローティングゲートは、第1の量子ドットを含み、かつ、電子を蓄積する電荷蓄積ノードと、第2の量子ドットを含み、かつ、電子の電荷蓄積ノードへの注入および/または放出を行なう制御ノードとからなる。ゲート電極は、光源からの光を電荷蓄積ノードに導く。第1の量子ドットは、コア層と、コア層を覆うクラッド層とを含み、コア層における電子の占有準位は、クラッド層における電子の占有準位よりも低い。
さらに、この発明によれば、量子ドットの製造方法は、フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、半導体基板上に酸化膜を形成する第1のステップと、酸化膜上に第1の量子ドットを形成する第2のステップと、第1の量子ドット上に第2の量子ドットを堆積する第3のステップと、第2の量子ドット上に金属薄膜を堆積する第4のステップと、第2の量子ドットおよび金属薄膜に対して加熱処理またはリモート水素プラズマ処理を施す第5のステップと、第5のステップで生成された半導体と金属との化合物上に第3の量子ドットを堆積する第6のステップとを備える。
好ましくは、第5のステップにおいて、リモート水素プラズマ処理は、半導体基板を電気的にフローティングして行なわれる。
好ましくは、第4のステップにおいて、半導体基板の電子親和力よりも大きい電子親和力を有する金属薄膜が第2の量子ドット上に堆積される。
好ましくは、半導体基板は、シリコンからなり、金属薄膜は、ニッケル薄膜またはタングステン薄膜からなる。
この発明による半導体メモリにおいては、電荷蓄積ノードの量子ドットは、電子の占有準位がクラッド層よりも低いコア層をクラッド層の内部に含む。その結果、電荷蓄積ノードの量子ドットに注入された電子は、コア層に閉じ込められ、電荷蓄積ノードにおける電子の保持能力が高くなる。
従って、この発明によれば、半導体メモリにおける電子(=情報)の保持能力を向上できる。また、電荷蓄積ノードにおける電子の保持能力が高くなる結果、半導体基板と、制御ノードとの間に存在する絶縁膜の膜厚を薄くできので、高速のメモリ書込およびメモリ消去を実現できる。
この発明の実施の形態による半導体メモリの断面図である。 リモート水素プラズマ処理を行なうためのプラズマ処理装置の概略図である。 図2に示すプラズマ処理装置を用いた量子ドットの製造方法を説明するための工程図である。 この発明の実施の形態による他の半導体メモリの断面図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第1のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第2のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第3のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第4のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第5のエネルギーバンド図である。 半導体メモリにおけるメモリ書込動作とメモリ消去動作とを説明するための第6のエネルギーバンド図である。 表面電位と時間との関係を示す図である。 この発明による半導体メモリを用いた半導体メモリシステムの概略図である。
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
図1は、この発明の実施の形態による半導体メモリの断面図である。図1を参照して、この発明の実施の形態による半導体メモリ100は、半導体基板101と、ソース電極102と、ドレイン電極103と、絶縁膜105と、複合フローティングゲート300と、ゲート電極104と、サイドウォール106とを備える。
半導体メモリ100は、絶縁膜105とゲート電極104とに挟まれる部分に複合フローティングゲート300を配置した構造からなる。そして、複合フローティングゲート300は、制御ノード310および電荷蓄積ノード320の積層により構成される。制御ノード310は、量子ドット311と、それを被膜するSi酸化膜312とによって構成され、電荷蓄積ノード320は、量子ドット321と、それを被膜する高誘電率絶縁膜322とによって構成される。
また、量子ドット321は、コア層3211と、コア層3211を覆うクラッド層3212とからなる。コア層3211は、たとえば、ニッケルシリサイドからなり、クラッド層3212は、たとえば、Siからなる。
そして、それぞれの材料の組み合わせと、ノードの積層の組み合わせにより、半導体メモリ100の作用が異なる。
ここで量子ドットとは、導電性材料により成る量子構造体を意味し、論理値“1”がドットに設定された場合、ドットの静電エネルギーの増加が室温のエネルギーである26meVよりも大きくなる程度に小さなサイズを有する半導体単結晶から構成された球状あるいは半球状の微細結晶である。当該材料にSiを用いた場合、典型的には10nm以下の大きさである。ここで、膜とは、上記量子ドットを被膜するものであり、種々の材料を選択できる。
半導体基板101は、面方位を有するn型単結晶シリコン(Si)基板からなる。ソース電極102およびドレイン電極103は、半導体基板101の一主面側に形成される。そして、ソース電極102およびドレイン電極103は、p型Siからなる。
絶縁膜105は、SiOからなり、半導体基板1の一主面に接して形成される。そして、絶縁膜105は、約2nm〜4nmの膜厚を有する。この2nm〜4nmの膜厚は、電子が絶縁膜105をトンネル可能な膜厚である。
複合フローティングゲート300は、絶縁膜105に接して形成される。ゲート電極104は、複合フローティングゲート300に接して形成される。そして、ゲート電極104は、不純物半導体または半透明導電体からなる。より具体的には、ゲート電極104は、タンタル(Ta)、アルミニウム(Al)、タングステン(W)およびモリブデン(Mo)等の純金属あるいはそれらの合金、ITO(Indium Tin Oxide)およびIZO(Indium Zinc Oxide)等の透明導電体または不純物を高濃度にドープして低抵抗化した半導体等からなる。
サイドウォール106は、シリコン酸化膜を含む絶縁膜からなり、複合フローティングゲート300およびゲート電極104を両側から挟むように絶縁膜105上に形成される。
複合フローティングゲート300は、制御ノード310と、電荷蓄積ノード320とからなる。制御ノード310は、絶縁膜105に接して形成される。電荷蓄積ノード320は、制御ノード310に接して形成される。このように、複合フローティングゲート300は、電荷蓄積ノード320を制御ノード310上に積層した2層構造からなる。
制御ノード310は、複数の量子ドット311と、Si酸化膜312とからなる。複数の量子ドット311は、絶縁膜105上に二次元的に形成される。そして、複数の量子ドット311の各々は、略半球状のSi結晶からなり、10nm以下の直径および7nmの高さを有する。Si酸化膜312は、複数の量子ドット311を覆うように形成される。
電荷蓄積ノード320は、複数の量子ドット321と、高誘電率絶縁膜322とからなる。複数の量子ドット321は、制御ノード310のSi酸化膜312上に二次元的に形成される。そして、複数の量子ドット321の各々は、約6nmの平均的な高さを有する。
高誘電率絶縁膜322は、複数の量子ドット321を覆うように形成される。そして、高誘電率絶縁膜322は、タンタル酸化膜(Ta酸化膜)またはジルコニウム酸化膜(Zr酸化膜)からなる。
なお、高誘電率絶縁膜322としてTa酸化膜またはZr酸化膜を用いるのは、次の理由による。データ通信に広く使われている赤外域の光で電子を励起し、量子ドットへ注入することが可能となり、高速通信ネットワークから本発明の半導体メモリ100を用いて作成した集積回路からのデータ出力が実現できるからである。
絶縁膜105は、正の電圧がゲート電極104に印加されると、半導体基板101中の電子をトンネルによって量子ドット311中へ通過させ、または量子ドット311中の電子をトンネルによって半導体基板101へ通過させる。
制御ノード310は、電子の半導体基板101から電荷蓄積ノード320への注入および電子の電荷蓄積ノード320から半導体基板101への放出を制御する機能を有する。電荷蓄積ノード320は、半導体基板101から制御ノード310を介して注入された電子を保持する機能を有する。
図2は、リモート水素プラズマ処理を行なうためのプラズマ処理装置の概略図である。図2を参照して、プラズマ処理装置600Aは、石英管610と、反応室620と、基板ホルダー630と、ヒーター640と、配管650と、バルブ660と、アンテナ670と、マッチング回路680と、高周波電源690とを備える。
石英管610は、10cmφの直径を有し、その一方端が反応室620内に挿入されるように固定される。反応室620は、中空の円筒形状からなり、上面620Aに石英管610の一方端を挿入するための開口部621を有し、側面620Bに排気口622を有する。そして、反応室620は、開口部621から石英管610の一方端が挿入されることによって、内部空間が石英管610の内部空間と連通する。従って、ポンプ(図示せず)によって反応室620および石英管610の内部の気体を排気口622を介して排気できる。
基板ホルダー630は、反応室620の下面620C上に配置される。ヒーター640は、シリコンカーバイド(SiC)からなり、基板ホルダー630内に配置される。
配管650は、バルブ660を介して石英管610の他方端に連結される。バルブ660は、配管650に装着される。アンテナ670は、基板ホルダー630上に設置された基板700Aから32cmの位置で石英管610の周囲を取り巻くように配置される。そして、アンテナ670は、その一方端がマッチング回路680に接続され、他方端が接地される。
マッチング回路680は、アンテナ670の一方端と高周波電源690との間に接続される。高周波電源690は、マッチング回路680と、接地ノードとの間に接続される。
ヒーター640は、基板ホルダー630を介して基板700Aを所定の温度に加熱する。配管650は、水素(H)ガスをボンベ(図示せず)から石英管610内に導く。バルブ660は、Hガスを石英管610内へ供給し、またはHガスの石英管610内への供給を遮断する。
マッチング回路680は、高周波電源690から供給された高周波電力の高周波電源690側への反射を低くして高周波電力をアンテナ670へ供給する。高周波電源690は、60MHzの高周波電力をマッチング回路680を介してアンテナ670へ供給する。
プラズマ処理装置600Aにおける処理動作について説明する。基板700Aが基板ホルダー630上に配置され、排気口622から反応室620および石英管610の真空引きが行なわれる。
その後、バルブ660が開けられ、ボンベ(図示せず)から所定量のHガスが配管650を介して石英管610内へ導入される。そして、石英管610内の圧力が所定の圧力に達すると、高周波電源690は、60MHzの高周波電力をマッチング回路680を介してアンテナ670に供給する。この場合、マッチング回路680は、高周波電源690から供給された高周波電力の高周波電源690側への反射が最も低くなるように調整される。
そうすると、石英管610内でプラズマ710が発生し、主に原子状水素がプラズマ710の発生領域から基板700Aの方向へ石英管610内を拡散し、基板700A表面に到達する。そして、原子状水素は、基板700A表面を処理する。
所定の処理時間が経過すると、高周波電源690がオフされ、バルブ660が閉じられて処理動作が終了する。
図3は、図2に示すプラズマ処理装置600Aを用いた量子ドットの製造方法を説明するための工程図である。図3を参照して、量子ドットの製造が開始されると、n型Siからなる半導体基板10をRCA洗浄し、半導体基板10の一主面を2%の酸素雰囲気中において約1000℃で酸化することにより半導体基板10の一主面の全面にSiO膜20を形成する。そして、SiO膜20の表面を0.1%のフッ酸で洗浄する。これによって、SiO膜20の表面がOH21によって終端される(図3の工程(a)参照)。
その後、シラン(SiH)ガスを原料として、減圧化学気相堆積法(LPCVD:Low Pressure Chemical Vapour Deposition)によって量子ドット30を自己組織的にSiO膜20上に形成する(図3の工程(b)参照)。
引き続いて、SiHガスを原料として、LPCVD法によって量子ドット40を量子ドット30上に形成する(図3の工程(c)参照)。
そして、ニッケル(Ni)薄膜50を量子ドット40上に形成する(図3の工程(d)参照)。この場合、Ni薄膜50は、1.8nmの膜厚を有する。
そうすると、量子ドット30/量子ドット40/Ni薄膜50をプラズマ処理装置600Aの基板ホルダー630にセットし、上述した方法によって、量子ドット30/量子ドット40/Ni薄膜50をリモート水素プラズマ処理する(図3の工程(e)参照)。この場合、リモート水素プラズマ処理は、表1に示す条件を用いて行なわれる。
Figure 0004265817
表1に示すとおり、量子ドット30/量子ドット40/Ni薄膜50は、室温でリモート水素プラズマ処理される。
そして、5分間のリモート水素プラズマ処理が終了すると、量子ドット40/Ni薄膜50がNiシリサイドドット60になり、Niシリサイドドット60が量子ドット30上に形成される(図3の工程(f)参照)。
その後、SiHガスを原料として、LPCVD法によって量子ドット70をNiシリサイドドット60上に形成する(図3の工程(g)参照)。
これによって、Niシリサイドドット60をSi層で覆った量子ドットが完成する。したがって、図1に示す量子ドット321は、図3に示す工程(a)〜工程(g)に従って作製される。
なお、量子ドット40/Ni薄膜50は、半導体基板10を電気的にフローティングした状態でリモート水素プラズマによって処理される。つまり、量子ドット40/Ni薄膜50は、プラズマ710中で発生した各種のイオンによるダメージを抑制した状態でリモート水素プラズマによって処理される。従って、Niシリサイドドット60を製造できる。
半導体メモリ100の製造方法について説明する。n型Siからなる半導体基板101の一主面にBを高濃度にドープすることによってソース電極102およびドレイン電極103を形成する。
その後、半導体基板101の一主面を2%の酸素雰囲気中において約1000℃で酸化することにより半導体基板101の一主面の全面にSiO膜を形成し、その形成したSiO膜をフォトリソグラフィーによってパターンニングして絶縁膜105を形成する。
そして、絶縁膜105の表面を0.1%のフッ酸で洗浄する。これによって、絶縁膜105の表面がOHによって終端される。その後、SiHガスを原料として、LPCVD法によって量子ドット311を自己組織的に絶縁膜105上に形成する。
そして、量子ドット311を酸素雰囲気中で酸化し、2nm程度の膜厚を有するSi酸化膜312を形成する。その後、上述した方法によって、量子ドット321をSi酸化膜312上に形成する。
引き続いて、高誘電体絶縁膜322を量子ドット321上に形成し、ゲート電極104を高誘電体絶縁膜322上に形成する。
その後、フォトリソグラフィーによって量子ドット311、Si酸化膜312、量子ドット321、高誘電体絶縁膜322およびゲート電極104を所定の寸法にパターンニングし、量子ドット311、Si酸化膜312、量子ドット321、高誘電体絶縁膜322およびゲート電極104の両側にサイドウォール106を形成する。これによって、半導体メモリ100が完成する。
従来、絶縁膜105として、酸化ハフニウム(HfO)膜が用いられているため(J.J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33)、絶縁膜105と半導体基板101との界面に欠陥が存在し、その欠陥のために、高密度の界面準位が発生し、デバイスをオン動作させるときのキャリアを捕獲するので、閾値電圧の上昇および電界効果移動度の低下を招く。
しかし、この発明による半導体メモリ100においては、上述したように、絶縁膜105と半導体基板101との界面は、SiOとSiとにより形成されているので、極めて清浄で、かつ、界面準位が低い。従って、この発明による半導体メモリ100では、閾値電圧の増加または電界効果移動度の低下という問題は、発生しない。
図4は、この発明の実施の形態による他の半導体メモリの断面図である。この発明の実施の形態による半導体メモリは、図4に示す半導体メモリ110であってもよい。図4を参照して、半導体メモリ110は、図1に示す半導体メモリ100の複合フローティングゲート300を複合フローティングゲート400に代えたものであり、その他は、半導体メモリ100と同じである。
複合フローティングゲート400は、図1に示す複合フローティングゲート300に制御ノード410を追加したものであり、その他は、複合フローティングゲート300と同じである。
制御ノード410は、電荷蓄積ノード320上に形成される。このように、複合フローティングゲート400は、上述した2層構造からなる複合フローティングゲート300上に制御ノード410を積層した3層構造を有する。そして、複合フローティングゲート400は、絶縁膜105とゲート電極104との間に配置される。
制御ノード410は、半導体メモリ110のメモリ消去における電子の放出を制御する機能を有する。そして、制御ノード410は、複数の量子ドット411と、高誘電率絶縁膜412とからなる。
複数の量子ドット411は、電荷蓄積ノード320の高誘電率絶縁膜322上に二次元的に形成される。そして、複数の量子ドット411の各々は、略球状のSi結晶からなり、6nm(10nm以下であればよい)の平均高さを有する。高誘電率絶縁膜412は、複数の量子ドット411を覆うように形成される。そして、高誘電率絶縁膜412は、Ta酸化膜またはZr酸化膜からなる。
なお、高誘電率絶縁膜412がTa酸化膜またはZr酸化膜からなる理由は、上述した高誘電率絶縁膜322がTa酸化膜またはZr酸化膜からなる理由と同じである。
半導体メモリ110の製造方法について説明する。半導体メモリ110は、上述した半導体メモリ100の製造方法において、電荷蓄積ノード320を形成した後、ゲート電極104を形成する前に、量子ドット311と同じ方法によって量子ドット411を形成し、その形成した量子ドット411上に高誘電率絶縁膜322と同じ方法によって高誘電率絶縁膜412を形成する工程を挿入すればよい。
その他は、半導体メモリ100と同じである。
上述した図1および図4において、各ノードの境界は、説明のために略水平面で区切って図示しているが、実際は、膜の上に量子ドットを2次元に配置している。そのため、絶縁膜105と制御ノード310との境界は、略水平面に近いが、制御ノード310と電荷蓄積ノード320との境界、電荷蓄積ノード320と制御ノード410との境界は、量子ドットの形状によって凹凸が存在する。
また、後述するが、本発明の半導体メモリ100,110は、半導体基板101から電子をSi系量子ドット311または量子ドット321に注入することにより書き込み動作を行ない、また、当該電子を半導体基板101へ放出することによって消去を行なう。
従って、高誘電率絶縁膜322の膜厚が厚くても電子放出に影響がなく、従来例(J. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33)で発生した消去速度が遅いという問題は発生しない。
[半導体メモリの動作]
半導体メモリ100,110におけるメモリ書込動作とメモリ消去動作とについて説明する。
図5〜図10は、それぞれ、半導体メモリ100,110におけるメモリ書込動作とメモリ消去動作とを説明するための第1から第6のエネルギーバンド図である。
以下の説明では、半導体メモリ110におけるトランジスタキャパシタ部のエネルギーバンド図を参照してメモリ書き込み動作およびメモリ消去動作を説明する。
まず、図5を参照して、半導体メモリ110のゲート電極104に正の電圧が印加されていないときのエネルギーバンド図について説明する。制御ゲート310の量子ドット311は、絶縁膜105とSi酸化膜312とによって挟まれており、ナノサイズを有するため、離散的なエネルギー準位LV1が量子ドット311の伝導帯中に存在する。同様に、離散的なエネルギー準位LV3が量子ドット411の伝導帯中に存在する。
また、量子ドット321は、ニッケルシリサイドからなるコア層3211がSiからなるクラッド層3212によって覆われた構造からなるので、コア層3211がクラッド層3212によって挟み込まれ、離散的なエネルギー準位LV2がコア層3211の伝導帯中に存在する。そして、コア層3211およびクラッド層3212は、ショットキー接合を構成する。
上述したエネルギー準位LV1〜LV3は、電子に対するエネルギー準位である。そして、量子ドット311は、量子ドット411と同じSi結晶からなっているので、エネルギー準位LV1は、エネルギー準位LV3と同じである。また、量子ドット321は、量子ドット311,411と異なる材料からなっているので、エネルギー準位LV2は、エネルギー準位LV1,LV3よりも低い。更に、量子ドット321は、半導体基板101とも異なる材料からなっているので、エネルギー準位LV2は、半導体基板101の伝導帯よりも低い。
このように、半導体メモリ110においては、電荷蓄積ノード320における量子ドット321の電子に対するエネルギー準位LV2は、電荷蓄積ノード320の両側に存在する制御ノード310,410における量子ドット311,411の電子に対するエネルギー準位LV1,LV3よりも低い。
したがって、電荷蓄積ノード320は、量子ドット321の電子に対するエネルギー準位LV2が量子ドット311,411の電子に対するエネルギー準位LV1,LV3よりも低くなるように制御ノード310,410と異なる材料からなる。
また、量子ドット321は、コア層3211およびクラッド層3212は、コア層3211からクラッド層3212への方向へ障壁が存在するショットキー接合を構成する材料からなる。
次に、図6を参照して、図5に示すエネルギーバンド図を有する半導体メモリ110におけるメモリの書き込み動作は、ゲート電極104に正の電圧を印加し、半導体基板101から電子を量子ドット311や量子ドット321に注入することにより行われる。
ゲート電極104に正の電圧を印加すると、半導体基板101の電子600が絶縁膜105をトンネルして制御ノード310の量子ドット311へと注入される。量子ドット311へ電子が注入されると、量子ドット311の静電エネルギーが上昇するため、量子ドット311中の電子保持によって半導体基板101のバンドは、下側に曲げられる。この状態は、論理上の「1」と判定される。
正の電圧をゲート電極104に更に印加すると、さらに、半導体基板101の電子が絶縁膜105をトンネルして制御ノード310の量子ドット311へと注入される。これによって、量子ドット311へ2個目の電子700が注入される(図7参照)。この状態は、論理上の「2」と判定される。
このように、ゲート電極104に正電圧を印加することによって、半導体基板101の電子600が1個ずつ絶縁膜105をトンネルして制御ノード310の量子ドット311へと注入される。この状態をもって多値表現が可能となる。
量子ドット311に注入された数個の電子は、光入力または電子放出操作のない間は量子ドット311に保持される。
また、半導体メモリ110のゲート電極104に正電圧を更に印加すると、上記と同様に、半導体基板101から電子801が量子ドット311内に注入される(図8参照)。そして量子ドット311に蓄積されている電子の量が一定基準を超すと、Si系量子ドット311内に保持されている電子802は、Si酸化膜312をトンネルして量子ドット321のコア層3211内に注入される(図8参照)。
量子ドット321は、ナノ(量子)構造であるため、離散化したエネルギー準位LV2が存在し、このエネルギー準位LV2は、制御ノード310,410中の量子ドット311,411のエネルギー準位LV1,LV3よりも低い。その結果、量子ドット321は、電子保持によるしきい値シフトの検知が可能であり、さらには、金属系材料を用いているため、保持電子数の制限がなく、多数の電子を安定に保持できる。そのため、電子保持時間が長くなり、結果として情報の保持時間が長くなる。さらには、電荷保持ノードとして量子ドット321を用いることで、電子の注入に必要な時間、すなわち情報書き込み時間に大きく影響を及ぼす絶縁膜105を極めて薄膜化することが可能となるため、書き込み速度も同時に効率良く改善できる。
これに対して、特開平9−260611号公報あるいはJ. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33で開示された技術では、電荷保持ノード材料と電子が放出される半導体基板101とが同一材料であるため、保持時間を改善するための絶縁膜105の薄膜化が困難であり、絶縁膜105を比較的厚く設定しなければならないことから、書き込み時間の短縮を同時に達成させることは困難である。
また、量子ドット321は、コア層3211をクラッド層3212によって覆った構造からなり、コア層3211がニッケルシリサイドからなり、クラッド層3212がSiからなるため、コア層3211からクラッド層3212への方向へ障壁が存在する。
その結果、コア層3211のエネルギー準位LV2に保持された電子は、クラッド層3212へ移動し難くなる。
したがって、量子ドット321をSiドットによって構成した場合よりも情報の保持特性を向上できる。
以上説明した本発明に係る半導体メモリ110によれば、ゲート電極104である不純物半導体または半透明金属からの電気的パルスまたは光パルスにより量子ドット311および量子ドット321への電子の注入を高速で効率的に行なうことが可能となる。
また、さらに、本発明の半導体メモリ110は、絶縁膜105と半導体基板101との境界面がSiOとSiあるいはシリサイド界面なので、閾値電圧の増加や電界効果移動度の低下を招くことなく、良好なトランジスタ特性が実現できる。
次に、本発明に係る半導体メモリ110におけるメモリの消去動作について説明する。本発明に係る半導体メモリ110におけるメモリの消去は、ゲート電極104に光を照射したり、負の電圧を印加したりして、量子ドット311や量子ドット321に注入された電子を半導体基板101へ放出することによって行なわれる。
以下、図9および図10を参照して、半導体メモリ110の消去動作を説明する。なお、本発明では、半導体メモリ100の構造と、半導体メモリ110の構造とがあるが、同様の動作を示す段階があるので、半導体メモリ110の構造におけるトランジスタキャパシタ部の構造で説明を行う。
一旦、書き込んだ情報を消去する場合、ゲート電極104から微弱な光900を入射する。微弱な光900がゲート電極104に入射されると、内部光電効果によって、電荷蓄積ノード320の量子ドット321に保持された電子が励起される。その結果、半導体メモリ100では、量子ドット321に保持された電子は、制御ノード310の量子ドット311中へ当該電子901が放出される(図9参照)。
そして、ゲート電極104に負電圧をさらに印加することで量子ドット311中の電子902は、半導体基板101へ放出される(図9参照)。
また、半導体メモリ110では、量子ドット321に保持された電子901,903がそれぞれ制御ノード310の量子ドット311中、および制御ノード410の量子ドット411中へ分散して放出される。(図9参照)。
そして、ゲート電極104に負電圧をさらに印加することで量子ドット311中の電子902のみが半導体基板101へ放出される(図9参照)。
即ち、半導体メモリ110では、電荷蓄積ノード320の量子ドット321に保持された電子を放出する際、制御ノード310の量子ドット311中と、制御ノード410の量子ドット411中とへ分散されることにより、一斉に保持電子を全部放出することなく、制御ノード310の量子ドット311中に放出された電子のみをゲート電圧で制御しながら放出するようにしている(図10参照)。
その結果、多値メモリの部分的な消去動作が可能となるので、メモリ消去動作の制御をより確実化させることができる。
また、一度に全ての電子を放出する場合は、ゲート電極104に負電圧を印加した状態でゲート電極104に微弱な光900を照射する。これにより、内部光電効果によって量子ドット321内の保持電子を一挙に制御ノード310の量子ドット311中に放出でき、さらに電圧を印加することで、量子ドット311中に保持されていた電子が半導体基板101に放出され、保持電子がなくなるため、データは消去されたことになる。
なお、量子ドット321に対する制御ノード310の量子ドット311および制御ノード410の量子ドット411のバリアは、低いために赤外域の光でも容易に電子を放出できるので、現在、光データ通信に広く使われている赤外域の光で本発明の半導体メモリ110からのデータ出力が可能であるという利点を有する。
なお、微弱な光900の光源として、メモリパッケージ内部に有機EL材料を塗布することで実現してもよい。
従来技術(J. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33)に開示されているような量子ドットの上下を高誘電率絶縁膜で挟むような構造の場合、ゲート電圧は、両方の高誘電率絶縁膜に同様にかかり、ゲート絶縁膜側の高誘電率絶縁膜での電圧降下が無視できない。このため、電子放出に重要な絶縁膜105(トンネル酸化膜)に十分な電界を発生させるためには高いゲート電圧を印加せざるを得なくなる。
これに対して、本発明の半導体メモリ100,110は、高誘電率絶縁膜(322,412)をゲート絶縁膜322として利用し、Si酸化膜312および絶縁膜105(トンネル酸化膜)にはSi系酸化膜をそれぞれ用いているので、電子放出の負電圧印加時に高誘電率絶縁膜に印加される電界は、小さく、トンネル酸化膜である絶縁膜105に強い電界が印加されるので、量子ドット321に注入された電子を短時間かつ比較的低いゲート電圧で効果的に半導体基板101へ放出することが可能であり、複合フローティングゲート(300,400)での電子移動を利用するため、J. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33でHfO膜を用いた場合に発生する消去速度低下の問題が発生せず、高速な光応答が期待できる。従って高速なメモリの消去が実現できる。
以上、説明したような複合フローティングゲート(300,400)および、電子の注入および放出手段をとることによって、本発明に係る半導体メモリ100,110において、多値記憶動作を実現できる。
また、Si系量子ドットに比べ電子系に対する深いポテンシャル井戸が実現できるシリサイド量子ドットに電子を注入することにより、注入された電子は、上記シリサイド量子ドット内に安定して蓄積可能となり、電子を放出しにくくなる。その結果、絶縁膜105の薄膜化による書き込み・消去時間の低減が改善できるため、多値記憶動作を安定かつ高速に実現可能となる。
図11は、表面電位と時間との関係を示す図である。図11において、縦軸は、表面電位を表し、横軸は、時間を表す。また、曲線k1は、ニッケルシリサイド(NiSi)からなる量子ドットの表面電位を示し、曲線k2は、Siからなる量子ドットの表面を示す。
図11を参照して、NiSiからなる量子ドットの表面電位は、時間の経過とともに低下し、約30分以降、約20mVで飽和する(曲線k1参照)。
一方、Siからなる量子ドットの表面電位は、時間の経過とともに急激に停止し、約30分で5mVまで低下する(曲線k2参照)。
したがって、NiSiからなる量子ドットは、Siからなる量子ドットよりも表面電位の保持特性が良い。
半導体メモリ100,110は、NiSiからなるコア層3211をSiからなるクラッド層3212によって覆った量子ドット321を電荷蓄積ノード320に用いているので、上述したNiSiからなる量子ドットの表面電位の保持特性が良好なことと、コア層3211からクラッド層3212への方向へ障壁が存在するショットキー接合が量子ドット321中に存在することとによって、半導体メモリ100,110における電子(情報)の保持特性を向上できる。
[応用例]
図12は、この発明による半導体メモリを用いた半導体メモリシステムの概略図である。図12を参照して、半導体メモリシステム800は、半導体メモリ110と、光源810とを備える。
半導体メモリシステム800においては、半導体メモリ110のゲート電極104は、ITOおよびIZO等の透過型のゲート電極からなる。
光源810は、上述した微弱な光900をゲート電極104側から半導体メモリ110に照射する。これによって、半導体メモリ110の電荷蓄積ノード320に保持された電子は、励起されて制御ノード410または半導体基板101へ放出され、半導体メモリ110におけるメモリ消去が行なわれる。
なお、半導体メモリシステム800においては、半導体メモリ110に代えて半導体メモリ100を用いてもよい。この場合も、ゲート電極104は、ITOおよびZnO等の透過型のゲート電極からなる。
上記においては、半導体基板101は、n型単結晶Si基板からなると説明したが、この発明においては、これに限らず、半導体基板101は、単結晶半導体基板、化合物半導体基板、絶縁体上に形成された単結晶半導体薄膜(SOI:Silicon On Insulator)、化合物半導体薄膜、絶縁体上に形成された多結晶半導体、および多結晶化合物半導体薄膜等のいずれかからなっていればよい。
また、上記においては、量子ドット311は、Si結晶からなると説明したが、この発明においては、これに限らず、量子ドット311は、Ge結晶、リン(P)またはボロン(B)をドープしたSi結晶またはGe結晶、およびGeからなるコアをSiで覆ったもののいずれかからなっていてもよい。そして、PまたはBを添加する場合、LPCVD法によって量子ドット311を作成中にヘリウム(He)希釈の1%ホスフィン(PH)またはジボラン(B)を微量パルス添加することによってPまたはBをドープした量子ドット311を形成する。詳細は、K. Makihara et al., Abst of IUMRS-ICA-2006 (2006) p. 82に記載されている。また、GeをコアにしたSi量子ドットの形成については、Y. Darma et al., Appl. Surf. Sci., Vol. 224 (2004) pp. 156-159に記載されている。
さらに、上記においては、量子ドット321のコア層3211は、Niシリサイドからなると説明したが、この発明においては、これに限らず、コア層3211は、タングステン(W)シリサイド、パラジウム(Pd)シリサイドおよび白金(Pt)シリサイドからなっていてもよく、一般的には、半導体基板501の材料であるSiの電子親和力よりも大きい電子親和力を有する金属とシリコンとのシリサイド、または半導体基板501の材料であるSiの電子親和力よりも大きい電子親和力を有する金属とゲルマニウムとの化合物であればよい。
そして、コア層3211は、コア層3211における電子の占有準位がクラッド層3212における電子の占有準位よりも低いものであればよい。コア層3211における電子の占有準位がクラッド層3212における電子の占有準位よりも低ければ、電子に対する保持特性が向上するからである。
さらに、上記においては、量子ドット321のクラッド層3212は、Siからなると説明したが、この発明においては、これに限らず、クラッド層3212は、ゲルマニウムからなっていてもよく、シリコンゲルマニウムからなっていてもよい。
さらに、上記においては、リモート水素プラズマ処理によって量子ドット40/Ni薄膜50からNiシリサイドドット60を形成すると説明したが、この発明においては、これに限らず、量子ドット40/Ni薄膜50を加熱してNiシリサイドドット60を形成してもよい。
量子ドット40/Ni薄膜50を加熱してNiシリサイドドット60を形成した場合、Niシリサイドドット60は、NiとSiとの比がNiSiよりも多いNiリッチなNiシリサイドからなる。また、量子ドット40/Ni薄膜50をリモート水素プラズマ処理してNiシリサイドドット60を形成した場合、Niシリサイドドット60は、NiとSiとの比が1:1であるNiSiからなる。
さらに、上記においては、高誘電率絶縁膜322および高誘電率絶縁膜412は、Ta酸化膜またはZr酸化膜からなると説明したが、この発明においては、これに限らず、高誘電率絶縁膜322および高誘電率絶縁膜412は、アルミニウム酸化膜(Al酸化膜)、イットニウム酸化膜(Y酸化膜)、ハフニウム酸化膜(Hf酸化膜)およびランタン酸化膜(La酸化膜)のいずれかからなっていてもよい。
この発明においては、量子ドット321は、「第1の量子ドット」を構成し、量子ドット311は、「第2の量子ドット」を構成する。
また、この発明においては、高誘電率絶縁膜322は、「第1の被覆材料」を構成し、Si酸化膜312は、「第2の被服材料」を構成する。
さらに、この発明においては、制御ノード310は、「第1の制御ノード」を構成し、制御ノード410は、「第2の制御ノード」を構成する。
さらに、この発明においては、量子ドット30は、「第1の量子ドット」を構成し、量子ドット40は、「第2の量子ドット」を構成し、Ni薄膜50は、「金属薄膜」を構成し、量子ドット70は、「第3の量子ドット」を構成する。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリに適用される。また、この発明は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを用いた半導体メモリシステムに適用される。さらに、この発明は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリに用いられる量子ドットの製造方法に適用される。

Claims (13)

  1. フローティングゲート構造を有する半導体メモリであって、
    第1の量子ドットを含み、電子を蓄積する電荷蓄積ノードと、
    第2の量子ドットを含み、前記電子の前記電荷蓄積ノードへの注入および前記電荷蓄積ノードからの前記電子の放出を行なう制御ノードとを備え、
    前記第1の量子ドットは、コア層と、前記コア層を覆うクラッド層とを含み、
    前記コア層における電子の占有準位は、前記クラッド層における電子の占有準位よりも低い、半導体メモリ。
  2. 前記制御ノードは、第1および第2の制御ノードを含み、
    前記電荷蓄積ノードは、前記第1の制御ノードと前記第2の制御ノードとの間に積層される、請求の範囲第1項に記載の半導体メモリ。
  3. 前記電荷蓄積ノードは、前記第1の量子ドットと、前記第1の量子ドットを覆う第1の被覆材料とからなり、
    前記制御ノードは、前記第2の量子ドットと、前記第2の量子ドットを覆う第2の被覆材料とからなり、
    前記第1の量子ドットは、前記第2の量子ドットと異なる材料からなり、
    前記第1の被覆材料は、前記第2の被覆材料と異なる材料からなる、請求項1または請求の範囲第2項に記載の半導体メモリ。
  4. 前記第1の量子ドットの前記コア層は、金属と半導体との化合物からなり、
    前記第1の量子ドットの前記クラッド層は、半導体からなり、
    前記第2の量子ドットは、金属シリサイド量子ドットからなる、請求の範囲第3項に記載の半導体メモリ。
  5. 前記コア層は、シリコンと金属との金属シリサイドからなり、
    前記クラッド層は、シリコンからなる、請求の範囲第4項に記載の半導体メモリ。
  6. 前記金属は、ニッケルまたはタングステンである、請求の範囲第5項に記載の半導体メモリ。
  7. 前記コア層は、ゲルマニウムと金属との化合物からなり、
    前記クラッド層は、ゲルマニウムからなる、請求の範囲第4項に記載の半導体メモリ。
  8. 前記金属は、ニッケルまたはタングステンである、請求の範囲第7項に記載の半導体メモリ。
  9. フローティングゲート構造を有する半導体メモリと、
    前記半導体メモリに光を照射する光源とを備え、
    前記半導体メモリは、
    第1の量子ドットを含み、かつ、電子を蓄積する電荷蓄積ノードと、第2の量子ドットを含み、かつ、前記電子の前記電荷蓄積ノードへの注入および前記電荷蓄積ノードからの前記電子の放出を行なう制御ノードとからなるフローティングゲートと、
    前記光源からの光を前記電荷蓄積ノードに導く光透過型のゲート電極とを含み、
    前記第1の量子ドットは、コア層と、前記コア層を覆うクラッド層とを含み、
    前記コア層における電子の占有準位は、前記クラッド層における電子の占有準位よりも低い、半導体メモリシステム。
  10. フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、
    半導体基板上に酸化膜を形成する第1のステップと、
    前記酸化膜上に第1の量子ドットを形成する第2のステップと、
    前記第1の量子ドット上に第2の量子ドットを堆積する第3のステップと、
    前記第2の量子ドット上に金属薄膜を堆積する第4のステップと、
    前記第2の量子ドットおよび前記金属薄膜に対して加熱処理またはリモート水素プラズマ処理を施す第5のステップと、
    前記第5のステップで生成された前記第2の量子ドット前記金属薄膜との化合物上に第3の量子ドットを堆積する第6のステップとを備え
    前記化合物における電子の占有準位は、前記第1および第3の量子ドットにおける電子の占有準位よりも低い、量子ドットの製造方法。
  11. 前記第5のステップにおいて、前記リモート水素プラズマ処理は、前記半導体基板を電気的にフローティングして行なわれる、請求の範囲第10項に記載の量子ドットの製造方法。
  12. 前記第4のステップにおいて、前記半導体基板の電子親和力よりも大きい電子親和力を有する金属薄膜が前記第2の量子ドット上に堆積される、請求の範囲第10項に記載の量子ドットの製造方法。
  13. 前記半導体基板は、シリコンからなり、
    前記金属薄膜は、ニッケル薄膜またはタングステン薄膜からなる、請求の範囲第12項に記載の量子ドットの製造方法。
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