JP4265817B1 - 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法 - Google Patents
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Abstract
【課題】情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを提供する。
【解決手段】半導体メモリ（１１０）は、半導体基板（１０１）上に形成した絶縁膜（１０５）上に、極薄Ｓｉ酸化膜により被膜したＳｉからなる量子ドット（３１１）を積層し、その上に高誘電率絶縁膜（３２２）で被膜した量子ドット（３２１）を積層し、さらに高誘電率絶縁膜（４１２）で被膜したＳｉからなる量子ドット（４１１）を積層した複合フローティング構造を有する。量子ドット（３２１）は、コア層（３２１１）と、コア層（３２１１）を覆うクラッド層（３２１２）とからなる。そして、コア層（３２１１）における電子の占有準位は、クラッド層（３２１２）における電子の占有準位よりも低い。
【選択図】図４
【解決手段】半導体メモリ（１１０）は、半導体基板（１０１）上に形成した絶縁膜（１０５）上に、極薄Ｓｉ酸化膜により被膜したＳｉからなる量子ドット（３１１）を積層し、その上に高誘電率絶縁膜（３２２）で被膜した量子ドット（３２１）を積層し、さらに高誘電率絶縁膜（４１２）で被膜したＳｉからなる量子ドット（４１１）を積層した複合フローティング構造を有する。量子ドット（３２１）は、コア層（３２１１）と、コア層（３２１１）を覆うクラッド層（３２１２）とからなる。そして、コア層（３２１１）における電子の占有準位は、クラッド層（３２１２）における電子の占有準位よりも低い。
【選択図】図４
Description
この発明は、半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法に関し、特に、複合フローティングゲート構造を有する半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法に関するものである。
従来、量子ドットを用いた発光素子が知られている（特開２００６−３２５６４号公報）。
この発光素子は、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ型の発光素子であり、ゲート酸化膜とゲート電極との間に量子ドットを含む。
そして、量子ドットは、シリコン（Ｓｉ）殻内にゲルマニウム（Ｇｅ）核を含む構造からなる。
この発光素子は、量子ドットのＳｉ殻内の電子と、Ｇｅ核内の正孔とが再結合することによって発光する。
しかしながら、特開２００６−３２５６４号公報に開示された量子ドットは、Ｇｅ核の伝導帯端がＳｉ殻の伝導帯端よりもエネルギー的に高いため、電子を量子ドット内に閉じ込めることが困難である。その結果、量子ドットを用いた半導体メモリにおいて、情報の保持特性が低下するという問題がある。
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを提供することである。
また、この発明の別の目的は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを用いた半導体メモリシステムを提供することである。
さらに、この発明の別の目的は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリに用いられる量子ドットの製造方法を提供することである。
この発明によれば、半導体メモリは、フローティングゲート構造を有する半導体メモリであって、電荷蓄積ノードと、制御ノードとを備える。電荷蓄積ノードは、第１の量子ドットを含み、電子を蓄積する。制御ノードは、第２の量子ドットを含み、電子の電荷蓄積ノードへの注入および／または放出を行なう。そして、第１の量子ドットは、コア層と、前記コア層を覆うクラッド層とを含む。コア層における電子の占有準位は、クラッド層における電子の占有準位よりも低い。
好ましくは、制御ノードは、第１および第２の制御ノードを含み、電荷蓄積ノードは、第１の制御ノードと第２の制御ノードとの間に積層される。
好ましくは、電荷蓄積ノードは、第１の量子ドットと、第１の量子ドットを覆う第１の被覆材料とからなる。制御ノードは、第２の量子ドットと、第２の量子ドットを覆う第２の被覆材料とからなる。第１の量子ドットは、第２の量子ドットと異なる材料からなる。第１の被覆材料は、第２の被覆材料と異なる材料からなる。
好ましくは、第１の量子ドットのコア層は、金属と半導体との化合物からなる。第１の量子ドットのクラッド層は、半導体からなる。第２の量子ドットは、金属シリサイド量子ドットからなる。
好ましくは、コア層は、シリコンと金属との金属シリサイドからなる。クラッド層は、シリコンからなる。
好ましくは、金属は、ニッケルまたはタングステンである。
好ましくは、コア層は、ゲルマニウムと金属との化合物からなる。クラッド層は、ゲルマニウムからなる。
好ましくは、金属は、ニッケルまたはタングステンである。
また、この発明によれば、半導体メモリシステムは、半導体メモリと、光源とを備える。半導体メモリは、フローティングゲート構造を有する。光源は、半導体メモリに光を照射する。そして、半導体メモリは、フローティングゲートと、ゲート電極とを含む。フローティングゲートは、第１の量子ドットを含み、かつ、電子を蓄積する電荷蓄積ノードと、第２の量子ドットを含み、かつ、電子の電荷蓄積ノードへの注入および／または放出を行なう制御ノードとからなる。ゲート電極は、光源からの光を電荷蓄積ノードに導く。第１の量子ドットは、コア層と、コア層を覆うクラッド層とを含み、コア層における電子の占有準位は、クラッド層における電子の占有準位よりも低い。
さらに、この発明によれば、量子ドットの製造方法は、フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、半導体基板上に酸化膜を形成する第１のステップと、酸化膜上に第１の量子ドットを形成する第２のステップと、第１の量子ドット上に第２の量子ドットを堆積する第３のステップと、第２の量子ドット上に金属薄膜を堆積する第４のステップと、第２の量子ドットおよび金属薄膜に対して加熱処理またはリモート水素プラズマ処理を施す第５のステップと、第５のステップで生成された半導体と金属との化合物上に第３の量子ドットを堆積する第６のステップとを備える。
好ましくは、第５のステップにおいて、リモート水素プラズマ処理は、半導体基板を電気的にフローティングして行なわれる。
好ましくは、第４のステップにおいて、半導体基板の電子親和力よりも大きい電子親和力を有する金属薄膜が第２の量子ドット上に堆積される。
好ましくは、半導体基板は、シリコンからなり、金属薄膜は、ニッケル薄膜またはタングステン薄膜からなる。
この発明による半導体メモリにおいては、電荷蓄積ノードの量子ドットは、電子の占有準位がクラッド層よりも低いコア層をクラッド層の内部に含む。その結果、電荷蓄積ノードの量子ドットに注入された電子は、コア層に閉じ込められ、電荷蓄積ノードにおける電子の保持能力が高くなる。
従って、この発明によれば、半導体メモリにおける電子（＝情報）の保持能力を向上できる。また、電荷蓄積ノードにおける電子の保持能力が高くなる結果、半導体基板と、制御ノードとの間に存在する絶縁膜の膜厚を薄くできので、高速のメモリ書込およびメモリ消去を実現できる。
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
図１は、この発明の実施の形態による半導体メモリの断面図である。図１を参照して、この発明の実施の形態による半導体メモリ１００は、半導体基板１０１と、ソース電極１０２と、ドレイン電極１０３と、絶縁膜１０５と、複合フローティングゲート３００と、ゲート電極１０４と、サイドウォール１０６とを備える。
半導体メモリ１００は、絶縁膜１０５とゲート電極１０４とに挟まれる部分に複合フローティングゲート３００を配置した構造からなる。そして、複合フローティングゲート３００は、制御ノード３１０および電荷蓄積ノード３２０の積層により構成される。制御ノード３１０は、量子ドット３１１と、それを被膜するＳｉ酸化膜３１２とによって構成され、電荷蓄積ノード３２０は、量子ドット３２１と、それを被膜する高誘電率絶縁膜３２２とによって構成される。
また、量子ドット３２１は、コア層３２１１と、コア層３２１１を覆うクラッド層３２１２とからなる。コア層３２１１は、たとえば、ニッケルシリサイドからなり、クラッド層３２１２は、たとえば、Ｓｉからなる。
そして、それぞれの材料の組み合わせと、ノードの積層の組み合わせにより、半導体メモリ１００の作用が異なる。
ここで量子ドットとは、導電性材料により成る量子構造体を意味し、論理値“１”がドットに設定された場合、ドットの静電エネルギーの増加が室温のエネルギーである２６ｍｅＶよりも大きくなる程度に小さなサイズを有する半導体単結晶から構成された球状あるいは半球状の微細結晶である。当該材料にＳｉを用いた場合、典型的には１０ｎｍ以下の大きさである。ここで、膜とは、上記量子ドットを被膜するものであり、種々の材料を選択できる。
半導体基板１０１は、面方位を有するｎ型単結晶シリコン（Ｓｉ）基板からなる。ソース電極１０２およびドレイン電極１０３は、半導体基板１０１の一主面側に形成される。そして、ソース電極１０２およびドレイン電極１０３は、ｐ＋型Ｓｉからなる。
絶縁膜１０５は、ＳｉＯ２からなり、半導体基板１の一主面に接して形成される。そして、絶縁膜１０５は、約２ｎｍ〜４ｎｍの膜厚を有する。この２ｎｍ〜４ｎｍの膜厚は、電子が絶縁膜１０５をトンネル可能な膜厚である。
複合フローティングゲート３００は、絶縁膜１０５に接して形成される。ゲート電極１０４は、複合フローティングゲート３００に接して形成される。そして、ゲート電極１０４は、不純物半導体または半透明導電体からなる。より具体的には、ゲート電極１０４は、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）およびモリブデン（Ｍｏ）等の純金属あるいはそれらの合金、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）およびＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）等の透明導電体または不純物を高濃度にドープして低抵抗化した半導体等からなる。
サイドウォール１０６は、シリコン酸化膜を含む絶縁膜からなり、複合フローティングゲート３００およびゲート電極１０４を両側から挟むように絶縁膜１０５上に形成される。
複合フローティングゲート３００は、制御ノード３１０と、電荷蓄積ノード３２０とからなる。制御ノード３１０は、絶縁膜１０５に接して形成される。電荷蓄積ノード３２０は、制御ノード３１０に接して形成される。このように、複合フローティングゲート３００は、電荷蓄積ノード３２０を制御ノード３１０上に積層した２層構造からなる。
制御ノード３１０は、複数の量子ドット３１１と、Ｓｉ酸化膜３１２とからなる。複数の量子ドット３１１は、絶縁膜１０５上に二次元的に形成される。そして、複数の量子ドット３１１の各々は、略半球状のＳｉ結晶からなり、１０ｎｍ以下の直径および７ｎｍの高さを有する。Ｓｉ酸化膜３１２は、複数の量子ドット３１１を覆うように形成される。
電荷蓄積ノード３２０は、複数の量子ドット３２１と、高誘電率絶縁膜３２２とからなる。複数の量子ドット３２１は、制御ノード３１０のＳｉ酸化膜３１２上に二次元的に形成される。そして、複数の量子ドット３２１の各々は、約６ｎｍの平均的な高さを有する。
高誘電率絶縁膜３２２は、複数の量子ドット３２１を覆うように形成される。そして、高誘電率絶縁膜３２２は、タンタル酸化膜（Ｔａ酸化膜）またはジルコニウム酸化膜（Ｚｒ酸化膜）からなる。
なお、高誘電率絶縁膜３２２としてＴａ酸化膜またはＺｒ酸化膜を用いるのは、次の理由による。データ通信に広く使われている赤外域の光で電子を励起し、量子ドットへ注入することが可能となり、高速通信ネットワークから本発明の半導体メモリ１００を用いて作成した集積回路からのデータ出力が実現できるからである。
絶縁膜１０５は、正の電圧がゲート電極１０４に印加されると、半導体基板１０１中の電子をトンネルによって量子ドット３１１中へ通過させ、または量子ドット３１１中の電子をトンネルによって半導体基板１０１へ通過させる。
制御ノード３１０は、電子の半導体基板１０１から電荷蓄積ノード３２０への注入および電子の電荷蓄積ノード３２０から半導体基板１０１への放出を制御する機能を有する。電荷蓄積ノード３２０は、半導体基板１０１から制御ノード３１０を介して注入された電子を保持する機能を有する。
図２は、リモート水素プラズマ処理を行なうためのプラズマ処理装置の概略図である。図２を参照して、プラズマ処理装置６００Ａは、石英管６１０と、反応室６２０と、基板ホルダー６３０と、ヒーター６４０と、配管６５０と、バルブ６６０と、アンテナ６７０と、マッチング回路６８０と、高周波電源６９０とを備える。
石英管６１０は、１０ｃｍφの直径を有し、その一方端が反応室６２０内に挿入されるように固定される。反応室６２０は、中空の円筒形状からなり、上面６２０Ａに石英管６１０の一方端を挿入するための開口部６２１を有し、側面６２０Ｂに排気口６２２を有する。そして、反応室６２０は、開口部６２１から石英管６１０の一方端が挿入されることによって、内部空間が石英管６１０の内部空間と連通する。従って、ポンプ（図示せず）によって反応室６２０および石英管６１０の内部の気体を排気口６２２を介して排気できる。
基板ホルダー６３０は、反応室６２０の下面６２０Ｃ上に配置される。ヒーター６４０は、シリコンカーバイド（ＳｉＣ）からなり、基板ホルダー６３０内に配置される。
配管６５０は、バルブ６６０を介して石英管６１０の他方端に連結される。バルブ６６０は、配管６５０に装着される。アンテナ６７０は、基板ホルダー６３０上に設置された基板７００Ａから３２ｃｍの位置で石英管６１０の周囲を取り巻くように配置される。そして、アンテナ６７０は、その一方端がマッチング回路６８０に接続され、他方端が接地される。
マッチング回路６８０は、アンテナ６７０の一方端と高周波電源６９０との間に接続される。高周波電源６９０は、マッチング回路６８０と、接地ノードとの間に接続される。
ヒーター６４０は、基板ホルダー６３０を介して基板７００Ａを所定の温度に加熱する。配管６５０は、水素（Ｈ２）ガスをボンベ（図示せず）から石英管６１０内に導く。バルブ６６０は、Ｈ２ガスを石英管６１０内へ供給し、またはＨ２ガスの石英管６１０内への供給を遮断する。
マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射を低くして高周波電力をアンテナ６７０へ供給する。高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０へ供給する。
プラズマ処理装置６００Ａにおける処理動作について説明する。基板７００Ａが基板ホルダー６３０上に配置され、排気口６２２から反応室６２０および石英管６１０の真空引きが行なわれる。
その後、バルブ６６０が開けられ、ボンベ（図示せず）から所定量のＨ２ガスが配管６５０を介して石英管６１０内へ導入される。そして、石英管６１０内の圧力が所定の圧力に達すると、高周波電源６９０は、６０ＭＨｚの高周波電力をマッチング回路６８０を介してアンテナ６７０に供給する。この場合、マッチング回路６８０は、高周波電源６９０から供給された高周波電力の高周波電源６９０側への反射が最も低くなるように調整される。
そうすると、石英管６１０内でプラズマ７１０が発生し、主に原子状水素がプラズマ７１０の発生領域から基板７００Ａの方向へ石英管６１０内を拡散し、基板７００Ａ表面に到達する。そして、原子状水素は、基板７００Ａ表面を処理する。
所定の処理時間が経過すると、高周波電源６９０がオフされ、バルブ６６０が閉じられて処理動作が終了する。
図３は、図２に示すプラズマ処理装置６００Ａを用いた量子ドットの製造方法を説明するための工程図である。図３を参照して、量子ドットの製造が開始されると、ｎ型Ｓｉからなる半導体基板１０をＲＣＡ洗浄し、半導体基板１０の一主面を２％の酸素雰囲気中において約１０００℃で酸化することにより半導体基板１０の一主面の全面にＳｉＯ２膜２０を形成する。そして、ＳｉＯ２膜２０の表面を０．１％のフッ酸で洗浄する。これによって、ＳｉＯ２膜２０の表面がＯＨ２１によって終端される（図３の工程（ａ）参照）。
その後、シラン（ＳｉＨ４）ガスを原料として、減圧化学気相堆積法（ＬＰＣＶＤ：Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）によって量子ドット３０を自己組織的にＳｉＯ２膜２０上に形成する（図３の工程（ｂ）参照）。
引き続いて、ＳｉＨ４ガスを原料として、ＬＰＣＶＤ法によって量子ドット４０を量子ドット３０上に形成する（図３の工程（ｃ）参照）。
そして、ニッケル（Ｎｉ）薄膜５０を量子ドット４０上に形成する（図３の工程（ｄ）参照）。この場合、Ｎｉ薄膜５０は、１．８ｎｍの膜厚を有する。
そうすると、量子ドット３０／量子ドット４０／Ｎｉ薄膜５０をプラズマ処理装置６００Ａの基板ホルダー６３０にセットし、上述した方法によって、量子ドット３０／量子ドット４０／Ｎｉ薄膜５０をリモート水素プラズマ処理する（図３の工程（ｅ）参照）。この場合、リモート水素プラズマ処理は、表１に示す条件を用いて行なわれる。
表１に示すとおり、量子ドット３０／量子ドット４０／Ｎｉ薄膜５０は、室温でリモート水素プラズマ処理される。
そして、５分間のリモート水素プラズマ処理が終了すると、量子ドット４０／Ｎｉ薄膜５０がＮｉシリサイドドット６０になり、Ｎｉシリサイドドット６０が量子ドット３０上に形成される（図３の工程（ｆ）参照）。
その後、ＳｉＨ４ガスを原料として、ＬＰＣＶＤ法によって量子ドット７０をＮｉシリサイドドット６０上に形成する（図３の工程（ｇ）参照）。
これによって、Ｎｉシリサイドドット６０をＳｉ層で覆った量子ドットが完成する。したがって、図１に示す量子ドット３２１は、図３に示す工程（ａ）〜工程（ｇ）に従って作製される。
なお、量子ドット４０／Ｎｉ薄膜５０は、半導体基板１０を電気的にフローティングした状態でリモート水素プラズマによって処理される。つまり、量子ドット４０／Ｎｉ薄膜５０は、プラズマ７１０中で発生した各種のイオンによるダメージを抑制した状態でリモート水素プラズマによって処理される。従って、Ｎｉシリサイドドット６０を製造できる。
半導体メモリ１００の製造方法について説明する。ｎ型Ｓｉからなる半導体基板１０１の一主面にＢを高濃度にドープすることによってソース電極１０２およびドレイン電極１０３を形成する。
その後、半導体基板１０１の一主面を２％の酸素雰囲気中において約１０００℃で酸化することにより半導体基板１０１の一主面の全面にＳｉＯ２膜を形成し、その形成したＳｉＯ２膜をフォトリソグラフィーによってパターンニングして絶縁膜１０５を形成する。
そして、絶縁膜１０５の表面を０．１％のフッ酸で洗浄する。これによって、絶縁膜１０５の表面がＯＨによって終端される。その後、ＳｉＨ４ガスを原料として、ＬＰＣＶＤ法によって量子ドット３１１を自己組織的に絶縁膜１０５上に形成する。
そして、量子ドット３１１を酸素雰囲気中で酸化し、２ｎｍ程度の膜厚を有するＳｉ酸化膜３１２を形成する。その後、上述した方法によって、量子ドット３２１をＳｉ酸化膜３１２上に形成する。
引き続いて、高誘電体絶縁膜３２２を量子ドット３２１上に形成し、ゲート電極１０４を高誘電体絶縁膜３２２上に形成する。
その後、フォトリソグラフィーによって量子ドット３１１、Ｓｉ酸化膜３１２、量子ドット３２１、高誘電体絶縁膜３２２およびゲート電極１０４を所定の寸法にパターンニングし、量子ドット３１１、Ｓｉ酸化膜３１２、量子ドット３２１、高誘電体絶縁膜３２２およびゲート電極１０４の両側にサイドウォール１０６を形成する。これによって、半導体メモリ１００が完成する。
従来、絶縁膜１０５として、酸化ハフニウム（ＨｆＯ２）膜が用いられているため（J.J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33）、絶縁膜１０５と半導体基板１０１との界面に欠陥が存在し、その欠陥のために、高密度の界面準位が発生し、デバイスをオン動作させるときのキャリアを捕獲するので、閾値電圧の上昇および電界効果移動度の低下を招く。
しかし、この発明による半導体メモリ１００においては、上述したように、絶縁膜１０５と半導体基板１０１との界面は、ＳｉＯ２とＳｉとにより形成されているので、極めて清浄で、かつ、界面準位が低い。従って、この発明による半導体メモリ１００では、閾値電圧の増加または電界効果移動度の低下という問題は、発生しない。
図４は、この発明の実施の形態による他の半導体メモリの断面図である。この発明の実施の形態による半導体メモリは、図４に示す半導体メモリ１１０であってもよい。図４を参照して、半導体メモリ１１０は、図１に示す半導体メモリ１００の複合フローティングゲート３００を複合フローティングゲート４００に代えたものであり、その他は、半導体メモリ１００と同じである。
複合フローティングゲート４００は、図１に示す複合フローティングゲート３００に制御ノード４１０を追加したものであり、その他は、複合フローティングゲート３００と同じである。
制御ノード４１０は、電荷蓄積ノード３２０上に形成される。このように、複合フローティングゲート４００は、上述した２層構造からなる複合フローティングゲート３００上に制御ノード４１０を積層した３層構造を有する。そして、複合フローティングゲート４００は、絶縁膜１０５とゲート電極１０４との間に配置される。
制御ノード４１０は、半導体メモリ１１０のメモリ消去における電子の放出を制御する機能を有する。そして、制御ノード４１０は、複数の量子ドット４１１と、高誘電率絶縁膜４１２とからなる。
複数の量子ドット４１１は、電荷蓄積ノード３２０の高誘電率絶縁膜３２２上に二次元的に形成される。そして、複数の量子ドット４１１の各々は、略球状のＳｉ結晶からなり、６ｎｍ（１０ｎｍ以下であればよい）の平均高さを有する。高誘電率絶縁膜４１２は、複数の量子ドット４１１を覆うように形成される。そして、高誘電率絶縁膜４１２は、Ｔａ酸化膜またはＺｒ酸化膜からなる。
なお、高誘電率絶縁膜４１２がＴａ酸化膜またはＺｒ酸化膜からなる理由は、上述した高誘電率絶縁膜３２２がＴａ酸化膜またはＺｒ酸化膜からなる理由と同じである。
半導体メモリ１１０の製造方法について説明する。半導体メモリ１１０は、上述した半導体メモリ１００の製造方法において、電荷蓄積ノード３２０を形成した後、ゲート電極１０４を形成する前に、量子ドット３１１と同じ方法によって量子ドット４１１を形成し、その形成した量子ドット４１１上に高誘電率絶縁膜３２２と同じ方法によって高誘電率絶縁膜４１２を形成する工程を挿入すればよい。
その他は、半導体メモリ１００と同じである。
上述した図１および図４において、各ノードの境界は、説明のために略水平面で区切って図示しているが、実際は、膜の上に量子ドットを２次元に配置している。そのため、絶縁膜１０５と制御ノード３１０との境界は、略水平面に近いが、制御ノード３１０と電荷蓄積ノード３２０との境界、電荷蓄積ノード３２０と制御ノード４１０との境界は、量子ドットの形状によって凹凸が存在する。
また、後述するが、本発明の半導体メモリ１００，１１０は、半導体基板１０１から電子をＳｉ系量子ドット３１１または量子ドット３２１に注入することにより書き込み動作を行ない、また、当該電子を半導体基板１０１へ放出することによって消去を行なう。
従って、高誘電率絶縁膜３２２の膜厚が厚くても電子放出に影響がなく、従来例（J. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33）で発生した消去速度が遅いという問題は発生しない。
［半導体メモリの動作］
半導体メモリ１００，１１０におけるメモリ書込動作とメモリ消去動作とについて説明する。
半導体メモリ１００，１１０におけるメモリ書込動作とメモリ消去動作とについて説明する。
図５〜図１０は、それぞれ、半導体メモリ１００，１１０におけるメモリ書込動作とメモリ消去動作とを説明するための第１から第６のエネルギーバンド図である。
以下の説明では、半導体メモリ１１０におけるトランジスタキャパシタ部のエネルギーバンド図を参照してメモリ書き込み動作およびメモリ消去動作を説明する。
まず、図５を参照して、半導体メモリ１１０のゲート電極１０４に正の電圧が印加されていないときのエネルギーバンド図について説明する。制御ゲート３１０の量子ドット３１１は、絶縁膜１０５とＳｉ酸化膜３１２とによって挟まれており、ナノサイズを有するため、離散的なエネルギー準位ＬＶ１が量子ドット３１１の伝導帯中に存在する。同様に、離散的なエネルギー準位ＬＶ３が量子ドット４１１の伝導帯中に存在する。
また、量子ドット３２１は、ニッケルシリサイドからなるコア層３２１１がＳｉからなるクラッド層３２１２によって覆われた構造からなるので、コア層３２１１がクラッド層３２１２によって挟み込まれ、離散的なエネルギー準位ＬＶ２がコア層３２１１の伝導帯中に存在する。そして、コア層３２１１およびクラッド層３２１２は、ショットキー接合を構成する。
上述したエネルギー準位ＬＶ１〜ＬＶ３は、電子に対するエネルギー準位である。そして、量子ドット３１１は、量子ドット４１１と同じＳｉ結晶からなっているので、エネルギー準位ＬＶ１は、エネルギー準位ＬＶ３と同じである。また、量子ドット３２１は、量子ドット３１１，４１１と異なる材料からなっているので、エネルギー準位ＬＶ２は、エネルギー準位ＬＶ１，ＬＶ３よりも低い。更に、量子ドット３２１は、半導体基板１０１とも異なる材料からなっているので、エネルギー準位ＬＶ２は、半導体基板１０１の伝導帯よりも低い。
このように、半導体メモリ１１０においては、電荷蓄積ノード３２０における量子ドット３２１の電子に対するエネルギー準位ＬＶ２は、電荷蓄積ノード３２０の両側に存在する制御ノード３１０，４１０における量子ドット３１１，４１１の電子に対するエネルギー準位ＬＶ１，ＬＶ３よりも低い。
したがって、電荷蓄積ノード３２０は、量子ドット３２１の電子に対するエネルギー準位ＬＶ２が量子ドット３１１，４１１の電子に対するエネルギー準位ＬＶ１，ＬＶ３よりも低くなるように制御ノード３１０，４１０と異なる材料からなる。
また、量子ドット３２１は、コア層３２１１およびクラッド層３２１２は、コア層３２１１からクラッド層３２１２への方向へ障壁が存在するショットキー接合を構成する材料からなる。
次に、図６を参照して、図５に示すエネルギーバンド図を有する半導体メモリ１１０におけるメモリの書き込み動作は、ゲート電極１０４に正の電圧を印加し、半導体基板１０１から電子を量子ドット３１１や量子ドット３２１に注入することにより行われる。
ゲート電極１０４に正の電圧を印加すると、半導体基板１０１の電子６００が絶縁膜１０５をトンネルして制御ノード３１０の量子ドット３１１へと注入される。量子ドット３１１へ電子が注入されると、量子ドット３１１の静電エネルギーが上昇するため、量子ドット３１１中の電子保持によって半導体基板１０１のバンドは、下側に曲げられる。この状態は、論理上の「１」と判定される。
正の電圧をゲート電極１０４に更に印加すると、さらに、半導体基板１０１の電子が絶縁膜１０５をトンネルして制御ノード３１０の量子ドット３１１へと注入される。これによって、量子ドット３１１へ２個目の電子７００が注入される（図７参照）。この状態は、論理上の「２」と判定される。
このように、ゲート電極１０４に正電圧を印加することによって、半導体基板１０１の電子６００が１個ずつ絶縁膜１０５をトンネルして制御ノード３１０の量子ドット３１１へと注入される。この状態をもって多値表現が可能となる。
量子ドット３１１に注入された数個の電子は、光入力または電子放出操作のない間は量子ドット３１１に保持される。
また、半導体メモリ１１０のゲート電極１０４に正電圧を更に印加すると、上記と同様に、半導体基板１０１から電子８０１が量子ドット３１１内に注入される（図８参照）。そして量子ドット３１１に蓄積されている電子の量が一定基準を超すと、Ｓｉ系量子ドット３１１内に保持されている電子８０２は、Ｓｉ酸化膜３１２をトンネルして量子ドット３２１のコア層３２１１内に注入される（図８参照）。
量子ドット３２１は、ナノ（量子）構造であるため、離散化したエネルギー準位ＬＶ２が存在し、このエネルギー準位ＬＶ２は、制御ノード３１０，４１０中の量子ドット３１１，４１１のエネルギー準位ＬＶ１，ＬＶ３よりも低い。その結果、量子ドット３２１は、電子保持によるしきい値シフトの検知が可能であり、さらには、金属系材料を用いているため、保持電子数の制限がなく、多数の電子を安定に保持できる。そのため、電子保持時間が長くなり、結果として情報の保持時間が長くなる。さらには、電荷保持ノードとして量子ドット３２１を用いることで、電子の注入に必要な時間、すなわち情報書き込み時間に大きく影響を及ぼす絶縁膜１０５を極めて薄膜化することが可能となるため、書き込み速度も同時に効率良く改善できる。
これに対して、特開平９−２６０６１１号公報あるいはJ. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33で開示された技術では、電荷保持ノード材料と電子が放出される半導体基板１０１とが同一材料であるため、保持時間を改善するための絶縁膜１０５の薄膜化が困難であり、絶縁膜１０５を比較的厚く設定しなければならないことから、書き込み時間の短縮を同時に達成させることは困難である。
また、量子ドット３２１は、コア層３２１１をクラッド層３２１２によって覆った構造からなり、コア層３２１１がニッケルシリサイドからなり、クラッド層３２１２がＳｉからなるため、コア層３２１１からクラッド層３２１２への方向へ障壁が存在する。
その結果、コア層３２１１のエネルギー準位ＬＶ２に保持された電子は、クラッド層３２１２へ移動し難くなる。
したがって、量子ドット３２１をＳｉドットによって構成した場合よりも情報の保持特性を向上できる。
以上説明した本発明に係る半導体メモリ１１０によれば、ゲート電極１０４である不純物半導体または半透明金属からの電気的パルスまたは光パルスにより量子ドット３１１および量子ドット３２１への電子の注入を高速で効率的に行なうことが可能となる。
また、さらに、本発明の半導体メモリ１１０は、絶縁膜１０５と半導体基板１０１との境界面がＳｉＯ２とＳｉあるいはシリサイド界面なので、閾値電圧の増加や電界効果移動度の低下を招くことなく、良好なトランジスタ特性が実現できる。
次に、本発明に係る半導体メモリ１１０におけるメモリの消去動作について説明する。本発明に係る半導体メモリ１１０におけるメモリの消去は、ゲート電極１０４に光を照射したり、負の電圧を印加したりして、量子ドット３１１や量子ドット３２１に注入された電子を半導体基板１０１へ放出することによって行なわれる。
以下、図９および図１０を参照して、半導体メモリ１１０の消去動作を説明する。なお、本発明では、半導体メモリ１００の構造と、半導体メモリ１１０の構造とがあるが、同様の動作を示す段階があるので、半導体メモリ１１０の構造におけるトランジスタキャパシタ部の構造で説明を行う。
一旦、書き込んだ情報を消去する場合、ゲート電極１０４から微弱な光９００を入射する。微弱な光９００がゲート電極１０４に入射されると、内部光電効果によって、電荷蓄積ノード３２０の量子ドット３２１に保持された電子が励起される。その結果、半導体メモリ１００では、量子ドット３２１に保持された電子は、制御ノード３１０の量子ドット３１１中へ当該電子９０１が放出される（図９参照）。
そして、ゲート電極１０４に負電圧をさらに印加することで量子ドット３１１中の電子９０２は、半導体基板１０１へ放出される（図９参照）。
また、半導体メモリ１１０では、量子ドット３２１に保持された電子９０１，９０３がそれぞれ制御ノード３１０の量子ドット３１１中、および制御ノード４１０の量子ドット４１１中へ分散して放出される。（図９参照）。
そして、ゲート電極１０４に負電圧をさらに印加することで量子ドット３１１中の電子９０２のみが半導体基板１０１へ放出される（図９参照）。
即ち、半導体メモリ１１０では、電荷蓄積ノード３２０の量子ドット３２１に保持された電子を放出する際、制御ノード３１０の量子ドット３１１中と、制御ノード４１０の量子ドット４１１中とへ分散されることにより、一斉に保持電子を全部放出することなく、制御ノード３１０の量子ドット３１１中に放出された電子のみをゲート電圧で制御しながら放出するようにしている（図１０参照）。
その結果、多値メモリの部分的な消去動作が可能となるので、メモリ消去動作の制御をより確実化させることができる。
また、一度に全ての電子を放出する場合は、ゲート電極１０４に負電圧を印加した状態でゲート電極１０４に微弱な光９００を照射する。これにより、内部光電効果によって量子ドット３２１内の保持電子を一挙に制御ノード３１０の量子ドット３１１中に放出でき、さらに電圧を印加することで、量子ドット３１１中に保持されていた電子が半導体基板１０１に放出され、保持電子がなくなるため、データは消去されたことになる。
なお、量子ドット３２１に対する制御ノード３１０の量子ドット３１１および制御ノード４１０の量子ドット４１１のバリアは、低いために赤外域の光でも容易に電子を放出できるので、現在、光データ通信に広く使われている赤外域の光で本発明の半導体メモリ１１０からのデータ出力が可能であるという利点を有する。
なお、微弱な光９００の光源として、メモリパッケージ内部に有機ＥＬ材料を塗布することで実現してもよい。
従来技術（J. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33）に開示されているような量子ドットの上下を高誘電率絶縁膜で挟むような構造の場合、ゲート電圧は、両方の高誘電率絶縁膜に同様にかかり、ゲート絶縁膜側の高誘電率絶縁膜での電圧降下が無視できない。このため、電子放出に重要な絶縁膜１０５（トンネル酸化膜）に十分な電界を発生させるためには高いゲート電圧を印加せざるを得なくなる。
これに対して、本発明の半導体メモリ１００，１１０は、高誘電率絶縁膜（３２２，４１２）をゲート絶縁膜３２２として利用し、Ｓｉ酸化膜３１２および絶縁膜１０５（トンネル酸化膜）にはＳｉ系酸化膜をそれぞれ用いているので、電子放出の負電圧印加時に高誘電率絶縁膜に印加される電界は、小さく、トンネル酸化膜である絶縁膜１０５に強い電界が印加されるので、量子ドット３２１に注入された電子を短時間かつ比較的低いゲート電圧で効果的に半導体基板１０１へ放出することが可能であり、複合フローティングゲート（３００，４００）での電子移動を利用するため、J. J. Lee et al., 2003 Symposium on VLSI Technology Digest of Technical Papers (2003) p. 33でＨｆＯ２膜を用いた場合に発生する消去速度低下の問題が発生せず、高速な光応答が期待できる。従って高速なメモリの消去が実現できる。
以上、説明したような複合フローティングゲート（３００，４００）および、電子の注入および放出手段をとることによって、本発明に係る半導体メモリ１００，１１０において、多値記憶動作を実現できる。
また、Ｓｉ系量子ドットに比べ電子系に対する深いポテンシャル井戸が実現できるシリサイド量子ドットに電子を注入することにより、注入された電子は、上記シリサイド量子ドット内に安定して蓄積可能となり、電子を放出しにくくなる。その結果、絶縁膜１０５の薄膜化による書き込み・消去時間の低減が改善できるため、多値記憶動作を安定かつ高速に実現可能となる。
図１１は、表面電位と時間との関係を示す図である。図１１において、縦軸は、表面電位を表し、横軸は、時間を表す。また、曲線ｋ１は、ニッケルシリサイド（ＮｉＳｉ）からなる量子ドットの表面電位を示し、曲線ｋ２は、Ｓｉからなる量子ドットの表面を示す。
図１１を参照して、ＮｉＳｉからなる量子ドットの表面電位は、時間の経過とともに低下し、約３０分以降、約２０ｍＶで飽和する（曲線ｋ１参照）。
一方、Ｓｉからなる量子ドットの表面電位は、時間の経過とともに急激に停止し、約３０分で５ｍＶまで低下する（曲線ｋ２参照）。
したがって、ＮｉＳｉからなる量子ドットは、Ｓｉからなる量子ドットよりも表面電位の保持特性が良い。
半導体メモリ１００，１１０は、ＮｉＳｉからなるコア層３２１１をＳｉからなるクラッド層３２１２によって覆った量子ドット３２１を電荷蓄積ノード３２０に用いているので、上述したＮｉＳｉからなる量子ドットの表面電位の保持特性が良好なことと、コア層３２１１からクラッド層３２１２への方向へ障壁が存在するショットキー接合が量子ドット３２１中に存在することとによって、半導体メモリ１００，１１０における電子（情報）の保持特性を向上できる。
［応用例］
図１２は、この発明による半導体メモリを用いた半導体メモリシステムの概略図である。図１２を参照して、半導体メモリシステム８００は、半導体メモリ１１０と、光源８１０とを備える。
図１２は、この発明による半導体メモリを用いた半導体メモリシステムの概略図である。図１２を参照して、半導体メモリシステム８００は、半導体メモリ１１０と、光源８１０とを備える。
半導体メモリシステム８００においては、半導体メモリ１１０のゲート電極１０４は、ＩＴＯおよびＩＺＯ等の透過型のゲート電極からなる。
光源８１０は、上述した微弱な光９００をゲート電極１０４側から半導体メモリ１１０に照射する。これによって、半導体メモリ１１０の電荷蓄積ノード３２０に保持された電子は、励起されて制御ノード４１０または半導体基板１０１へ放出され、半導体メモリ１１０におけるメモリ消去が行なわれる。
なお、半導体メモリシステム８００においては、半導体メモリ１１０に代えて半導体メモリ１００を用いてもよい。この場合も、ゲート電極１０４は、ＩＴＯおよびＺｎＯ等の透過型のゲート電極からなる。
上記においては、半導体基板１０１は、ｎ型単結晶Ｓｉ基板からなると説明したが、この発明においては、これに限らず、半導体基板１０１は、単結晶半導体基板、化合物半導体基板、絶縁体上に形成された単結晶半導体薄膜（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、化合物半導体薄膜、絶縁体上に形成された多結晶半導体、および多結晶化合物半導体薄膜等のいずれかからなっていればよい。
また、上記においては、量子ドット３１１は、Ｓｉ結晶からなると説明したが、この発明においては、これに限らず、量子ドット３１１は、Ｇｅ結晶、リン（Ｐ）またはボロン（Ｂ）をドープしたＳｉ結晶またはＧｅ結晶、およびＧｅからなるコアをＳｉで覆ったもののいずれかからなっていてもよい。そして、ＰまたはＢを添加する場合、ＬＰＣＶＤ法によって量子ドット３１１を作成中にヘリウム（Ｈｅ）希釈の１％ホスフィン（ＰＨ３）またはジボラン（Ｂ２Ｈ６）を微量パルス添加することによってＰまたはＢをドープした量子ドット３１１を形成する。詳細は、K. Makihara et al., Abst of IUMRS-ICA-2006 (2006) p. 82に記載されている。また、ＧｅをコアにしたＳｉ量子ドットの形成については、Y. Darma et al., Appl. Surf. Sci., Vol. 224 (2004) pp. 156-159に記載されている。
さらに、上記においては、量子ドット３２１のコア層３２１１は、Ｎｉシリサイドからなると説明したが、この発明においては、これに限らず、コア層３２１１は、タングステン（Ｗ）シリサイド、パラジウム（Ｐｄ）シリサイドおよび白金（Ｐｔ）シリサイドからなっていてもよく、一般的には、半導体基板５０１の材料であるＳｉの電子親和力よりも大きい電子親和力を有する金属とシリコンとのシリサイド、または半導体基板５０１の材料であるＳｉの電子親和力よりも大きい電子親和力を有する金属とゲルマニウムとの化合物であればよい。
そして、コア層３２１１は、コア層３２１１における電子の占有準位がクラッド層３２１２における電子の占有準位よりも低いものであればよい。コア層３２１１における電子の占有準位がクラッド層３２１２における電子の占有準位よりも低ければ、電子に対する保持特性が向上するからである。
さらに、上記においては、量子ドット３２１のクラッド層３２１２は、Ｓｉからなると説明したが、この発明においては、これに限らず、クラッド層３２１２は、ゲルマニウムからなっていてもよく、シリコンゲルマニウムからなっていてもよい。
さらに、上記においては、リモート水素プラズマ処理によって量子ドット４０／Ｎｉ薄膜５０からＮｉシリサイドドット６０を形成すると説明したが、この発明においては、これに限らず、量子ドット４０／Ｎｉ薄膜５０を加熱してＮｉシリサイドドット６０を形成してもよい。
量子ドット４０／Ｎｉ薄膜５０を加熱してＮｉシリサイドドット６０を形成した場合、Ｎｉシリサイドドット６０は、ＮｉとＳｉとの比がＮｉＳｉよりも多いＮｉリッチなＮｉシリサイドからなる。また、量子ドット４０／Ｎｉ薄膜５０をリモート水素プラズマ処理してＮｉシリサイドドット６０を形成した場合、Ｎｉシリサイドドット６０は、ＮｉとＳｉとの比が１：１であるＮｉＳｉからなる。
さらに、上記においては、高誘電率絶縁膜３２２および高誘電率絶縁膜４１２は、Ｔａ酸化膜またはＺｒ酸化膜からなると説明したが、この発明においては、これに限らず、高誘電率絶縁膜３２２および高誘電率絶縁膜４１２は、アルミニウム酸化膜（Ａｌ酸化膜）、イットニウム酸化膜（Ｙ酸化膜）、ハフニウム酸化膜（Ｈｆ酸化膜）およびランタン酸化膜（Ｌａ酸化膜）のいずれかからなっていてもよい。
この発明においては、量子ドット３２１は、「第１の量子ドット」を構成し、量子ドット３１１は、「第２の量子ドット」を構成する。
また、この発明においては、高誘電率絶縁膜３２２は、「第１の被覆材料」を構成し、Ｓｉ酸化膜３１２は、「第２の被服材料」を構成する。
さらに、この発明においては、制御ノード３１０は、「第１の制御ノード」を構成し、制御ノード４１０は、「第２の制御ノード」を構成する。
さらに、この発明においては、量子ドット３０は、「第１の量子ドット」を構成し、量子ドット４０は、「第２の量子ドット」を構成し、Ｎｉ薄膜５０は、「金属薄膜」を構成し、量子ドット７０は、「第３の量子ドット」を構成する。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
この発明は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリに適用される。また、この発明は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリを用いた半導体メモリシステムに適用される。さらに、この発明は、情報の保持特性を向上可能な複合フローティングゲートの構成を有する半導体メモリに用いられる量子ドットの製造方法に適用される。
Claims (13)
- フローティングゲート構造を有する半導体メモリであって、
第１の量子ドットを含み、電子を蓄積する電荷蓄積ノードと、
第２の量子ドットを含み、前記電子の前記電荷蓄積ノードへの注入および前記電荷蓄積ノードからの前記電子の放出を行なう制御ノードとを備え、
前記第１の量子ドットは、コア層と、前記コア層を覆うクラッド層とを含み、
前記コア層における電子の占有準位は、前記クラッド層における電子の占有準位よりも低い、半導体メモリ。 - 前記制御ノードは、第１および第２の制御ノードを含み、
前記電荷蓄積ノードは、前記第１の制御ノードと前記第２の制御ノードとの間に積層される、請求の範囲第１項に記載の半導体メモリ。 - 前記電荷蓄積ノードは、前記第１の量子ドットと、前記第１の量子ドットを覆う第１の被覆材料とからなり、
前記制御ノードは、前記第２の量子ドットと、前記第２の量子ドットを覆う第２の被覆材料とからなり、
前記第１の量子ドットは、前記第２の量子ドットと異なる材料からなり、
前記第１の被覆材料は、前記第２の被覆材料と異なる材料からなる、請求項１または請求の範囲第２項に記載の半導体メモリ。 - 前記第１の量子ドットの前記コア層は、金属と半導体との化合物からなり、
前記第１の量子ドットの前記クラッド層は、半導体からなり、
前記第２の量子ドットは、金属シリサイド量子ドットからなる、請求の範囲第３項に記載の半導体メモリ。 - 前記コア層は、シリコンと金属との金属シリサイドからなり、
前記クラッド層は、シリコンからなる、請求の範囲第４項に記載の半導体メモリ。 - 前記金属は、ニッケルまたはタングステンである、請求の範囲第５項に記載の半導体メモリ。
- 前記コア層は、ゲルマニウムと金属との化合物からなり、
前記クラッド層は、ゲルマニウムからなる、請求の範囲第４項に記載の半導体メモリ。 - 前記金属は、ニッケルまたはタングステンである、請求の範囲第７項に記載の半導体メモリ。
- フローティングゲート構造を有する半導体メモリと、
前記半導体メモリに光を照射する光源とを備え、
前記半導体メモリは、
第１の量子ドットを含み、かつ、電子を蓄積する電荷蓄積ノードと、第２の量子ドットを含み、かつ、前記電子の前記電荷蓄積ノードへの注入および前記電荷蓄積ノードからの前記電子の放出を行なう制御ノードとからなるフローティングゲートと、
前記光源からの光を前記電荷蓄積ノードに導く光透過型のゲート電極とを含み、
前記第１の量子ドットは、コア層と、前記コア層を覆うクラッド層とを含み、
前記コア層における電子の占有準位は、前記クラッド層における電子の占有準位よりも低い、半導体メモリシステム。 - フローティングゲート構造を有する半導体メモリに用いられる量子ドットの製造方法であって、
半導体基板上に酸化膜を形成する第１のステップと、
前記酸化膜上に第１の量子ドットを形成する第２のステップと、
前記第１の量子ドット上に第２の量子ドットを堆積する第３のステップと、
前記第２の量子ドット上に金属薄膜を堆積する第４のステップと、
前記第２の量子ドットおよび前記金属薄膜に対して加熱処理またはリモート水素プラズマ処理を施す第５のステップと、
前記第５のステップで生成された前記第２の量子ドットと前記金属薄膜との化合物上に第３の量子ドットを堆積する第６のステップとを備え、
前記化合物における電子の占有準位は、前記第１および第３の量子ドットにおける電子の占有準位よりも低い、量子ドットの製造方法。 - 前記第５のステップにおいて、前記リモート水素プラズマ処理は、前記半導体基板を電気的にフローティングして行なわれる、請求の範囲第１０項に記載の量子ドットの製造方法。
- 前記第４のステップにおいて、前記半導体基板の電子親和力よりも大きい電子親和力を有する金属薄膜が前記第２の量子ドット上に堆積される、請求の範囲第１０項に記載の量子ドットの製造方法。
- 前記半導体基板は、シリコンからなり、
前記金属薄膜は、ニッケル薄膜またはタングステン薄膜からなる、請求の範囲第１２項に記載の量子ドットの製造方法。
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