JP4250230B2 - 画像処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力された画像データを複数の画像処理部にて順次画像処理して出力する画像処理装置に関するものである。
【０００２】
【従来の技術】
近年、データ処理装置のダウンサイジング等が叫ばれ、且つ、処理の高速化が望まれるようになってきている。このような要求の中で、単一のハードウェアにおいてハードウェアの機能をダイナミックに切り換える技術はハードウェア技術において重要な位置を占め、このハードウェア機能をダイナミックに切り換える技術の一つである、再コンフィグレーション可能なフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）が有効な手段となっている。
【０００３】
また、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）の機能の一部又は全体を初期化（再コンフィグレーション）する際のコンフィグレーション・データの取り扱いも、データ処理システムの性能上重要な技術である。
【０００４】
ここで、従来のコンフィグレーション・データをリード、ライト可能なＲＡＭ型メモリを備えたＲＡＭ型ＦＰＧＡを使用した汎用型のデータ処理装置について説明する。
【０００５】
図５は、従来のＲＡＭ型ＦＰＧＡを使用したデータ処理装置を示す図である。図示するように、ユーザーの機能仕様に合せてコンフィグレーション・データを複数用意し、ハードウェアの機能をダイナミックに切り替えて使用できるように構築したものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術で説明した再コンフィグレーション技術には、以下のような問題があった。
【０００７】
まず、図５に示した従来のＲＡＭ型ＦＰＧＡを使用したデータ処理装置の場合、ＦＰＧＡの機能全体を初期化（再コンフィグレーション）する手段及び、管理機構に課題が残る。即ち、
・電源投入時及び、既に初期化されたＦＰＧＡに対して別の機能を再度初期化する、コンフィグレーション・データの転送中ＦＰＧＡ内のハードウェアの機能が決定されていない期間に、ＦＰＧＡの内部及びＩ／Ｏが不安定となり消費電力の増大、誤動作の発生、
・既に初期化されたＦＰＧＡに対して別の機能を再度初期化する再ＦＰＧＡ内のＲＡＭの全領域にコンフィグレーション・データの転送等による速度の低下、と言った問題が発生する。
【０００８】
本発明は、上述の課題を解決するためになされたもので、画像処理手段に入力される画像データの入力元又は画像処理手段により画像処理された画像データの出力先の少なくともいずれかを異ならせるのに伴って、画像処理手段が実行すべき複数種類の画像処理の組み合わせを変更する場合に、複数の画像処理部のうち実行すべき画像処理の種類の変更が必要な画像処理部を特定し、特定された画像処理が実行すべき画像処理の種類を変更することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の画像処理装置は、複数種類の画像処理に対応する複数のコンフィギュレーション情報を記憶する記憶手段と、入力された画像データを複数の画像処理部にて順次画像処理して出力する画像処理手段であって、前記記憶手段に記憶されたコンフィギュレーション情報に基づいて前記複数の画像処理部を前記複数種類の画像処理のいずれかを実行可能な状態とする画像処理手段と、前記複数の画像処理部に割り当てられている画像処理の種類を登録する登録手段と、前記画像処理手段に入力される画像データの入力元又は前記画像処理手段により画像処理された画像データの出力先の少なくともいずれかを異ならせるのに伴って、前記画像処理手段が実行すべき複数種類の画像処理の組み合わせを変更する場合に、前記複数の画像処理部のうち実行すべき画像処理の種類の変更が必要な画像処理部を前記登録手段に登録された内容に基づいて特定するとともに、該特定された画像処理部が実行すべき画像処理の種類を前記コンフィギュレーション情報に基づいて変更させるよう前記画像処理手段を制御する制御手段とを有することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら本発明に係る実施の形態を詳細に説明する。
【００１２】
［第１の実施形態］
図１は、第１の実施形態によるデータ処理装置の構成及びデータの流れを示すブロック図である。同図において、１１０は中央処理装置（ＣＰＵ）、１２０はシステムメモリ、１３０はデバイスインタフェース（Ｉ／Ｆ）部、１４０はファイル記憶装置（ＨＤ）、１５０はフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、１６０は拡張Ｉ／Ｆ、１７０はホストコンピュータである。
【００１３】
図２は、図１に示すＦＰＧＡへのダウンロード制御を示す流れ図である。また図３は、コンフィグレーション・データとＲＡＭの対応を示す図である。そして図４は、コンフィグレーション・データのＦＰＧＡへのダウンロード処理を示すフローチャートである。
【００１４】
図１に示すように、本実施形態では、コンフィグレーション・データ▲１▼を格納するための記憶装置としてファイル記憶装置（ＨＤ）１４０を使用し、ファイル記憶装置１４０からシステムメモリ１２０を介してＦＰＧＡ１５０内のＲＡＭ１５３にダウンロード▲３▼する手段と、初期状態でのＦＰＧＡ１５０の機能が確定しない期間ハードウェア内部において、ＦＰＧＡ１５０の内部を固定するデータ、又は使用頻度の高いデータ、診断用のプログラムデータ等のコンフィグレーション・データを、ファイル記憶装置１４０に予め格納しておき、必要機能のダウンロードに先立ち、ファイル記憶部１４０→システムメモリ１２０にコンフィグレーション・データ▲１▼を転送する手段と、ＦＰＧＡ１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３へのダウンロードを制御する中央処理装置（ＣＰＵ）１１０内は、ＦＰＧＡ用メモリ（ＲＡＭ）１５３へのダウンロード状態｛ダウンロードのデータ種別（データ番号）、ＦＰＧＡ用メモリ（ＲＡＭ）１５３｝を管理し、機能変更の指示に対してファイル記憶装置１４０からコンフィグレーション・データ▲１▼を選択し、ＦＰＧＡ用メモリ（ＲＡＭ）１５３へダウンロード▲３▼する手段を有するものである。尚、全図を通して同じ符号は同じ対象物を示している。
【００１５】
以下、図１を参照しながら、図２〜図４を用いて第１の実施形態によるデータ処理装置の構成と動作を説明する。図１に示すように、中央処理装置（ＣＰＵ）１１０は、システムメモリ１２０に展開されている各種のアプリケーションプログラムを実行することにより、所定のデータ処理を実行する。この時、ＦＰＧＡ１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３へダウンロードされるコンフィグレーション・データをダイナミックに変更（ダウンロード）することにより、各種のデータ処理をダイナミックに切り替えて処理することができるようになる。
【００１６】
以下、ＦＰＧＡ１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３へダウンロードする動作を図２〜図４を用いて説明する。図１に示す中央処理装置（ＣＰＵ）１１０、ファイル記憶装置１４０、ＦＰＧＡ１５０は、例えば図２に示すように構成されている。即ち、マイクロプログラム制御になっており、中央処理装置（ＣＰＵ）１１０がファイル記憶装置１４０内に格納されているＨＤ→ＲＡＭへのコンフィグレーション・データ▲１▼の転送、ＲＡＭ→ＦＰＧＡへのダウンロード▲３▼、ＦＰＧＡへのダウンロードを実行することにより、図４に示す動作を実行する。
【００１７】
まず、図２に示す処理の流れ図、図３に示すコンフィグレーション・データ→ＲＡＭの対応図、図４に示すフローチャートにより、ＨＤ→ＲＡＭへのコンフィグレーション・データ▲１▼の転送について、その動作を説明する。
【００１８】
図１において、電源投入時に中央処理装置（ＣＰＵ）１１０は、ファイル記憶装置１４０内のＨＤ→ＲＡＭコンフィグレーション・データ▲１▼の転送を実行する。尚、ファイル記憶装置１４０には、各機能毎のプログラムデータ等のコンフィグレーション・データ１４１〜１４５が予め格納されている。
【００１９】
そこで、中央処理装置（ＣＰＵ）１１０は、デバイスＩ／Ｆ部１３０を介してファイル記憶装置（ＨＤ）１４０にアドレスを出力し、システムメモリ１２０にＲＡＭアドレスを出力し、ファイル記憶装置（ＨＤ）１４０からシステムメモリ１２０へのコンフィグレーション・データ転送動作を行う。そして、ＨＤ→ＲＡＭデータ転送動作を終了するまで繰り返す（図４に示すステップＳ４０１）。
【００２０】
その後、ＨＤ→ＲＡＭデータ転送動作が終了すると、中央処理装置（ＣＰＵ）１１０はシステムメモリ１２０内のＲＡＭ→ＦＰＧＡへのダウンロード起動プログラムを実行することにより、システムメモリ１２０にコピーされたコンフィグレーション・データをＦＰＧＡ１５０のコンフィグレーション用メモリ（ＲＡＭ）１５３にダウンロードする。これにより、ファイル記憶装置（ＨＤ）１４０内部よりシステムメモリ１２０にコンフィグレーション・データが転送された後、システムメモリ１２０からＦＰＧＡ１５０内のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３にダウンロードされる（図２に示す２０１、図４に示すステップＳ４０２）。
【００２１】
ダウンロード処理後、中央処理装置（ＣＰＵ）１１０は、ダウンロードされたコンフィグレーション情報をシステムメモリ１２０に登録する（図４に示すステップＳ４０３）。
【００２２】
次に、中央処理装置（ＣＰＵ）１１０は、ダウンロードされた機能に対応する処理動作を実行する。尚、ダウンロードする初期の機能は、別機能ダウンロード要求が確定する期間の間、ＦＰＧＡ１５０の内部状態を固定する機能であってもよく、或いは処理動作を行ってもよい（図２に示す２０２、図４に示すステップＳ４０４）。
【００２３】
次に、中央処理装置（ＣＰＵ）１１０が別機能ダウンロード要求を受けたときの動作を説明する。即ち、中央処理装置（ＣＰＵ）１１０は、ファイル記憶装置１４０、或いは、システムメモリ１２０からコンフィグレーション・データ▲１▼をシステムメモリ１２０に転送した後、システムメモリ１２０からコンフィグレーション・データ▲１▼をＦＰＧＡ１５０にダウンロードする。
【００２４】
中央処理装置（ＣＰＵ）１１０は、別機能のコンフィグレーション・データ▲１▼をＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３へダウンロードし、ＦＰＧＡ機能を所定の機能に再設定する。このＦＰＧＡ１５０にダウンロードする際に、現在のＦＰＧＡ１５０のダウンロード状態を中央処理装置（ＣＰＵ）１１０にて判定し、別機能のコンフィグレーション・データ▲１▼をＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３のどのアドレス領域にダウンロードするかを制御する（図３のコンフィグレーションファイル→ＲＡＭに対応）。
【００２５】
上述の処理を図４に示すフローチャートに従って更に詳細に説明する。即ち、中央処理装置（ＣＰＵ）１１０はＦＰＧＡ１５０への機能変更要求があると（図４に示すステップＳ４０５）、現在ＦＰＧＡ１５０で機能しているコンフィグレーション・データ▲１▼と、今機能変更要求のあったコンフィグレーション・データ▲１▼との番号を比較する（図４に示すステップＳ４０６）。ここで、部分機能変更の場合には、ＦＰＧＡ１５０に、既に共通機能のコンフィグレーション・データ▲１▼がダウンロードされているものとして、部分機能の機能変更要求のあったコンフィグレーション・データ▲１▼のみをシステムメモリ１２０へ転送する（図４に示すステップＳ４１０参照｝。
【００２６】
次に、中央処理装置（ＣＰＵ）１１０は、ＲＡＭ→ＦＰＧＡへのダウンロード動作に移る。まず、中央処理装置（ＣＰＵ）１１０は、システムメモリ１２０へアドレスを出力すると共に、デバイスＩ／Ｆ部１３０を介してＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３に変更するアドレスを出力し、ＦＰＧＡ１５０へ、システムメモリ１２０からダウンロードデータ１語を出力し、ダウンロードデータ１語を出力後、アドレスを更新して、次の１語のダウンロードデータ１語を出力する。以上の動作をダウンロードが終了するまで繰り返し、コンフィグレーション・データ用メモリ（ＲＡＭ）１５３の領域Ｂ（図３参照）に部分機能の機能変更要求のあったコンフィグレーション・データ▲１▼をダウンロードする（図２に示す２０３、図４に示すステップＳ４１１）。
【００２７】
その後、ダウンロード動作が終了すると、中央処理装置（ＣＰＵ）１１０は、今ダウンロードしたコンフィグレーション・データ▲１▼の番号を登録する（図４に示すステップＳ４１２）。
【００２８】
尚、上述のステップＳ４１０〜Ｓ４１２までの処理が、前述したファイル記憶装置→ＦＰＧＡへの部分機能変更処理に対応する。
【００２９】
次に、上述したステップＳ４０６での比較において、全機能変更の場合の処理を説明する。
【００３０】
ステップＳ４０６において、全機能変更の場合には、ＦＰＧＡ１５０に、共通機能のコンフィグレーション・データ▲１▼がダウンロードされていないものとして、全機能の機能変更要求のあったコンフィグレーション・データ▲１▼をシステムメモリ２へ転送する（図４に示すステップＳ４０７）。
【００３１】
次に、中央処理装置（ＣＰＵ）１１０は、ＲＡＭ→ＦＰＧＡへのダウンロード動作に移る。まず、中央処理装置（ＣＰＵ）１１０は、システムメモリ１２０へアドレスを出力すると共に、デバイスＩ／Ｆ部１３０を介してＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３に変更するアドレスを出力し、ＦＰＧＡ１５０へ、システムメモリ１２０からダウンロードデータ１語を出力し、ダウンロードデータ１語を出力後、アドレスを更新して、次の１語のダウンロードデータ１語を出力する。以上の動作をダウンロードが終了するまで繰り返し、コンフィグレーション・データ用メモリ（ＲＡＭ）１５３の領域Ａ（図３参照）に全機能の機能変更要求のあったコンフィグレーション・データ▲１▼をダウンロードする（図２に示す２０９、図４に示すステップＳ４０８）。
【００３２】
その後、ダウンロード動作が終了すると、中央処理装置（ＣＰＵ）１１０は、今ダウンロードしたコンフィグレーション・データ▲１▼の番号を登録する（図４に示すステップＳ４０９）。
【００３３】
尚、上述のステップＳ４０７〜Ｓ４０９までの処理が、前述したファイル記憶装置→ＦＰＧＡへの全機能変更処理に対応する。
【００３４】
次に、上述したコンフィグレーション・データの登録処理が終了すると、中央処理装置（ＣＰＵ）１１０はダウンロードされた機能に対応する処理動作を実行する（図２に示す２１０、図４に示すステップＳ４１３）。
【００３５】
そして、ダウンロードされた機能に対応する処理動作が終了すると、中央処理装置（ＣＰＵ）１１０はステップＳ４０５に戻り、上述のＦＰＧＡへの機能変更要求を待つ。
【００３６】
尚、上述した転送の手段は、ファイル記憶装置（ＨＤ）４等の装置内に格納されたＦＰＧＡコンフィグレーション・データ▲１▼をＦＰＧＡにダウンロードする様に制御しているが、外部制御装置等からコンフィグレーション・データ▲１▼をダウンロードしたり、該ファイル記憶装置４に新規データを格納する構成を取ってもよい。
【００３７】
以上説明したように、所定のハードウェアの機能を決定するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）５のコンフィグレーション・データ▲１▼を、該ハードウェア内の前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードする機能を備えたデータ処理装置において、電源投入時等の初期化時には、ファイル記憶装置（ＨＤ）４から、予め、格納されているコンフィグレーション用メモリ全領域分のプログラムＡのコンフィグレーション・データ▲１▼を、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードし、プログラムをダウンロード後、コンフィグレーション用メモリの一部分のプログラムのコンフィグレーション・データ▲１▼を、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードするように構成し、
また、所定のハードウェアの機能を決定するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）５のコンフィグレーション・データ▲１▼を、該ハードウェア内の前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードする機能を備えたデータ処理装置において、電源投入時等の初期化時には、ファイル記憶装置（ＨＤ）４等から、予め、格納されているコンフィグレーション用メモリ全領域分のプログラムＡのコンフィグレーション・データ▲１▼を、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードし、プログラムＡをダウンロード後、複数用意されているコンフィグレーション用メモリの一部分の複数プログラムのコンフィグレーション・データ▲１▼を、ハードウェアの機能毎に選択し、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードするように構成することで、以下のような効果が得られる。
（１）コンフィグレーション・データ▲１▼を格納する為のメモリは、システムメモリ２を使用し、該システムメモリ２からＦＰＧＡ５内のＲＡＭ５３にダウンロード▲３▼するようにして、フレキシビリティを高める。
（２）再初期化（再コンフィグレーション）のデータ転送等による速度の低下を防ぎ、電源投入時の回路を安定させるためのプログラムデータ等のコンフィグレーション・データ▲１▼をＦＰＧＡ５にダウンロード▲３▼し、その後必要に応じて、ＦＰＧＡ５内のコンフィグレーション用メモリ（ＲＡＭ）５３の一部を部分的に書き換えるプログラムデータのコンフィグレーション・データ▲１▼を転送し、必要な部分のみを書き換えることにより、再初期化（再コンフィグレーション）時の転送等によるデータ転送速度の低下を防ぐことができる。
（３）ＦＰＧＡ５内のＲＡＭ５３に対しては、ハードウェア内部のファイル記憶装置４からのダウンロードのみでは拡張性に乏しくなることから、ハードウェア外部（外部記憶装置７等）からのコンフィグレーション用メモリ（ＲＡＭ）５３の一部を部分的に書き換えるプログラムデータのコンフィグレーション・データ▲２▼の転送を実現することで、拡張性を高めながらデータ転送速度の低下を防ぐことができる。
【００３８】
［第２の実施形態］
次に、本発明に係る第２の実施形態として、所定のハードウェアの機能を決定するＲＡＭ型のＦＰＧＡを用いた画像処理装置について説明する。
【００３９】
図６は、第２の実施形態による画像形成装置の構成を示すブロック図である。同図において、６１０は中央処理装置（ＣＰＵ）であり、システムメモリに展開されている各種アプリケーションプログラムを実行することにより、画像処理を実行する。６２０はシステムメモリであり、コンフィグレーション・データ等を登録する。６３０はファイル記憶装置であり、後述する各種画像処理に使用するデータを記憶する。６４０は画像入力装置（以下「リーダ部」と称す）であり、原稿を光学的に読み取り、画像データに変換する。６５０は画像出力装置（以下「プリンタ部」と称す）であり、複数の種類の記録紙カセットを有し、プリント命令に従って画像データを記録紙上に可視像として出力する。６６０はコンピュータＩ／Ｆであり、不図示のホストコンピュータ等からページ記述言語（以下「ＰＤＬ」と称す）コードデータを受け取る。６７０はファクス部であり、６７１は電話回線である。６８０は画像処理部であり、内部にＦＰＧＡ機能部とＲＡＭを有し、ダウンロードされたコンフィグレーション・データに基づき、各種画像処理を実行する。
【００４０】
以下、上述した各部の詳細について順に説明する。
【００４１】
＜リーダ部６４０の説明＞
図７は、図６に示すリーダ部６４０及びプリンタ部６５０の構成を示す断面図である。まず、リーダ部６４０の構成及び動作について説明する。
【００４２】
図７において、原稿給送装置７０１上に積載された原稿が１枚ずつ順次原稿台ガラス面７０２上に搬送される。原稿が順次搬送されると、スキャナ部のランプ７０３が点灯、かつスキャナ・ユニット７０４が移動して原稿を照射する。原稿からの反射光は、ミラー７０５，７０６，７０７を順次介して収束レンズ７０８を通過した後、ＣＣＤイメージ・センサ部７０９「以下「ＣＣＤ」と称す）に入力される。
【００４３】
図８は、画像処理部６８０における信号処理を示すブロック図である。まず、複写処理の場合、ＣＣＤ７０９に入力された画像情報は光電変換され、電気信号に変換され、Ａ／Ｄ変換８０１、シェーディング補正８０２、解像度変換８０３、エッジ強調８０４、２値化処理８０５が行われる。また、プリンタ処理の場合、コンピュータＩ／Ｆ部６６０を介して受信されたＰＤＬコードデータはＰＤＬ展開８０７される。次に、ファクス送信処理の場合、送信する画像データに対して２値化処理８０８、符号化８０９が行われ、ファクス部６７０へ送出される。そして、ファクス受信処理の場合、ファクス部６７０から入力した画像データに対して復号化８１１、解像度変換８１２が行われる。
【００４４】
尚、画像処理部６８０の詳細な構成及び動作については更に後述する。
【００４５】
＜プリンタ部６５０の説明＞
ここで図７に戻り、プリンタ部６５０の構成及び動作について説明する。プリンタ部６５０に入力された信号は、露光制御部７１０で光信号に変化された画像信号に従い感光体７１１を照射する。この照射光によって感光体７１１上に生成された潜像は、現像器７１２によって現像される。ここで、現像とタイミングを併せて被転写紙積載部７１３或いは７１４から転写紙が搬送され、転写部７１５で上述の現像された像が転写される。転写された像は定着部７１６で被転写紙に定着された後、排紙部７１７より装置外部に排出される。排紙部７１７から出力された転写紙は、ソータ７２０のソート機能が働いている場合には、各ビンに、又はソート機能が働いていない場合には、ソータの最上位のビンに排出される。
また、順次読み込んだ画像を１枚の出力用紙の両面に出力する場合は、定着部７１６で定着された出力用紙を一度、排出部７１７まで搬送後、用紙の搬送向きを反転して搬送方向切り替え部材７１８を介して再給紙用被転写紙積載部７１９に搬送する。次の原稿が準備されると、上述のプロセスと同様にして原稿画像が読み取られるが、転写紙については再給紙用被転写紙積載部７１９より給紙されるので、結局、同一出力紙の表面、裏面に２枚の原稿画像が出力される。
【００４６】
＜コンピュータＩ／Ｆ部６６０の説明＞
コンピュータＩ／Ｆ部６６０は、コンピュータと接続するインターフェース部であり、コンピュータよりページ記述言語（以下「ＰＤＬ」）のコードデータを受け取り、そのコードデータを画像処理部６８０に出力する。
【００４７】
＜ファクス部６７０の説明＞
ファクス送受信を行うファクス部６７０は、電話回線６７１と接続され、電話回線６７１は電話局などに設置されている交換機と所定の手順により情報のやり取りを行い、ファクス送信時は画像処理部６８０から出力する符号化された情報を変調し、不図示のＮＣＵを介して電話回線６７１上にファクス情報を送信する。また、ファクス受信時は、電話回線６７１上からＮＣＵを介してファクス情報を受信し、その情報を復調し符号化された情報を画像処理部１３に出力する。
【００４８】
＜画像処理部６８０の説明＞
以下、画像処理部６８０の各機能毎の動作について順に説明する。
【００４９】
図９は、画像処理装置の各動作における画像処理部６８０内のＦＰＧＡの機能を示す図である。
（１）初期動作（電源投入時、再設定時）
まず、中央処理装置（ＣＰＵ）６１０は、ＦＰＧＡのＩ／Ｏ機能９１０，９３０、入力された信号を処理しないスルー処理９２０を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているＩ／Ｏレイアウトデータ６３１のコンフィグレーション・データとスルーデータ６３２のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロードする。
【００５０】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、初期動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示す初期設定状態が構成される。
（２）複写動作（リーダ部６４０で読み取った画像データをプリンタ部６５０で出力する）
次に、上述の初期動作に引き続き、複写動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要な複写動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５１】
図９に示す複写処理のように、中央処理装置（ＣＰＵ）６１０はランプ７０３の配光ムラや、ＣＣＤ７０９の感度ムラを補正するシェーディング処理８０２、多値のデータを解像度変換する解像度変換（１）処理８０３、解像度変換（１）処理８０３からの信号の高周波成分を強調することによりエッジ強調を行うエッジ強調処理８０４、多値（８ｂｉｔ）データをプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換する２値化処理（１）８０５を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているシェーディングデータ６３３のコンフィグレーション・データと、解像度変換（１）データ６３４ａのコンフィグレーション・データと、エッジ強調データ６３５のコンフィグレーション・データと、２値化処理（１）データ６３６ａのコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９４０，９４１，９４２，９４３する。
【００５２】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、初期動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示す複写処理状態が構成される。
（３）プリンタ出力（コンピュータＩ／Ｆ部６６０を介して送られてきた文書をプリンタ部６５０で出力する）
次に、上述の複写動作に引き続き、プリンタ出力動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と、画像処理部６８０で必要なプリンタ出力動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５３】
図９に示すプリンタ処理のように、中央処理装置（ＣＰＵ）６１０はコンピュータＩ／Ｆ部６６０を介して送られてきた文書ファイルなどのコマンドデータをイメージデータに展開するＰＤＬ展開処理８０７、スルー処理９２０を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているＰＤＬ展開データ６３９のコンフィグレーション・データと、スルーデータ６３２のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９４４，９４５する。
【００５４】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、初期動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示すプリンタ処理状態が構成される。
（４）ファクシミリ装置（リーダ部６４０で読み取った画像データをファクス部６７０でファクシミリ送信）
次に、上述のプリンタ出力動作に引き続き、ファクシミリ送信動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ送信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５５】
図９に示すファクシミリ送信処理のように、中央処理装置（ＣＰＵ）６１０はランプ７０３の配光ムラや、ＣＣＤ７０９の感度ムラを補正するシェーディング処理８０２、多値のデータを解像度変換する解像度変換（１）処理８０３、多値（８ｂｉｔ）データをファクシミリ送信に最適な２値（１ｂｉｔ）データに変換する２値化処理（２）８０８、イメージ情報をＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で符号化する符号化処理８０９を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているシェーディングデータ６３３のコンフィグレーション・データと、解像度変換（１）データ６３４ａのコンフィグレーション・データと、２値化処理（２）データ６３６ｂのコンフィグレーション・データと、符号化データ６３７のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９４６，９４７，９４８，９４９する。
【００５６】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、ファクシミリ送信動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示すファクシミリ送信処理状態が構成される。
（５）ファクシミリ受信（ファクス部６７０で受信した画像データをプリンタ部６５０で出力する）
次に、上述のファクシミリ送信動作に引き続き、ファクシミリ受信動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ受信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５７】
図９に示すファクシミリ受信処理のように、中央処理装置（ＣＰＵ）６１０は符号化情報をＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で復号化する復号化処理８１１、２値（１ｂｉｔ）データを多値（８ｂｉｔ）データに変換し、多値のデータを解像度変換する解像度変換（２）処理８１２、多値（８ｂｉｔ）をプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換する２値化処理（１）８０５を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されている復号化データ６３８のコンフィグレーション・データと、解像度変換（２）データ６３４ｂのコンフィグレーション・データと、２値化処理（１）データ６３６ａのコンフィグレーション・データと、スルーデータ６３２のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９５０，９５１，９５２，９５３する。
【００５８】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、ファクシミリ受信動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示すファクシミリ受信処理状態が構成される。
【００５９】
以下、一連の処理における一例を説明する。
（１）初期動作から複写動作
電源投入直後に、中央処理装置（ＣＰＵ）６１０はファイル記憶装置（ＨＤ）６３０から予め格納されているＦＰＧＡのＩ／Ｏ機能を設定するＩ／Ｏレイアウトデータ６３１のコンフィグレーション・データと、入力された信号を処理しないスルー処理データ６３２のコンフィグレーション・データを、システムメモリ６２０、システムバス６９０を介して画像処理部６８０を構成するＦＰＧＡ内のＲＡＭにダウンロードし、ＦＰＧＡの内部機能を固定させ、画像処理部６８０の機能を安定させ、消費電力を押さえる。その後、ＣＰＵ６１０は、ＦＰＧＡ内へダウンロードされたコンフィグレーション情報をシステムメモリに登録し、待機状態となる。
【００６０】
次に、複写機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と、複写動作の画像処理部６８０で必要な機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００６１】
この一例では、システムメモリ６２０に登録されたコンフィグレーション情報は、初期設定機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０は複写機能に必要なシェーディング処理８０２、解像度変換（１）処理８０３、エッジ強調処理８０４、２値化処理（１）８０５に対応するコンフィグレーション・データのシェーディングデータ６３３、解像度変換（１）データ６３４ａ、エッジ強調データ６３５、２値化処理（１）データ６３６ａをシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００６２】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。
【００６３】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリに登録する。
【００６４】
ダウンロードが総て終了すると、中央処理装置（ＣＰＵ）６１０は、リーダ部６４０と通信を行い、原稿スキャン命令を出す。リーダ部６４０は、この命令により原稿をスキャナユニット７０４がスキャンすることにより、画像情報を画像処理部６８０に出力する。リーダ部６４０と画像処理部６８０はケーブルで接続されておりリーダ部６４０からの情報が入力される。画像処理部６８０に入力された画像情報は、多値８ｂｉｔの信号ラインを通って不図示のバッファに入力され、バッファ回路を介してＦＰＧＡに入力する。
【００６５】
ＦＰＧＡに入力された画像情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介してシェーディング処理８０２に入力され、ここでランプ７０３の配光ムラやＣＣＤ７０９の感度ムラが補正される。そして、シェーディング処理８０２からの信号は解像度変換（１）処理８０３に入力される。
【００６６】
スキャナユニット７０４の走査スピードにより副走査方向の変倍を行い、解像度変換（１）処理８０３により主走査方向の変倍を行う。この解像度変換（１）処理８０３では、リアルタイムで多値のデータの解像度変換を行うことができるので高画質を保つことができる。
【００６７】
解像度変換された画像情報は、エッジ強調処理８０４に入力され、エッジ強調処理８０４で解像度変換（１）処理８０３からの信号の高周波成分が強調されることによりエッジ強調情報が得られる。
【００６８】
次に、エッジ強調処理８０４からの信号は、２値化処理（１）８０５に入力され、２値化処理（１）８０５でエッジ強調処理８０４からの多値（８ｂｉｔ）データがプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換される。２値化処理（１）８０５からの２値データは、スルー処理９２０に入力され、スルー処理９２０で２値化処理（１）８０５からの信号が処理されずに出力される。
【００６９】
スルー処理９２０からの信号は、Ｉ／Ｏブロック９３０を介してＦＰＧＡより出力される。ＦＰＧＡからの信号は画像処理部６８０から出力される。画像処理部６８０からの信号は、プリンタ部６５０に入力され、可視像として画像形成が行われる。
（２）複写動作からプリンタ動作
次に、プリンタ機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なプリンタ動作の機能とを比較し、ＦＰＧＡ５内のＲＡＭ５３の機能変更が必要なブロックを以下のように変更する。
【００７０】
この一例では、システムメモリ６２０に登録されたコンフィグレーション情報は、複写機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０は複写機能に必要なＰＤＬ展開処理８０７、スルー処理９２０に対応するコンフィグレーション・データのＰＤＬ展開データ６３９、スルー処理データ６３２をシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００７１】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。
【００７２】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。そして、ダウンロードが総て終了すると、ＣＰＵ６１０はコンピュータＩ／Ｆ部６６０と通信を行い、文書ファイルなどのＰＤＬコードデータの入力命令を出す。コンピュータＩ／Ｆ部６６０は、この命令によりコンピュータからのＰＤＬコードデータを画像処理部６８０に出力する。コンピュータＩ／Ｆ部６６０と画像処理部６８０は、ケーブルで接続されておりコンピュータＩ／Ｆ部６６０からの情報が入力される。画像処理部６８０に入力されたＰＤＬコードデータは、ＦＰＧＡに入力される。
【００７３】
ＦＰＧＡに入力された画像情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介してＰＤＬ展開処理８０７に入力され、ここでコードデータが順次イメージデータに展開される。そして、ＰＤＬ展開処理８０７からの信号は、スルー処理９２０に入力され、スルー処理９２０でＰＤＬ展開処理８０７からの信号が処理されずに出力される。
【００７４】
スルー処理９２０からの信号は、エッジ強調処理８０４に入力され、エッジ強調処理８０４でスルー処理９２０からの信号を高周波成分を強調することによりエッジ強調情報が得られる。エッジ強調処理８０４からの信号は、２値化処理（１）８０５に入力され、２値化処理（１）８０５でエッジ強調処理８０４からの多値（８ｂｉｔ）データがプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換される。
【００７５】
２値化処理（１）８０５からの２値化信号は、スルー処理９２０に入力され、スルー処理９２０で２値化処理（１）８０５からの信号が処理されずに出力される。スルー処理９２０からの信号は、Ｉ／Ｏブロック９３０を介してＦＰＧＡより出力される。そして、ＦＰＧＡからの信号は画像処理部６８０から出力される。画像処理部６８０からの信号は、プリンタ部６５０に入力され、可視像として画像形成が行われる。
（３）プリンタ動作からファクシミリ送信動作
次に、ファクシミリ送信機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ送信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００７６】
この一例では、システムメモリ６２０に登録されたコンフィグレーション情報は、プリンタ機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０はファクシミリ送信機能に必要なシェーディング処理８０２、解像度変換（１）処理８０３、２値化処理（２）８０８、符号化処理８０９に対応するコンフィグレーション・データのシェーディングデータ６３３、解像度変換（１）データ６３４ａ、２値化処理（２）データ６３６ｂ、符号化データ６３７をシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００７７】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。
【００７８】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリに登録する。ダウンロードが総て終了すると、ＣＰＵ６１０は、リーダ部６４０と通信を行い、原稿スキャン命令を出す。リーダ部６４０は、この命令により原稿をスキャナユニット７０４がスキャンすることにより、画像情報を画像処理部６８０に出力する。リーダ部６４０と画像処理部６８０は、ケーブルで接続されておりリーダ部６４０からの情報が入力される。画像処理部６８０に入力された画像情報は、多値８ｂｉｔの信号ラインを介して不図示のバッファに入力され、バッファ回路を介してＦＰＧＡに入力される。
【００７９】
ＦＰＧＡに入力された画像情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介してシェーディング処理８０２に入力され、ここでランプ７０３の配光ムラやＣＣＤ７０９の感度ムラが補正される。シェーディング処理８０２からの信号は、解像度変換（１）処理８０３に入力される。
【００８０】
スキャナユニット７０４の走査スピードにより副走査方向の変倍を行い、解像度変換（１）処理８０３により主走査方向の変倍を行う。この解像度変換（１）処理８０３では、リアルタイムで多値のデータの解像度変換を行うことができるので高画質を保つことができる。
【００８１】
解像度変換された画像情報は、エッジ強調処理８０４に入力され、エッジ強調処理８０４で解像度変換（１）処理８０３からの信号の高周波成分を強調することによりエッジ強調情報が得られる。エッジ強調処理８０４からの信号は、２値化処理（２）８０８に入力され、２値化処理（２）８０８でエッジ強調処理８０４からの多値（８ｂｉｔ）データがファクシミリ送信に最適な２値（１ｂｉｔ）データに変換される。２値化処理（２）８０８からの２値化処理は、符号化処理８０９に入力され、符号化処理８０９で２値化処理（２）８０８からの信号がＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で符号化される。符号化情報はＩ／Ｏブロック９３０を介してＦＰＧＡより出力される。ＦＰＧＡからの信号は画像処理部６８０から出力される。
【００８２】
画像処理部６８０からの信号は、ファクス部６７０に入力され、ファクス部６７０は符号化情報を電話回線６７１上に電送するために変調し、電話回線６７１と直接接続され、電話局などに設置されている交換機と所定の手順により情報のやり取りを行う。
（４）ファクシミリ送信動作からファクシミリ受信動作
次に、ファクシミリ受信機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリに登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ受信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００８３】
この一例では、システムメモリに登録されたコンフィグレーション情報は、ファクシミリ送信機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０は、ファクシミリ送信機能に必要な復号化処理８１１、解像度変換（２）処理８１２、２値化処理（１）８０５、スルー処理９２０に対応するコンフィグレーション・データの復号化データ６３８、解像度変換（２）データ６３４ｂ、２値化処理（１）データ６３６ａ、スルー処理データ６３２をシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００８４】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。
【００８５】
ダウンロードが総て終了すると、中央処理装置（ＣＰＵ）６１０は、ファクス部６７０と通信を行い、ファクシミリ受信命令を出す。ファクス部６７０は、この命令により電話回線６７１から電送されてきた復調された、符号化情報を画像処理部６８０に出力する。ファクス部６７０と画像処理部６８０は、ケーブルで接続されており、ファクス部６７０からの情報が入力される。画像処理部６８０に入力された符号化情報は、ＦＰＧＡに入力される。
【００８６】
ＦＰＧＡに入力された符号化情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介して復号化処理８１１に入力され、Ｉ／Ｏブロック９１０からの信号がＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で復号化される。ここで、コード化された情報がイメージ情報として変換する。復号化処理８１１からの信号は、解像度変換（２）処理８１２に入力される。
【００８７】
解像度変換（２）処理８１２で変倍が行われる。この解像度変換（２）処理８１２で２値から多値のデータの変換と解像度変換が行われる。解像度変換された画像情報は、エッジ強調処理８０４に入力され、エッジ強調処理８０４で解像度変換（２）処理８１２からの信号の高周波成分を強調することによりエッジ強調情報が得られる。
【００８８】
エッジ強調処理８０４からの信号は、２値化処理（１）８０５に入力され、２値化処理（１）８０５でエッジ強調処理８０４からの多値（８ｂｉｔ）データがプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換される。２値化処理（１）８０５からの２値化信号は、スルー処理９２０に入力され、スルー処理９２０で２値化処理（１）８０５からの信号が処理されずに出力される。
【００８９】
スルー処理９２０からの信号は、Ｉ／Ｏブロック９３０を介してＦＰＧＡより出力される。ＦＰＧＡからの信号は画像処理部６８０から出力される。画像処理部６８０からの信号は、プリンタ部６５０に入力され、可視像として画像形成が行われる。
【００９０】
このように、所定のハードウェアの機能を決定するＲＡＭ型のＦＰＧＡを設けているデータ処理装置に、電源投入時等の初期化時にはコンフィグレーション・データ用メモリ（ＲＡＭ）の全領域のコンフィグレーション・データをＲＡＭ型のＦＰＧＡのメモリ（ＲＡＭ）にダウンロードし、外部制御装置等からＦＰＧＡへの機能変更要求があった時コンフィグレーション・データをダウンロードする際には、既に、ＦＰＧＡのメモリ（ＲＡＭ）にコンフィグレーションされているデータ種別と、新たにコンフィグレーションを依頼されたデータの種別とを比較し、比較結果が共通機能の場合には、部分機能の機能変更要求のあったコンフィグレーション・データを該ＦＰＧＡの対応するＲＡＭの領域へダウンロードすることにより、フレキシビリティを向上させることができる。
【００９１】
尚、本発明は複数の機器（例えば、ホストコンピュータ，インタフェイス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【００９２】
また、本発明の目的は前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
【００９３】
この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００９４】
プログラムコードを供給するための記憶媒体としては、例えばフロッピーディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【００９５】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９６】
更に、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９７】
【発明の効果】
以上説明したように、本発明によれば、画像処理手段に入力される画像データの入力元又は画像処理手段により画像処理された画像データの出力先の少なくともいずれかを異ならせるのに伴って、画像処理手段が実行すべき複数種類の画像処理の組み合わせを変更する場合に、複数の画像処理部のうち実行すべき画像処理の種類の変更が必要な画像処理部を特定し、特定された画像処理が実行すべき画像処理の種類を変更することができる。
【００９８】
【図面の簡単な説明】
【図１】第１の実施形態によるデータ処理装置の構成及びデータの流れを示すブロック図である。
【図２】図１に示すＦＰＧＡへのダウンロード制御を示す流れ図である。
【図３】コンフィグレーション・データとＲＡＭの対応を示す図である。
【図４】コンフィグレーション・データのＦＰＧＡへのダウンロード処理を示すフローチャートである。
【図５】従来のデータ処理装置のコンフィグレーション技術を説明する図である。
【図６】第２の実施形態による画像形成装置の構成を示すブロック図である。
【図７】図６に示すリーダ部６４０及びプリンタ部６５０の構成を示す断面図である。
【図８】画像処理部６８０における信号処理を示すブロック図である。
【図９】画像処理装置の各動作における画像処理部６８０内のＦＰＧＡの機能を示す図である。
【符号の説明】
１１０ 中央処理装置（ＣＰＵ）
１２０ システムメモリ
１３０ デバイスインタフェース（Ｉ／Ｆ）部
１４０ ファイル記憶装置（ＨＤ）
１４１ プログラムＡのコンフィグレーション・データ
１４２ プログラムＢのコンフィグレーション・データ
１４３ プログラムＣのコンフィグレーション・データ
１４４ プログラムＤのコンフィグレーション・データ
１５０ フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）
１５２ ＦＰＧＡ機能部
１５３ ＦＰＧＡのコンフィグレーション用メモリ（ＲＡＭ）
１６０ 拡張インタフェース（Ｉ／Ｆ）部
１７０ ホストＰＣ
【発明の属する技術分野】
本発明は、入力された画像データを複数の画像処理部にて順次画像処理して出力する画像処理装置に関するものである。
【０００２】
【従来の技術】
近年、データ処理装置のダウンサイジング等が叫ばれ、且つ、処理の高速化が望まれるようになってきている。このような要求の中で、単一のハードウェアにおいてハードウェアの機能をダイナミックに切り換える技術はハードウェア技術において重要な位置を占め、このハードウェア機能をダイナミックに切り換える技術の一つである、再コンフィグレーション可能なフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）が有効な手段となっている。
【０００３】
また、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）の機能の一部又は全体を初期化（再コンフィグレーション）する際のコンフィグレーション・データの取り扱いも、データ処理システムの性能上重要な技術である。
【０００４】
ここで、従来のコンフィグレーション・データをリード、ライト可能なＲＡＭ型メモリを備えたＲＡＭ型ＦＰＧＡを使用した汎用型のデータ処理装置について説明する。
【０００５】
図５は、従来のＲＡＭ型ＦＰＧＡを使用したデータ処理装置を示す図である。図示するように、ユーザーの機能仕様に合せてコンフィグレーション・データを複数用意し、ハードウェアの機能をダイナミックに切り替えて使用できるように構築したものである。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術で説明した再コンフィグレーション技術には、以下のような問題があった。
【０００７】
まず、図５に示した従来のＲＡＭ型ＦＰＧＡを使用したデータ処理装置の場合、ＦＰＧＡの機能全体を初期化（再コンフィグレーション）する手段及び、管理機構に課題が残る。即ち、
・電源投入時及び、既に初期化されたＦＰＧＡに対して別の機能を再度初期化する、コンフィグレーション・データの転送中ＦＰＧＡ内のハードウェアの機能が決定されていない期間に、ＦＰＧＡの内部及びＩ／Ｏが不安定となり消費電力の増大、誤動作の発生、
・既に初期化されたＦＰＧＡに対して別の機能を再度初期化する再ＦＰＧＡ内のＲＡＭの全領域にコンフィグレーション・データの転送等による速度の低下、と言った問題が発生する。
【０００８】
本発明は、上述の課題を解決するためになされたもので、画像処理手段に入力される画像データの入力元又は画像処理手段により画像処理された画像データの出力先の少なくともいずれかを異ならせるのに伴って、画像処理手段が実行すべき複数種類の画像処理の組み合わせを変更する場合に、複数の画像処理部のうち実行すべき画像処理の種類の変更が必要な画像処理部を特定し、特定された画像処理が実行すべき画像処理の種類を変更することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の画像処理装置は、複数種類の画像処理に対応する複数のコンフィギュレーション情報を記憶する記憶手段と、入力された画像データを複数の画像処理部にて順次画像処理して出力する画像処理手段であって、前記記憶手段に記憶されたコンフィギュレーション情報に基づいて前記複数の画像処理部を前記複数種類の画像処理のいずれかを実行可能な状態とする画像処理手段と、前記複数の画像処理部に割り当てられている画像処理の種類を登録する登録手段と、前記画像処理手段に入力される画像データの入力元又は前記画像処理手段により画像処理された画像データの出力先の少なくともいずれかを異ならせるのに伴って、前記画像処理手段が実行すべき複数種類の画像処理の組み合わせを変更する場合に、前記複数の画像処理部のうち実行すべき画像処理の種類の変更が必要な画像処理部を前記登録手段に登録された内容に基づいて特定するとともに、該特定された画像処理部が実行すべき画像処理の種類を前記コンフィギュレーション情報に基づいて変更させるよう前記画像処理手段を制御する制御手段とを有することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら本発明に係る実施の形態を詳細に説明する。
【００１２】
［第１の実施形態］
図１は、第１の実施形態によるデータ処理装置の構成及びデータの流れを示すブロック図である。同図において、１１０は中央処理装置（ＣＰＵ）、１２０はシステムメモリ、１３０はデバイスインタフェース（Ｉ／Ｆ）部、１４０はファイル記憶装置（ＨＤ）、１５０はフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、１６０は拡張Ｉ／Ｆ、１７０はホストコンピュータである。
【００１３】
図２は、図１に示すＦＰＧＡへのダウンロード制御を示す流れ図である。また図３は、コンフィグレーション・データとＲＡＭの対応を示す図である。そして図４は、コンフィグレーション・データのＦＰＧＡへのダウンロード処理を示すフローチャートである。
【００１４】
図１に示すように、本実施形態では、コンフィグレーション・データ▲１▼を格納するための記憶装置としてファイル記憶装置（ＨＤ）１４０を使用し、ファイル記憶装置１４０からシステムメモリ１２０を介してＦＰＧＡ１５０内のＲＡＭ１５３にダウンロード▲３▼する手段と、初期状態でのＦＰＧＡ１５０の機能が確定しない期間ハードウェア内部において、ＦＰＧＡ１５０の内部を固定するデータ、又は使用頻度の高いデータ、診断用のプログラムデータ等のコンフィグレーション・データを、ファイル記憶装置１４０に予め格納しておき、必要機能のダウンロードに先立ち、ファイル記憶部１４０→システムメモリ１２０にコンフィグレーション・データ▲１▼を転送する手段と、ＦＰＧＡ１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３へのダウンロードを制御する中央処理装置（ＣＰＵ）１１０内は、ＦＰＧＡ用メモリ（ＲＡＭ）１５３へのダウンロード状態｛ダウンロードのデータ種別（データ番号）、ＦＰＧＡ用メモリ（ＲＡＭ）１５３｝を管理し、機能変更の指示に対してファイル記憶装置１４０からコンフィグレーション・データ▲１▼を選択し、ＦＰＧＡ用メモリ（ＲＡＭ）１５３へダウンロード▲３▼する手段を有するものである。尚、全図を通して同じ符号は同じ対象物を示している。
【００１５】
以下、図１を参照しながら、図２〜図４を用いて第１の実施形態によるデータ処理装置の構成と動作を説明する。図１に示すように、中央処理装置（ＣＰＵ）１１０は、システムメモリ１２０に展開されている各種のアプリケーションプログラムを実行することにより、所定のデータ処理を実行する。この時、ＦＰＧＡ１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３へダウンロードされるコンフィグレーション・データをダイナミックに変更（ダウンロード）することにより、各種のデータ処理をダイナミックに切り替えて処理することができるようになる。
【００１６】
以下、ＦＰＧＡ１５０内のコンフィグレーション用メモリ（ＲＡＭ）１５３へダウンロードする動作を図２〜図４を用いて説明する。図１に示す中央処理装置（ＣＰＵ）１１０、ファイル記憶装置１４０、ＦＰＧＡ１５０は、例えば図２に示すように構成されている。即ち、マイクロプログラム制御になっており、中央処理装置（ＣＰＵ）１１０がファイル記憶装置１４０内に格納されているＨＤ→ＲＡＭへのコンフィグレーション・データ▲１▼の転送、ＲＡＭ→ＦＰＧＡへのダウンロード▲３▼、ＦＰＧＡへのダウンロードを実行することにより、図４に示す動作を実行する。
【００１７】
まず、図２に示す処理の流れ図、図３に示すコンフィグレーション・データ→ＲＡＭの対応図、図４に示すフローチャートにより、ＨＤ→ＲＡＭへのコンフィグレーション・データ▲１▼の転送について、その動作を説明する。
【００１８】
図１において、電源投入時に中央処理装置（ＣＰＵ）１１０は、ファイル記憶装置１４０内のＨＤ→ＲＡＭコンフィグレーション・データ▲１▼の転送を実行する。尚、ファイル記憶装置１４０には、各機能毎のプログラムデータ等のコンフィグレーション・データ１４１〜１４５が予め格納されている。
【００１９】
そこで、中央処理装置（ＣＰＵ）１１０は、デバイスＩ／Ｆ部１３０を介してファイル記憶装置（ＨＤ）１４０にアドレスを出力し、システムメモリ１２０にＲＡＭアドレスを出力し、ファイル記憶装置（ＨＤ）１４０からシステムメモリ１２０へのコンフィグレーション・データ転送動作を行う。そして、ＨＤ→ＲＡＭデータ転送動作を終了するまで繰り返す（図４に示すステップＳ４０１）。
【００２０】
その後、ＨＤ→ＲＡＭデータ転送動作が終了すると、中央処理装置（ＣＰＵ）１１０はシステムメモリ１２０内のＲＡＭ→ＦＰＧＡへのダウンロード起動プログラムを実行することにより、システムメモリ１２０にコピーされたコンフィグレーション・データをＦＰＧＡ１５０のコンフィグレーション用メモリ（ＲＡＭ）１５３にダウンロードする。これにより、ファイル記憶装置（ＨＤ）１４０内部よりシステムメモリ１２０にコンフィグレーション・データが転送された後、システムメモリ１２０からＦＰＧＡ１５０内のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３にダウンロードされる（図２に示す２０１、図４に示すステップＳ４０２）。
【００２１】
ダウンロード処理後、中央処理装置（ＣＰＵ）１１０は、ダウンロードされたコンフィグレーション情報をシステムメモリ１２０に登録する（図４に示すステップＳ４０３）。
【００２２】
次に、中央処理装置（ＣＰＵ）１１０は、ダウンロードされた機能に対応する処理動作を実行する。尚、ダウンロードする初期の機能は、別機能ダウンロード要求が確定する期間の間、ＦＰＧＡ１５０の内部状態を固定する機能であってもよく、或いは処理動作を行ってもよい（図２に示す２０２、図４に示すステップＳ４０４）。
【００２３】
次に、中央処理装置（ＣＰＵ）１１０が別機能ダウンロード要求を受けたときの動作を説明する。即ち、中央処理装置（ＣＰＵ）１１０は、ファイル記憶装置１４０、或いは、システムメモリ１２０からコンフィグレーション・データ▲１▼をシステムメモリ１２０に転送した後、システムメモリ１２０からコンフィグレーション・データ▲１▼をＦＰＧＡ１５０にダウンロードする。
【００２４】
中央処理装置（ＣＰＵ）１１０は、別機能のコンフィグレーション・データ▲１▼をＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３へダウンロードし、ＦＰＧＡ機能を所定の機能に再設定する。このＦＰＧＡ１５０にダウンロードする際に、現在のＦＰＧＡ１５０のダウンロード状態を中央処理装置（ＣＰＵ）１１０にて判定し、別機能のコンフィグレーション・データ▲１▼をＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３のどのアドレス領域にダウンロードするかを制御する（図３のコンフィグレーションファイル→ＲＡＭに対応）。
【００２５】
上述の処理を図４に示すフローチャートに従って更に詳細に説明する。即ち、中央処理装置（ＣＰＵ）１１０はＦＰＧＡ１５０への機能変更要求があると（図４に示すステップＳ４０５）、現在ＦＰＧＡ１５０で機能しているコンフィグレーション・データ▲１▼と、今機能変更要求のあったコンフィグレーション・データ▲１▼との番号を比較する（図４に示すステップＳ４０６）。ここで、部分機能変更の場合には、ＦＰＧＡ１５０に、既に共通機能のコンフィグレーション・データ▲１▼がダウンロードされているものとして、部分機能の機能変更要求のあったコンフィグレーション・データ▲１▼のみをシステムメモリ１２０へ転送する（図４に示すステップＳ４１０参照｝。
【００２６】
次に、中央処理装置（ＣＰＵ）１１０は、ＲＡＭ→ＦＰＧＡへのダウンロード動作に移る。まず、中央処理装置（ＣＰＵ）１１０は、システムメモリ１２０へアドレスを出力すると共に、デバイスＩ／Ｆ部１３０を介してＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３に変更するアドレスを出力し、ＦＰＧＡ１５０へ、システムメモリ１２０からダウンロードデータ１語を出力し、ダウンロードデータ１語を出力後、アドレスを更新して、次の１語のダウンロードデータ１語を出力する。以上の動作をダウンロードが終了するまで繰り返し、コンフィグレーション・データ用メモリ（ＲＡＭ）１５３の領域Ｂ（図３参照）に部分機能の機能変更要求のあったコンフィグレーション・データ▲１▼をダウンロードする（図２に示す２０３、図４に示すステップＳ４１１）。
【００２７】
その後、ダウンロード動作が終了すると、中央処理装置（ＣＰＵ）１１０は、今ダウンロードしたコンフィグレーション・データ▲１▼の番号を登録する（図４に示すステップＳ４１２）。
【００２８】
尚、上述のステップＳ４１０〜Ｓ４１２までの処理が、前述したファイル記憶装置→ＦＰＧＡへの部分機能変更処理に対応する。
【００２９】
次に、上述したステップＳ４０６での比較において、全機能変更の場合の処理を説明する。
【００３０】
ステップＳ４０６において、全機能変更の場合には、ＦＰＧＡ１５０に、共通機能のコンフィグレーション・データ▲１▼がダウンロードされていないものとして、全機能の機能変更要求のあったコンフィグレーション・データ▲１▼をシステムメモリ２へ転送する（図４に示すステップＳ４０７）。
【００３１】
次に、中央処理装置（ＣＰＵ）１１０は、ＲＡＭ→ＦＰＧＡへのダウンロード動作に移る。まず、中央処理装置（ＣＰＵ）１１０は、システムメモリ１２０へアドレスを出力すると共に、デバイスＩ／Ｆ部１３０を介してＦＰＧＡ１５０のコンフィグレーション・データ用メモリ（ＲＡＭ）１５３に変更するアドレスを出力し、ＦＰＧＡ１５０へ、システムメモリ１２０からダウンロードデータ１語を出力し、ダウンロードデータ１語を出力後、アドレスを更新して、次の１語のダウンロードデータ１語を出力する。以上の動作をダウンロードが終了するまで繰り返し、コンフィグレーション・データ用メモリ（ＲＡＭ）１５３の領域Ａ（図３参照）に全機能の機能変更要求のあったコンフィグレーション・データ▲１▼をダウンロードする（図２に示す２０９、図４に示すステップＳ４０８）。
【００３２】
その後、ダウンロード動作が終了すると、中央処理装置（ＣＰＵ）１１０は、今ダウンロードしたコンフィグレーション・データ▲１▼の番号を登録する（図４に示すステップＳ４０９）。
【００３３】
尚、上述のステップＳ４０７〜Ｓ４０９までの処理が、前述したファイル記憶装置→ＦＰＧＡへの全機能変更処理に対応する。
【００３４】
次に、上述したコンフィグレーション・データの登録処理が終了すると、中央処理装置（ＣＰＵ）１１０はダウンロードされた機能に対応する処理動作を実行する（図２に示す２１０、図４に示すステップＳ４１３）。
【００３５】
そして、ダウンロードされた機能に対応する処理動作が終了すると、中央処理装置（ＣＰＵ）１１０はステップＳ４０５に戻り、上述のＦＰＧＡへの機能変更要求を待つ。
【００３６】
尚、上述した転送の手段は、ファイル記憶装置（ＨＤ）４等の装置内に格納されたＦＰＧＡコンフィグレーション・データ▲１▼をＦＰＧＡにダウンロードする様に制御しているが、外部制御装置等からコンフィグレーション・データ▲１▼をダウンロードしたり、該ファイル記憶装置４に新規データを格納する構成を取ってもよい。
【００３７】
以上説明したように、所定のハードウェアの機能を決定するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）５のコンフィグレーション・データ▲１▼を、該ハードウェア内の前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードする機能を備えたデータ処理装置において、電源投入時等の初期化時には、ファイル記憶装置（ＨＤ）４から、予め、格納されているコンフィグレーション用メモリ全領域分のプログラムＡのコンフィグレーション・データ▲１▼を、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードし、プログラムをダウンロード後、コンフィグレーション用メモリの一部分のプログラムのコンフィグレーション・データ▲１▼を、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードするように構成し、
また、所定のハードウェアの機能を決定するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）５のコンフィグレーション・データ▲１▼を、該ハードウェア内の前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードする機能を備えたデータ処理装置において、電源投入時等の初期化時には、ファイル記憶装置（ＨＤ）４等から、予め、格納されているコンフィグレーション用メモリ全領域分のプログラムＡのコンフィグレーション・データ▲１▼を、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードし、プログラムＡをダウンロード後、複数用意されているコンフィグレーション用メモリの一部分の複数プログラムのコンフィグレーション・データ▲１▼を、ハードウェアの機能毎に選択し、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）５内のコンフィグレーション用メモリ（ＲＡＭ）５３にダウンロードするように構成することで、以下のような効果が得られる。
（１）コンフィグレーション・データ▲１▼を格納する為のメモリは、システムメモリ２を使用し、該システムメモリ２からＦＰＧＡ５内のＲＡＭ５３にダウンロード▲３▼するようにして、フレキシビリティを高める。
（２）再初期化（再コンフィグレーション）のデータ転送等による速度の低下を防ぎ、電源投入時の回路を安定させるためのプログラムデータ等のコンフィグレーション・データ▲１▼をＦＰＧＡ５にダウンロード▲３▼し、その後必要に応じて、ＦＰＧＡ５内のコンフィグレーション用メモリ（ＲＡＭ）５３の一部を部分的に書き換えるプログラムデータのコンフィグレーション・データ▲１▼を転送し、必要な部分のみを書き換えることにより、再初期化（再コンフィグレーション）時の転送等によるデータ転送速度の低下を防ぐことができる。
（３）ＦＰＧＡ５内のＲＡＭ５３に対しては、ハードウェア内部のファイル記憶装置４からのダウンロードのみでは拡張性に乏しくなることから、ハードウェア外部（外部記憶装置７等）からのコンフィグレーション用メモリ（ＲＡＭ）５３の一部を部分的に書き換えるプログラムデータのコンフィグレーション・データ▲２▼の転送を実現することで、拡張性を高めながらデータ転送速度の低下を防ぐことができる。
【００３８】
［第２の実施形態］
次に、本発明に係る第２の実施形態として、所定のハードウェアの機能を決定するＲＡＭ型のＦＰＧＡを用いた画像処理装置について説明する。
【００３９】
図６は、第２の実施形態による画像形成装置の構成を示すブロック図である。同図において、６１０は中央処理装置（ＣＰＵ）であり、システムメモリに展開されている各種アプリケーションプログラムを実行することにより、画像処理を実行する。６２０はシステムメモリであり、コンフィグレーション・データ等を登録する。６３０はファイル記憶装置であり、後述する各種画像処理に使用するデータを記憶する。６４０は画像入力装置（以下「リーダ部」と称す）であり、原稿を光学的に読み取り、画像データに変換する。６５０は画像出力装置（以下「プリンタ部」と称す）であり、複数の種類の記録紙カセットを有し、プリント命令に従って画像データを記録紙上に可視像として出力する。６６０はコンピュータＩ／Ｆであり、不図示のホストコンピュータ等からページ記述言語（以下「ＰＤＬ」と称す）コードデータを受け取る。６７０はファクス部であり、６７１は電話回線である。６８０は画像処理部であり、内部にＦＰＧＡ機能部とＲＡＭを有し、ダウンロードされたコンフィグレーション・データに基づき、各種画像処理を実行する。
【００４０】
以下、上述した各部の詳細について順に説明する。
【００４１】
＜リーダ部６４０の説明＞
図７は、図６に示すリーダ部６４０及びプリンタ部６５０の構成を示す断面図である。まず、リーダ部６４０の構成及び動作について説明する。
【００４２】
図７において、原稿給送装置７０１上に積載された原稿が１枚ずつ順次原稿台ガラス面７０２上に搬送される。原稿が順次搬送されると、スキャナ部のランプ７０３が点灯、かつスキャナ・ユニット７０４が移動して原稿を照射する。原稿からの反射光は、ミラー７０５，７０６，７０７を順次介して収束レンズ７０８を通過した後、ＣＣＤイメージ・センサ部７０９「以下「ＣＣＤ」と称す）に入力される。
【００４３】
図８は、画像処理部６８０における信号処理を示すブロック図である。まず、複写処理の場合、ＣＣＤ７０９に入力された画像情報は光電変換され、電気信号に変換され、Ａ／Ｄ変換８０１、シェーディング補正８０２、解像度変換８０３、エッジ強調８０４、２値化処理８０５が行われる。また、プリンタ処理の場合、コンピュータＩ／Ｆ部６６０を介して受信されたＰＤＬコードデータはＰＤＬ展開８０７される。次に、ファクス送信処理の場合、送信する画像データに対して２値化処理８０８、符号化８０９が行われ、ファクス部６７０へ送出される。そして、ファクス受信処理の場合、ファクス部６７０から入力した画像データに対して復号化８１１、解像度変換８１２が行われる。
【００４４】
尚、画像処理部６８０の詳細な構成及び動作については更に後述する。
【００４５】
＜プリンタ部６５０の説明＞
ここで図７に戻り、プリンタ部６５０の構成及び動作について説明する。プリンタ部６５０に入力された信号は、露光制御部７１０で光信号に変化された画像信号に従い感光体７１１を照射する。この照射光によって感光体７１１上に生成された潜像は、現像器７１２によって現像される。ここで、現像とタイミングを併せて被転写紙積載部７１３或いは７１４から転写紙が搬送され、転写部７１５で上述の現像された像が転写される。転写された像は定着部７１６で被転写紙に定着された後、排紙部７１７より装置外部に排出される。排紙部７１７から出力された転写紙は、ソータ７２０のソート機能が働いている場合には、各ビンに、又はソート機能が働いていない場合には、ソータの最上位のビンに排出される。
また、順次読み込んだ画像を１枚の出力用紙の両面に出力する場合は、定着部７１６で定着された出力用紙を一度、排出部７１７まで搬送後、用紙の搬送向きを反転して搬送方向切り替え部材７１８を介して再給紙用被転写紙積載部７１９に搬送する。次の原稿が準備されると、上述のプロセスと同様にして原稿画像が読み取られるが、転写紙については再給紙用被転写紙積載部７１９より給紙されるので、結局、同一出力紙の表面、裏面に２枚の原稿画像が出力される。
【００４６】
＜コンピュータＩ／Ｆ部６６０の説明＞
コンピュータＩ／Ｆ部６６０は、コンピュータと接続するインターフェース部であり、コンピュータよりページ記述言語（以下「ＰＤＬ」）のコードデータを受け取り、そのコードデータを画像処理部６８０に出力する。
【００４７】
＜ファクス部６７０の説明＞
ファクス送受信を行うファクス部６７０は、電話回線６７１と接続され、電話回線６７１は電話局などに設置されている交換機と所定の手順により情報のやり取りを行い、ファクス送信時は画像処理部６８０から出力する符号化された情報を変調し、不図示のＮＣＵを介して電話回線６７１上にファクス情報を送信する。また、ファクス受信時は、電話回線６７１上からＮＣＵを介してファクス情報を受信し、その情報を復調し符号化された情報を画像処理部１３に出力する。
【００４８】
＜画像処理部６８０の説明＞
以下、画像処理部６８０の各機能毎の動作について順に説明する。
【００４９】
図９は、画像処理装置の各動作における画像処理部６８０内のＦＰＧＡの機能を示す図である。
（１）初期動作（電源投入時、再設定時）
まず、中央処理装置（ＣＰＵ）６１０は、ＦＰＧＡのＩ／Ｏ機能９１０，９３０、入力された信号を処理しないスルー処理９２０を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているＩ／Ｏレイアウトデータ６３１のコンフィグレーション・データとスルーデータ６３２のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロードする。
【００５０】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、初期動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示す初期設定状態が構成される。
（２）複写動作（リーダ部６４０で読み取った画像データをプリンタ部６５０で出力する）
次に、上述の初期動作に引き続き、複写動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要な複写動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５１】
図９に示す複写処理のように、中央処理装置（ＣＰＵ）６１０はランプ７０３の配光ムラや、ＣＣＤ７０９の感度ムラを補正するシェーディング処理８０２、多値のデータを解像度変換する解像度変換（１）処理８０３、解像度変換（１）処理８０３からの信号の高周波成分を強調することによりエッジ強調を行うエッジ強調処理８０４、多値（８ｂｉｔ）データをプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換する２値化処理（１）８０５を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているシェーディングデータ６３３のコンフィグレーション・データと、解像度変換（１）データ６３４ａのコンフィグレーション・データと、エッジ強調データ６３５のコンフィグレーション・データと、２値化処理（１）データ６３６ａのコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９４０，９４１，９４２，９４３する。
【００５２】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、初期動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示す複写処理状態が構成される。
（３）プリンタ出力（コンピュータＩ／Ｆ部６６０を介して送られてきた文書をプリンタ部６５０で出力する）
次に、上述の複写動作に引き続き、プリンタ出力動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と、画像処理部６８０で必要なプリンタ出力動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５３】
図９に示すプリンタ処理のように、中央処理装置（ＣＰＵ）６１０はコンピュータＩ／Ｆ部６６０を介して送られてきた文書ファイルなどのコマンドデータをイメージデータに展開するＰＤＬ展開処理８０７、スルー処理９２０を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているＰＤＬ展開データ６３９のコンフィグレーション・データと、スルーデータ６３２のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９４４，９４５する。
【００５４】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、初期動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示すプリンタ処理状態が構成される。
（４）ファクシミリ装置（リーダ部６４０で読み取った画像データをファクス部６７０でファクシミリ送信）
次に、上述のプリンタ出力動作に引き続き、ファクシミリ送信動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ送信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５５】
図９に示すファクシミリ送信処理のように、中央処理装置（ＣＰＵ）６１０はランプ７０３の配光ムラや、ＣＣＤ７０９の感度ムラを補正するシェーディング処理８０２、多値のデータを解像度変換する解像度変換（１）処理８０３、多値（８ｂｉｔ）データをファクシミリ送信に最適な２値（１ｂｉｔ）データに変換する２値化処理（２）８０８、イメージ情報をＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で符号化する符号化処理８０９を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されているシェーディングデータ６３３のコンフィグレーション・データと、解像度変換（１）データ６３４ａのコンフィグレーション・データと、２値化処理（２）データ６３６ｂのコンフィグレーション・データと、符号化データ６３７のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９４６，９４７，９４８，９４９する。
【００５６】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、ファクシミリ送信動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示すファクシミリ送信処理状態が構成される。
（５）ファクシミリ受信（ファクス部６７０で受信した画像データをプリンタ部６５０で出力する）
次に、上述のファクシミリ送信動作に引き続き、ファクシミリ受信動作の手順を説明する。中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ受信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００５７】
図９に示すファクシミリ受信処理のように、中央処理装置（ＣＰＵ）６１０は符号化情報をＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で復号化する復号化処理８１１、２値（１ｂｉｔ）データを多値（８ｂｉｔ）データに変換し、多値のデータを解像度変換する解像度変換（２）処理８１２、多値（８ｂｉｔ）をプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換する２値化処理（１）８０５を設定するために、ファイル記憶装置（ＨＤ）６３０から予め格納されている復号化データ６３８のコンフィグレーション・データと、解像度変換（２）データ６３４ｂのコンフィグレーション・データと、２値化処理（１）データ６３６ａのコンフィグレーション・データと、スルーデータ６３２のコンフィグレーション・データとをシステムメモリ６２０、システムバス６９０を介してＦＰＧＡ内のＲＡＭにダウンロード９５０，９５１，９５２，９５３する。
【００５８】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。このように、ファクシミリ受信動作のダウンロードにより、画像処理部６８０内のＦＰＧＡの機能は図９に示すファクシミリ受信処理状態が構成される。
【００５９】
以下、一連の処理における一例を説明する。
（１）初期動作から複写動作
電源投入直後に、中央処理装置（ＣＰＵ）６１０はファイル記憶装置（ＨＤ）６３０から予め格納されているＦＰＧＡのＩ／Ｏ機能を設定するＩ／Ｏレイアウトデータ６３１のコンフィグレーション・データと、入力された信号を処理しないスルー処理データ６３２のコンフィグレーション・データを、システムメモリ６２０、システムバス６９０を介して画像処理部６８０を構成するＦＰＧＡ内のＲＡＭにダウンロードし、ＦＰＧＡの内部機能を固定させ、画像処理部６８０の機能を安定させ、消費電力を押さえる。その後、ＣＰＵ６１０は、ＦＰＧＡ内へダウンロードされたコンフィグレーション情報をシステムメモリに登録し、待機状態となる。
【００６０】
次に、複写機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と、複写動作の画像処理部６８０で必要な機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００６１】
この一例では、システムメモリ６２０に登録されたコンフィグレーション情報は、初期設定機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０は複写機能に必要なシェーディング処理８０２、解像度変換（１）処理８０３、エッジ強調処理８０４、２値化処理（１）８０５に対応するコンフィグレーション・データのシェーディングデータ６３３、解像度変換（１）データ６３４ａ、エッジ強調データ６３５、２値化処理（１）データ６３６ａをシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００６２】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。
【００６３】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリに登録する。
【００６４】
ダウンロードが総て終了すると、中央処理装置（ＣＰＵ）６１０は、リーダ部６４０と通信を行い、原稿スキャン命令を出す。リーダ部６４０は、この命令により原稿をスキャナユニット７０４がスキャンすることにより、画像情報を画像処理部６８０に出力する。リーダ部６４０と画像処理部６８０はケーブルで接続されておりリーダ部６４０からの情報が入力される。画像処理部６８０に入力された画像情報は、多値８ｂｉｔの信号ラインを通って不図示のバッファに入力され、バッファ回路を介してＦＰＧＡに入力する。
【００６５】
ＦＰＧＡに入力された画像情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介してシェーディング処理８０２に入力され、ここでランプ７０３の配光ムラやＣＣＤ７０９の感度ムラが補正される。そして、シェーディング処理８０２からの信号は解像度変換（１）処理８０３に入力される。
【００６６】
スキャナユニット７０４の走査スピードにより副走査方向の変倍を行い、解像度変換（１）処理８０３により主走査方向の変倍を行う。この解像度変換（１）処理８０３では、リアルタイムで多値のデータの解像度変換を行うことができるので高画質を保つことができる。
【００６７】
解像度変換された画像情報は、エッジ強調処理８０４に入力され、エッジ強調処理８０４で解像度変換（１）処理８０３からの信号の高周波成分が強調されることによりエッジ強調情報が得られる。
【００６８】
次に、エッジ強調処理８０４からの信号は、２値化処理（１）８０５に入力され、２値化処理（１）８０５でエッジ強調処理８０４からの多値（８ｂｉｔ）データがプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換される。２値化処理（１）８０５からの２値データは、スルー処理９２０に入力され、スルー処理９２０で２値化処理（１）８０５からの信号が処理されずに出力される。
【００６９】
スルー処理９２０からの信号は、Ｉ／Ｏブロック９３０を介してＦＰＧＡより出力される。ＦＰＧＡからの信号は画像処理部６８０から出力される。画像処理部６８０からの信号は、プリンタ部６５０に入力され、可視像として画像形成が行われる。
（２）複写動作からプリンタ動作
次に、プリンタ機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なプリンタ動作の機能とを比較し、ＦＰＧＡ５内のＲＡＭ５３の機能変更が必要なブロックを以下のように変更する。
【００７０】
この一例では、システムメモリ６２０に登録されたコンフィグレーション情報は、複写機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０は複写機能に必要なＰＤＬ展開処理８０７、スルー処理９２０に対応するコンフィグレーション・データのＰＤＬ展開データ６３９、スルー処理データ６３２をシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００７１】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。
【００７２】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。そして、ダウンロードが総て終了すると、ＣＰＵ６１０はコンピュータＩ／Ｆ部６６０と通信を行い、文書ファイルなどのＰＤＬコードデータの入力命令を出す。コンピュータＩ／Ｆ部６６０は、この命令によりコンピュータからのＰＤＬコードデータを画像処理部６８０に出力する。コンピュータＩ／Ｆ部６６０と画像処理部６８０は、ケーブルで接続されておりコンピュータＩ／Ｆ部６６０からの情報が入力される。画像処理部６８０に入力されたＰＤＬコードデータは、ＦＰＧＡに入力される。
【００７３】
ＦＰＧＡに入力された画像情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介してＰＤＬ展開処理８０７に入力され、ここでコードデータが順次イメージデータに展開される。そして、ＰＤＬ展開処理８０７からの信号は、スルー処理９２０に入力され、スルー処理９２０でＰＤＬ展開処理８０７からの信号が処理されずに出力される。
【００７４】
スルー処理９２０からの信号は、エッジ強調処理８０４に入力され、エッジ強調処理８０４でスルー処理９２０からの信号を高周波成分を強調することによりエッジ強調情報が得られる。エッジ強調処理８０４からの信号は、２値化処理（１）８０５に入力され、２値化処理（１）８０５でエッジ強調処理８０４からの多値（８ｂｉｔ）データがプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換される。
【００７５】
２値化処理（１）８０５からの２値化信号は、スルー処理９２０に入力され、スルー処理９２０で２値化処理（１）８０５からの信号が処理されずに出力される。スルー処理９２０からの信号は、Ｉ／Ｏブロック９３０を介してＦＰＧＡより出力される。そして、ＦＰＧＡからの信号は画像処理部６８０から出力される。画像処理部６８０からの信号は、プリンタ部６５０に入力され、可視像として画像形成が行われる。
（３）プリンタ動作からファクシミリ送信動作
次に、ファクシミリ送信機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリ６２０に登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ送信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００７６】
この一例では、システムメモリ６２０に登録されたコンフィグレーション情報は、プリンタ機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０はファクシミリ送信機能に必要なシェーディング処理８０２、解像度変換（１）処理８０３、２値化処理（２）８０８、符号化処理８０９に対応するコンフィグレーション・データのシェーディングデータ６３３、解像度変換（１）データ６３４ａ、２値化処理（２）データ６３６ｂ、符号化データ６３７をシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００７７】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。
【００７８】
その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリに登録する。ダウンロードが総て終了すると、ＣＰＵ６１０は、リーダ部６４０と通信を行い、原稿スキャン命令を出す。リーダ部６４０は、この命令により原稿をスキャナユニット７０４がスキャンすることにより、画像情報を画像処理部６８０に出力する。リーダ部６４０と画像処理部６８０は、ケーブルで接続されておりリーダ部６４０からの情報が入力される。画像処理部６８０に入力された画像情報は、多値８ｂｉｔの信号ラインを介して不図示のバッファに入力され、バッファ回路を介してＦＰＧＡに入力される。
【００７９】
ＦＰＧＡに入力された画像情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介してシェーディング処理８０２に入力され、ここでランプ７０３の配光ムラやＣＣＤ７０９の感度ムラが補正される。シェーディング処理８０２からの信号は、解像度変換（１）処理８０３に入力される。
【００８０】
スキャナユニット７０４の走査スピードにより副走査方向の変倍を行い、解像度変換（１）処理８０３により主走査方向の変倍を行う。この解像度変換（１）処理８０３では、リアルタイムで多値のデータの解像度変換を行うことができるので高画質を保つことができる。
【００８１】
解像度変換された画像情報は、エッジ強調処理８０４に入力され、エッジ強調処理８０４で解像度変換（１）処理８０３からの信号の高周波成分を強調することによりエッジ強調情報が得られる。エッジ強調処理８０４からの信号は、２値化処理（２）８０８に入力され、２値化処理（２）８０８でエッジ強調処理８０４からの多値（８ｂｉｔ）データがファクシミリ送信に最適な２値（１ｂｉｔ）データに変換される。２値化処理（２）８０８からの２値化処理は、符号化処理８０９に入力され、符号化処理８０９で２値化処理（２）８０８からの信号がＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で符号化される。符号化情報はＩ／Ｏブロック９３０を介してＦＰＧＡより出力される。ＦＰＧＡからの信号は画像処理部６８０から出力される。
【００８２】
画像処理部６８０からの信号は、ファクス部６７０に入力され、ファクス部６７０は符号化情報を電話回線６７１上に電送するために変調し、電話回線６７１と直接接続され、電話局などに設置されている交換機と所定の手順により情報のやり取りを行う。
（４）ファクシミリ送信動作からファクシミリ受信動作
次に、ファクシミリ受信機能が選択されると、中央処理装置（ＣＰＵ）６１０は、システムメモリに登録されたコンフィグレーション情報と画像処理部６８０で必要なファクシミリ受信動作の機能とを比較し、ＦＰＧＡ内のＲＡＭの機能変更が必要なブロックを以下のように変更する。
【００８３】
この一例では、システムメモリに登録されたコンフィグレーション情報は、ファクシミリ送信機能がＦＰＧＡへダウンロードされているため、中央処理装置（ＣＰＵ）６１０は、ファクシミリ送信機能に必要な復号化処理８１１、解像度変換（２）処理８１２、２値化処理（１）８０５、スルー処理９２０に対応するコンフィグレーション・データの復号化データ６３８、解像度変換（２）データ６３４ｂ、２値化処理（１）データ６３６ａ、スルー処理データ６３２をシステムバス６９０を介してシステムメモリ６２０へコンフィグレーション・データの転送を行う。
【００８４】
システムメモリ６２０へ転送後、中央処理装置（ＣＰＵ）６１０は、予め決められたＦＰＧＡ内のＲＡＭへシステムメモリ６２０からコンフィグレーション・データを順次ダウンロードする。その後、ＣＰＵ６１０はＦＰＧＡへダウンロードされたコンフィグレーション情報をシステムメモリ６２０に登録する。
【００８５】
ダウンロードが総て終了すると、中央処理装置（ＣＰＵ）６１０は、ファクス部６７０と通信を行い、ファクシミリ受信命令を出す。ファクス部６７０は、この命令により電話回線６７１から電送されてきた復調された、符号化情報を画像処理部６８０に出力する。ファクス部６７０と画像処理部６８０は、ケーブルで接続されており、ファクス部６７０からの情報が入力される。画像処理部６８０に入力された符号化情報は、ＦＰＧＡに入力される。
【００８６】
ＦＰＧＡに入力された符号化情報は、ＦＰＧＡ内のＩ／Ｏブロック９１０を介して復号化処理８１１に入力され、Ｉ／Ｏブロック９１０からの信号がＭＨ，ＭＲ，ＭＭＲ方式の所望する方式で復号化される。ここで、コード化された情報がイメージ情報として変換する。復号化処理８１１からの信号は、解像度変換（２）処理８１２に入力される。
【００８７】
解像度変換（２）処理８１２で変倍が行われる。この解像度変換（２）処理８１２で２値から多値のデータの変換と解像度変換が行われる。解像度変換された画像情報は、エッジ強調処理８０４に入力され、エッジ強調処理８０４で解像度変換（２）処理８１２からの信号の高周波成分を強調することによりエッジ強調情報が得られる。
【００８８】
エッジ強調処理８０４からの信号は、２値化処理（１）８０５に入力され、２値化処理（１）８０５でエッジ強調処理８０４からの多値（８ｂｉｔ）データがプリンタ部６５０に最適な２値（１ｂｉｔ）データに変換される。２値化処理（１）８０５からの２値化信号は、スルー処理９２０に入力され、スルー処理９２０で２値化処理（１）８０５からの信号が処理されずに出力される。
【００８９】
スルー処理９２０からの信号は、Ｉ／Ｏブロック９３０を介してＦＰＧＡより出力される。ＦＰＧＡからの信号は画像処理部６８０から出力される。画像処理部６８０からの信号は、プリンタ部６５０に入力され、可視像として画像形成が行われる。
【００９０】
このように、所定のハードウェアの機能を決定するＲＡＭ型のＦＰＧＡを設けているデータ処理装置に、電源投入時等の初期化時にはコンフィグレーション・データ用メモリ（ＲＡＭ）の全領域のコンフィグレーション・データをＲＡＭ型のＦＰＧＡのメモリ（ＲＡＭ）にダウンロードし、外部制御装置等からＦＰＧＡへの機能変更要求があった時コンフィグレーション・データをダウンロードする際には、既に、ＦＰＧＡのメモリ（ＲＡＭ）にコンフィグレーションされているデータ種別と、新たにコンフィグレーションを依頼されたデータの種別とを比較し、比較結果が共通機能の場合には、部分機能の機能変更要求のあったコンフィグレーション・データを該ＦＰＧＡの対応するＲＡＭの領域へダウンロードすることにより、フレキシビリティを向上させることができる。
【００９１】
尚、本発明は複数の機器（例えば、ホストコンピュータ，インタフェイス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
【００９２】
また、本発明の目的は前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システム或いは装置に供給し、そのシステム或いは装置のコンピュータ（ＣＰＵ若しくはＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
【００９３】
この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
【００９４】
プログラムコードを供給するための記憶媒体としては、例えばフロッピーディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【００９５】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９６】
更に、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９７】
【発明の効果】
以上説明したように、本発明によれば、画像処理手段に入力される画像データの入力元又は画像処理手段により画像処理された画像データの出力先の少なくともいずれかを異ならせるのに伴って、画像処理手段が実行すべき複数種類の画像処理の組み合わせを変更する場合に、複数の画像処理部のうち実行すべき画像処理の種類の変更が必要な画像処理部を特定し、特定された画像処理が実行すべき画像処理の種類を変更することができる。
【００９８】
【図面の簡単な説明】
【図１】第１の実施形態によるデータ処理装置の構成及びデータの流れを示すブロック図である。
【図２】図１に示すＦＰＧＡへのダウンロード制御を示す流れ図である。
【図３】コンフィグレーション・データとＲＡＭの対応を示す図である。
【図４】コンフィグレーション・データのＦＰＧＡへのダウンロード処理を示すフローチャートである。
【図５】従来のデータ処理装置のコンフィグレーション技術を説明する図である。
【図６】第２の実施形態による画像形成装置の構成を示すブロック図である。
【図７】図６に示すリーダ部６４０及びプリンタ部６５０の構成を示す断面図である。
【図８】画像処理部６８０における信号処理を示すブロック図である。
【図９】画像処理装置の各動作における画像処理部６８０内のＦＰＧＡの機能を示す図である。
【符号の説明】
１１０ 中央処理装置（ＣＰＵ）
１２０ システムメモリ
１３０ デバイスインタフェース（Ｉ／Ｆ）部
１４０ ファイル記憶装置（ＨＤ）
１４１ プログラムＡのコンフィグレーション・データ
１４２ プログラムＢのコンフィグレーション・データ
１４３ プログラムＣのコンフィグレーション・データ
１４４ プログラムＤのコンフィグレーション・データ
１５０ フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）
１５２ ＦＰＧＡ機能部
１５３ ＦＰＧＡのコンフィグレーション用メモリ（ＲＡＭ）
１６０ 拡張インタフェース（Ｉ／Ｆ）部
１７０ ホストＰＣ
Claims (5)
- 複数種類の画像処理に対応する複数のコンフィギュレーション情報を記憶する記憶手段と、
入力された画像データを複数の画像処理部にて順次画像処理して出力する画像処理手段であって、前記記憶手段に記憶されたコンフィギュレーション情報に基づいて前記複数の画像処理部を前記複数種類の画像処理のいずれかを実行可能な状態とする画像処理手段と、
前記複数の画像処理部に割り当てられている画像処理の種類を登録する登録手段と、
前記画像処理手段に入力される画像データの入力元又は前記画像処理手段により画像処理された画像データの出力先の少なくともいずれかを異ならせるのに伴って、前記画像処理手段が実行すべき複数種類の画像処理の組み合わせを変更する場合に、前記複数の画像処理部のうち実行すべき画像処理の種類の変更が必要な画像処理部を前記登録手段に登録された内容に基づいて特定するとともに、該特定された画像処理部が実行すべき画像処理の種類を前記コンフィギュレーション情報に基づいて変更させるよう前記画像処理手段を制御する制御手段と、
を有することを特徴とする画像処理装置。 - 原稿を読み取って画像データを入力する読取手段と、
画像データに基づいて用紙上に画像を出力する出力手段とを有し、
前記画像処理手段が実行すべき複数種類の画像処理の組み合わせは、前記読取手段により入力された画像データを前記出力手段へ出力するための組み合わせであることを特徴とする請求項１記載の画像処理装置。 - 外部装置から送信される画像データを入力する入力手段と、
画像データに基づいて用紙上に画像を出力する出力手段とを有し、
前記画像処理手段が実行すべき複数種類の画像処理の組み合わせは、前記入力手段により入力された画像データを前記出力手段へ出力するための組み合わせであることを特徴とする請求項１記載の画像処理装置。 - 原稿を読み取って画像データを入力する読取手段と、
外部装置へ画像データを送信する送信手段とを有し、
前記画像処理手段が実行すべき複数種類の画像処理の組み合わせは、前記読取手段により入力された画像データを前記送信手段へ出力するための組み合わせであることを特徴とする請求項１記載の画像処理装置。 - 前記画像処理手段は、前記コンフィギュレーション情報を一時的に記憶するためのコンフィギュレーション情報記憶手段を有し、前記コンフィギュレーション情報記憶手段に記憶されたコンフィギュレーション情報に基づいて前記複数の画像処理部を前記複数種類の画像処理のいずれかを実行可能な状態とすることを特徴とする請求項１乃至４のいずれかに記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25852198A JP4250230B2 (ja) | 1998-09-11 | 1998-09-11 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25852198A JP4250230B2 (ja) | 1998-09-11 | 1998-09-11 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000089963A JP2000089963A (ja) | 2000-03-31 |
| JP4250230B2 true JP4250230B2 (ja) | 2009-04-08 |
Family
ID=17321377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25852198A Expired - Fee Related JP4250230B2 (ja) | 1998-09-11 | 1998-09-11 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4250230B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1486621A2 (en) | 2003-06-13 | 2004-12-15 | Kobelco Construction Machinery Co., Ltd. | Construction machine |
| JP7047654B2 (ja) | 2018-08-03 | 2022-04-05 | コベルコ建機株式会社 | 建設機械の乗降口開閉装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1306751A4 (en) | 2000-06-06 | 2009-05-06 | Tadahiro Ohmi | SYSTEM AND METHOD FOR MANAGING VARIABLE FUNCTION INFORMATION PROCESSING CIRCUITS |
| KR20020051198A (ko) * | 2000-12-22 | 2002-06-28 | 엘지전자 주식회사 | 프로그래머블 로직 디바이스 프로그램의 원격 다운로드 방법 |
| US6772360B2 (en) | 2001-02-07 | 2004-08-03 | Emulex Design & Manufacturing Corporation | Extension signal generator coupled to an extension timer and an extension register to generate an initialization extension signal |
| JP4737382B2 (ja) * | 2004-03-09 | 2011-07-27 | セイコーエプソン株式会社 | 情報処理システム、情報処理装置及び管理用サーバ、情報処理装置制御プログラム及び管理用サーバ制御プログラム、並びに情報処理装置制御方法及び管理用サーバ制御方法 |
| WO2005091160A1 (ja) * | 2004-03-19 | 2005-09-29 | Ipflex Inc. | 活性化コードの生成方法 |
| JP4757005B2 (ja) | 2005-12-05 | 2011-08-24 | キヤノン株式会社 | 画像処理装置及び画像処理方法 |
| WO2007102218A1 (ja) * | 2006-03-09 | 2007-09-13 | Fujitsu Limited | リコンフィギャラブル回路 |
| WO2007145220A1 (ja) * | 2006-06-14 | 2007-12-21 | Panasonic Corporation | 書き換え可能な回路を備える装置、更新システム、更新方法、更新プログラム、及び集積回路 |
| JP5585502B2 (ja) * | 2011-03-16 | 2014-09-10 | 日本電気株式会社 | 情報処理装置およびそのファームウェア更新方法 |
| JP2016009332A (ja) | 2014-06-24 | 2016-01-18 | キヤノン株式会社 | 情報処理装置、情報処理方法及びプログラム |
| CN106291336B (zh) * | 2016-07-15 | 2019-10-25 | 上海华岭集成电路技术股份有限公司 | 一种fpga测试配置码流实时下载方法及系统 |
| JP2018026702A (ja) * | 2016-08-10 | 2018-02-15 | 富士ゼロックス株式会社 | 画像処理装置及び画像形成装置 |
| WO2020059067A1 (ja) * | 2018-09-20 | 2020-03-26 | 株式会社Pfu | 情報処理システム、方法及びプログラム |
-
1998
- 1998-09-11 JP JP25852198A patent/JP4250230B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2000089963A (ja) | 2000-03-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060317 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060516 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060807 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060925 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20061027 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090119 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130123 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140123 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |