JP4195500B1 - スイッチトキャパシタ増幅回路 - Google Patents

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Abstract

【課題】定常バイアス電流の増加なしに、出力信号の立ち上がり時および立ち下がり時ともに高速なセットリング特性を可能とするスイッチトキャパシタ増幅回路を実現する。
【解決手段】入力トランジスタM1と負荷トランジスタM2を有する増幅器１と、増幅器入力Ainに第１端子が接続された帰還容量CF1と、増幅器入出力間に設けられたスイッチSW1と、帰還容量CF1の第２端子をサンプリング期間で入力信号電圧Vinに、読み出し期間で増幅器出力Aoutに接続するスイッチSW2を基本構成とするスイッチトキャパシタ増幅回路に、さらに帰還容量CF1の第２端子と負荷トランジスタM2のゲートの間に第２の帰還容量CF2を設けるとともに、負荷トランジスタM2のゲートとバイアス回路２を読み出し期間に切断するスイッチSW3を設ける。
【選択図】 図１

Description

本発明は、ＣＭＯＳデバイスで構成するスイッチトキャパシタ増幅回路に関するものであり、特にサンプルホールド回路や反転増幅回路等の基本的な回路に適用して、低電力で高速な増幅回路が実現できるとともに、Ｄ／Ａ変換器やＡ／Ｄ変換器への応用も可能な基本回路の構成に関する。
ＣＭＯＳデバイスを用いた信号処理回路として、離散的なサンプリング信号を扱う、スイッチトキャパシタ増幅回路が知られており、代表的な回路の一例として、図８に示すサンプルホールド回路がある。これは、Rubik Gregorian, Gabor C. Temes 著の「Analog MOS Integrated Circuits for Signal Processing」等をはじめとする、多数の参考書に示されている回路構成である。このサンプルホールド回路は開ループゲインG1の増幅器１と、増幅器の入出力間に設けられたスイッチSW1と、増幅器入力端子Ainに一端が接続された帰還容量CFと、帰還容量CFの他端に接続され入力電圧Vinの入力端子と増幅器出力端子Aoutを選択的に接続するスイッチSW2とで構成されている。増幅器出力端子Aoutは出力電圧Voutの出力端子に直接接続されている。
このサンプルホールド回路はサンプリング期間と読み出し期間の２相で動作を行い、サンプリング期間では図８(a)の状態をとり、スイッチSW1がオン状態、スイッチSW2は入力信号電圧Vinに接続されて、信号電圧Vinが帰還容量CFにサンプリングされる。読み出し期間では図８(ｂ)に示すように各スイッチはサンプリング期間の反転状態となり、帰還容量CFが増幅器の入出力間に接続され出力信号電圧Voutが出力される。このときの出力信号電圧Voutは、以下の理由により増幅器１の開ループゲインG1が十分に大きければVout=Vinとなる。
増幅器の開ループゲインをG1とすると、サンプリング期間、読み出し期間ともに、増幅器の入出力間にはフィードバックループが形成されているため、増幅器入力端子Ainの電圧変化分は出力電圧Voutの変化分に対して１／G1となる。したがってG1が非常に大きければ増幅器入力端子Ainの電圧はほとんど変わらず、いわゆる仮想接地状態とみなせる。このように、増幅器入力端子Ainの電圧が変わらなければ、電化保存則にしたがい容量CFの電荷は保存されるため、容量の他端の電圧は変化せずVout=Vinとなる。したがって、サンプリング期間でサンプリングされた入力電圧Vinは、次の読み出し期間では増幅器出力として伝達される。この形式のサンプルホールド回路は、増幅器の閾値電圧またはオフセット電圧に影響されない出力信号を得られるという特徴を有している。
つぎに図８の増幅器１を具体的な構成に置き換えた一例を図９に示す。増幅器１はゲートが増幅器入力端子Ainとなるソース接地型のNMOS入力トランジスタM1と、定電流トランジスタとして動作するゲートがバイアス電圧Vbp1に接続されたPMOS負荷トランジスタM2と、それらのトランジスタのドレイン抵抗を大きくするために設けられた、NMOSトランジスタM1にカスコード接続されゲートにバイアス電圧Vbn2が与えられたNMOSトランジスタM3、およびPMOSトランジスタM2にカスコード接続されゲートにバイアス電圧Vbp2が与えられたPMOSトランジスタM4により構成されている。トランジスタM3,M4は増幅器として必須の構成要素ではないが、増幅器のゲインを高くするためにＣＭＯＳアナログ回路では一般的に付加されている。
Rubik Gregorian, Gabor C. Temes 「Analog MOS Integrated Circuits for Signal Processing」 １９８６年 A Wiley-interscience Publication (John Wiley & Sons, Inc. )発行 第４１６−４１７ページ
図９を用いて、読み出し期間における出力電圧VoutがどのようにしてVout=Vinの定常状態にセットリングするかを説明して、このサンプルホールド回路のかかえている課題を示す。図９（a）に示すサンプリング期間ではNMOSトランジスタM1のゲートと増幅器出力端子Aoutが短絡されるため、出力電圧VoutはNMOSトランジスタM1のソース−ゲート電圧Vgsn、すなわちVout=Vgsnとなり、容量CFにはVin-Vgsnの電圧がサンプリングされる。このとき、PMOSトランジスタM2はゲート電圧Vbp1に応じた定電流Iconstを供給しており、定常状態ではNMOSトランジスタM1に流れる電流もIconstとなる。
次に図９（ｂ）に示す読み出し期間では、スイッチSW1がオフして容量CFが増幅器の入出力間に接続されて帰還容量として働き定常状態ではVout=Vinとなる。しかし、サンプリング期間から切り替えられた直後の過渡状態で、Vout>Vinの状態になっていたとすると、容量CF にはVin-Vgsnの電圧が保持されているため、NMOS入力トランジスタM1のゲート電圧Vgsn'は定常状態のVgsnよりも高くVgsn'>Vgsnとなり、NMOS入力トランジスタM1の電流Inは定常状態の電流値Iconstより大きくなる。このときPMOS負荷トランジスタM2の電流Ipは、ゲートがバイアス電圧Vbp1に固定されているため、Ip＝Iconstと定電流でありIn>Ipとなるため、In-Ipの吸い込み電流が発生して、出力端子に接続されている負荷容量CLが放電される。逆にVout<Vinの過渡状態ではIn<IpとなりIp-Inの掃き出し電流が発生して負荷容量CLが充電される。なお、Vout>Vinは読み出し期間で出力波形が立ち下がる状態で、Vout<Vinは立ち上がる状態である。
このように読み出し期間の過渡状態においては、PMOS負荷トランジスタM2の電流値IpはIp=Iconstと一定値であるが、NMOS入力トランジスタM1の電流値Inは定常状態からΔIn変化してIn=Iconst+ΔInとなる。このΔInは、NMOS入力トランジスタM1のゲート電圧変化分ΔVgsnおよび相互コンダクタンスgmnの積であり、式（１）のように表される。またΔVgsnは、電圧Vin-Vgsnが保持された帰還容量CFが、出力電圧Voutの負荷容量に接続されることで、VoutとVinの差電圧Vout-Vinが入力トランジスタM1のゲートに伝達して生じるが、寄生容量等の影響で電荷が分配されるためΔVgsnは電圧値Vout-Vinより小さくなり、その効果を帰還係数β（０<β<１）を用いて式（１）のように表すことができる。
ΔIn = ΔVgsn*gmn = β*(Vout-Vin)*gmn・・・・（１）
この入力トランジスタM1に帰還がかかって生じた電流変化分ΔInにより、負荷容量CLがVout=Vinとなるまで充電または放電されて、セットリング動作が行われる。このセットリング動作はVoutとVinの差が大きいほど時間がかかるが、式（１）からわかるように、差電圧Vout-Vinが大きいほど大きな電流が発生するため、Vout>VinでΔInが正のとき、すなわち立ち下がり時においては、初期状態のVoutとVinの差が大きなときでも比較的短時間でVout＝Vinの定常状態に収束する。
しかしながら、出力波形が立ち上がり時の、初期状態がVout<Vinの場合、入力トランジスタM1の電流値（In=Iconst+ΔIn）は負の値にはならないため、負荷容量CLを充電する電流値ΔInは、PMOSトランジスタM2の定電流値Iconst以上にはならずΔIn>−Iconstに制限される。ここで、ΔInが負の値をとるときは電流が掃き出し方向であることを意味している。したがって、初期状態がVout<Vinの立ち上がり時で、VoutとVinの差が大きな場合には、立ち下がり時とは異なり掃き出し電流値がIconst以上とはならない、いわゆるスルーレート領域動作となるため、立ち上がり時のセットリング時間は、立ち下がり時に比べて非常に遅くなってしまう。これを回避するためには、定常状態のバイアス電流値Iconstを大きくするしかなく、消費電流の増大を引き起こすという問題を有している。
このように、ソース接地型増幅トランジスタとして動作する入力トランジスタと、定電流トランジスタとして動作する負荷トランジスタで構成された、いわゆるＡ級増幅器を用いたスイッチトキャパシタ増幅回路においては、入力トランジスタのゲート電圧にしか帰還がかからないため、負荷トランジスタとなる定電流回路で充電または放電する応答特性が、入力トランジスタで放電または充電を行う応答特性よりも遅くなる。その影響によりセットリング時間が制限され、サンプリング周波数を高くできないという課題がある。
以上に、図８および図９に示したサンプルホールド回路を用いて、従来構成のスイッチトキャパシタ増幅回路における問題点を説明したが、この問題はサンプルホールド回路のみならず、図１０に示す反転増幅回路においても同様の問題を有している。
図１０は図８のサンプルホールド回路と同様な構成に、増幅器入力端子Ainに一端が接続された入力容量CINと、その他端に接続されたサンプリング期間と読み出し期間とで入力信号が切り替わるスイッチSW4とが加わった構成をしており、図に示すようにサンプリング期間に帰還容量CFに与える電圧を基準電圧Vrefとすると、読み出し期間における定常状態の出力電圧Voutは式（２）のようになり、入力信号電圧の変化分Vin2-Vin1の反転増幅出力が基準電圧Vrefを基準として読み出し期間に出力される。
Vout = Vref - (Vin2-Vin1)*CIN/CF ・・・・（２）
この反転増幅回路構成においても、帰還容量CFを介して増幅器１の入力トランジスタのみにしか帰還がかからないため、定電流回路として動作する負荷トランジスタで、充電または放電するときのセットリング特性は図８のサンプルホールド回路と同様に遅くなり、大振幅出力の立ち上がり特性または立ち下がり特性のいずれかが遅くなるために、定常状態のバイアス電流増加なしにサンプリング周期を短くすることができない。
以上の従来構成の課題を顧みて、本発明の目的は、入力トランジスタと負荷トランジスタとを基本要素として有する増幅器と、読み出し期間に帰還容量として増幅器の入出力間に接続される容量と、を有するスイッチトキャパシタ増幅回路において、定常状態のバイアス電流を増やすことなく、高速なセットリング特性を実現することを目的としている。特に大振幅出力の立ち上がりおよび立ち下がりのいずれの場合においても、高速のセットリング時間を可能とするスイッチトキャパシタ増幅回路を実現することを目的としている。
上記課題を解決するために本発明においては、以下の手段を採用する。すなわち、サンプリング期間と読み出し期間の２相の動作状態で機能し、入力トランジスタ（M1）と負荷トランジスタ（M2）を有する増幅器と、第１端子が前記増幅器の入力となる入力トランジスタ（M1）のゲートに接続された第１の容量と、前記増幅器の入力及び前記第１の容量の第１端子を前記サンプリング期間において前記増幅器の出力端子に接続し（閉成状態とし）、前記読み出し期間においては前記出力端子に対し遮断する（開成状態とする）第１のスイッチと、前記第１の容量の第２端子を前記サンプリング期間においては入力電圧端子に接続し、前記読み出し期間においては前記増幅器の出力端子に接続する第２のスイッチと、で構成されるスイッチトキャパシタ増幅回路において、第１端子が前記増幅器の負荷トランジスタ（M2）のゲートに接続され第２端子が前記第１の容量の第２端子に接続された第２の容量と、前記第２の容量の前記第１端子を前記サンプリング期間でバイアス電圧端子に接続し（閉成状態とし）、前記読み出し期間においては前記バイアス電圧端子に対し遮断する（開成状態とする）第３のスイッチと、をさらに具備することを特徴とする。
このように、第２の容量と第３のスイッチを新たに設けることにより、増幅器の負荷トランジスタはサンプリング期間ではバイアス電圧により定電流トランジスタとして動作するが、読み出し期間では負荷トランジスタのゲート端子はバイアス電圧から切り離され、第２の容量により出力端子からの帰還がかかるため、入力トランジスタのみならず、負荷トランジスタのゲート電圧も出力電圧に応じて変化するため、駆動電流が増減する。このため、負荷トランジスタ側で負荷容量を充放電する場合も、入力トランジスタの場合と同様に高速な充放電が実現できる。これにより立ち上がり時、立ち下がり時ともに速いセットリング時間が実現可能となり、本発明の目的を達成することができる。
本発明において、前記増幅器の入力及び前記第１の容量の第１端子を前記サンプリング期間において前記増幅器の出力端子に接続することにより、サンプリング期間では第１の容量の第１端子に、増幅器のオフセット電圧を含んだ電圧が印加されサンプリングされるため、読み出し期間において増幅器のオフセット電圧がキャンセルされ、オフセット電圧を含まない読み出し出力を得ることが可能となる。
本発明を図１０に示す反転増幅回路に適用するには、前記構成の入力電圧端子の電圧を基準電圧とした上で以下の構成を付加すればよい。すなわち、前記第１の容量の第１端子に接続された第１端子を有する第３の容量と、前記第２の容量の前記第１端子に接続された第１端子を有する第４の容量と、前記第３の容量及び前記第４の容量の第２端子を共通に、前記サンプリング期間において第１の入力電圧端子に接続し、前記読み出し期間においては第２の入力電圧端子に接続する第４のスイッチと、をさらに具備する。これにより、立ち上がり時、立ち下がり時ともに速いセットリング時間が実現可能な反転増幅回路が実現できる。
本発明は加重平均値演算回路にも適用可能である。その場合は前記反転増幅回路の構成要素において、第４のスイッチを以下のように構成すればよい。すなわち、前記第４のスイッチにより前記サンプリング期間において接続される第１の入力電圧端子を別の入力電圧端子とし、前記読み出し期間において接続される上記第２の入力電圧端子を前記増幅器の出力端子とする。このような構成により、入力電圧端子の電圧をサンプリングする容量値と、別の入力電圧端子の電圧をサンプリングする容量値の比を係数とした、入力電圧端子の電圧と別の入力電圧端子の電圧の加重平均値を読み出し期間で出力することができ、このスイッチトキャパシタ増幅回路も立ち上がり時、立ち下がり時ともに速いセットリング時間が実現できる。
本発明はパイプライン型Ａ／Ｄ変換器に用いられる、信号入力を正転増幅する増幅回路への適用も可能である。その場合は、前記反転増幅回路の構成要素において、前記第４のスイッチを以下のように構成すればよい。すなわち、前記第４のスイッチにより、前記第３の容量及び前記第４の容量の第２端子が共通に、前記サンプリング期間において前記入力電圧端子に接続され、前記読み出し期間においてはグランド端子または基準電圧端子に接続される。これにより、入力信号を正転で増幅出力する信号を得ることができる。この回路構成においても、立ち上がり時、立ち下がり時ともに速いセットリング時間が実現可能である。
また、本発明は２入力２出力の全差動回路にも適用可能であり、その場合は以下の手段を用いる。すなわち、前記第１の容量、前記第２の容量、前記第１のスイッチ、前記第２のスイッチ、及び、前記第３のスイッチを２組ずつ有し、前記増幅器は２入力、２出力で同相帰還回路を有する全差動構成の増幅器とする。これにより、全差動型のサンプルホールド回路や反転増幅回路等のスイッチトキャパシタ増幅回路を実現でき、この全差動型でおいては、出力の１方が立ち上がりだと、他方は立ち下がりとなるため、常に従来構成よりも高速な信号伝達が可能となる。
増幅器の負荷トランジスタのゲートに接続する第２の（帰還）容量を設けて、そのゲート端子を読み出し期間時にバイアス電圧から切断することにより、入力トランジスタのみならず、負荷トランジスタにも出力（端子）からの帰還がかかるため、負荷容量を充放電する電流が増大して、高速なセットリング時間が可能となる。また、大振幅出力時においても立ち上がりまたは立ち下がりの駆動電流が定電流駆動となるスルーレート領域動作となり遅くなることがないため、大振幅出力でも立ち上がりおよび立ち下がりのいずれもが速いセットリング特性を実現できる。
［第１実施形態］
図１は本発明を図９の従来のサンプルホールド回路に適用した、第１実施形態として示すスイッチトキャパシタ増幅回路である。図９と同じ構成要素には同じ番号または記号が与えられている。図１に示すように、増幅器１と、増幅器の入力端子Ainおよび出力端子Aout（第１の電圧端子）間に設けられたスイッチSW1（第１のスイッチ）と、増幅器入力端子Ainに一端（第１端子）が接続された帰還容量CF1（第１の容量）と、帰還容量CF1の他端（第２端子）に接続されサンプリング期間では入力電圧Vinの入力信号端子（入力電圧端子）に接続し、読み出し期間では増幅器出力端子Aoutに接続するスイッチSW2（第２のスイッチ）の基本構成は図９と同一である。また、増幅器１の構成も図９と同様に、ゲートが増幅器入力端子Ainとなるソース接地型のNMOS入力トランジスタM1と、定電流トランジスタとして動作するゲートがバイアス電圧Vbp1に接続されたPMOS負荷トランジスタM2と、それらのトランジスタのドレイン抵抗を大きくするために設けられた、NMOSトランジスタM1にカスコード接続されゲートにバイアス電圧Vbn2が与えられたNMOSトランジスタM3、およびPMOSトランジスタM2にカスコード接続されゲートにバイアス電圧Vbp2が与えられたPMOSトランジスタM4により構成されている。
本発明の特徴は図９の従来構成に、帰還容量CF2とスイッチSW3を新たに追加したところにある。帰還容量CF2（第２の容量）は、一端（第１端子）が増幅器１のPMOS負荷トランジスタM2のゲートに、他端（第２端子）が帰還容量CF1（第１の容量）のスイッチSW2側端子（第２端子）に接続されている。スイッチSW3（第３のスイッチ）はPMOS負荷トランジスタM2のゲートとそこにバイアス電圧Vbp1（バイアス電圧端子の電圧）を与えているバイアス回路２との間に設けられており、読み出し期間に負荷トランジスタM2のゲートをバイアス回路２から切断する。なお、図９ではバイアス電圧Vbp1のバイアス回路の実回路例は示していなかったが、バイアス回路２は図１に示すように、ゲート−ドレインが短絡されたPMOSトランジスタM10に電流値Ibiasの定電流源を接続した回路を用いて構成することができる。このような構成を用いることにより、スイッチSW3がオンしているときは、PMOSトランジスタM10とM2でカレントミラーが構成され、PMOSトランジスタM2が定電流トランジスタとして動作する。
図１の各期間の動作を、接続状態のみを示した図２を用いて説明する。図２（a）はサンプリング期間の状態を示しており、負荷として動作するPMOS負荷トランジスタM2はPMOSトランジスタM10とカレントミラーを構成して定電流回路として動作する。このときのPMOSトランジスタM2のソースーゲート電圧をVgspとする。また、NMOS入力トランジスタM1はNMOSカスコードトランジスタM3を介してゲートードレインが短絡しており、このときのソースーゲート電圧をVgsnとする。入力信号電圧Vin（入力電圧端子の電圧）が容量CF1とCF2に与えられると、容量CF1には電圧Vin-Vgsnが容量CF2には電圧Vin-Vgspがサンプリングされる。
読み出し期間では図１のスイッチSW1とSW3がオフするとともに、容量CF1とCF2の共通端子が増幅器出力端子Aoutに接続され、図２（ｂ）の状態となる。このときのPMOS負荷トランジスタM2のソース−ゲート電圧をVgsp'、 NMOS入力トランジスタM1のソース−ゲート電圧をVgsn'とする。定常状態においては、増幅器１のゲインをG1とするとゲート電圧の変化分Vgsp-Vgsp'、Vgsn-Vgsn'は出力電圧の変化分の１／G1となるためゲインG1が大きければVgsn=Vgsn'、Vgsp=Vgsp'となり、電荷保存則によりVout=Vinが出力される。したがって、図１の構成でも機能としては図９の従来構成と変わりなく、サンプリング期間で入力された入力信号電圧Vinを、読み出し期間にてオフセット電圧を含まない増幅出力としてVout=Vinを読み出すことができる。
つぎにこの回路構成における読み出し期間の過渡状態での電流値を示して、セットリング時間が速くなる理由を以下に述べる。サンプリング期間から読み出し期間に切り替わった直後の過渡状態にて、負荷容量CLの電圧VoutがVout>Vinの場合においては、入力電圧容量CF1には電圧Vin-Vgsnが保持されているため、NMOS入力トランジスタM1のゲート−ソース間電圧Vgsn'は定常状態でのVgsnよりも大きくなり、入力トランジスタM1の電流値Inは定常状態のバイアス電流値IconstよりもΔIn増加してIn= Iconst＋ΔInとなる。一方、容量CF2には電圧Vin-Vgspが保持されているため、Vout>Vinの状態では負荷トランジスタM2のゲート−ソース間電圧Vgsp'は定常状態でのVgspよりも小さくなり、負荷トランジスタM2の電流Ipは定常状態のバイアス電流値IconstよりもΔIp電流が減少してIp=Iconst−ΔIpとなる。これによりInとIpに差が生じて、その差分が増幅器の吸い込み電流として負荷容量CLを放電する。その差分電流はIn-Ip=ΔIn＋ΔIpであり、入力トランジスタの電流増加分ΔInと負荷トランジスタの電流減少分ΔIpの和で表される。
これらのΔInおよびΔIpは、式（１）と同様にして導くことができ、式（３）および（４）のように表される。ここで、ΔVgsn 、gmn はNMOS入力トランジスタM1の、ΔVgsp 、gmp はPMOS負荷トランジスタM2の、それぞれゲート電圧変化分および相互コンダクタンスを表しており、βnはNMOS入力トランジスタM1側の、βpはPMOS負荷トランジスタM2側のそれぞれ帰還係数を表している。
ΔIn = ΔVgsn*gmn = βn*(Vout-Vin)*gmn・・・・（３）
ΔIp = ΔVgsp*gmp = βp*(Vout-Vin)*gmp・・・・（４）
負荷容量CLを放電または充電する電流値はΔIn＋ΔIpであり、式（３）および（４）を用いて式（５）のように表される。式（５）を式（１）と比較すると、帰還係数βnが式（１）の帰還係数βとほぼ等しいとすると、式（５）の電流値のほうがβp*gmpの項が寄与する分大きくなることがわかる。これは同じバイアス条件でも、図１の回路構成では図９の従来構成よりも負荷容量CLの充放電電流が大きくなることを意味し、それはセットリング時間の短縮につながる。したがって、図９のサンプルホールド回路は、図１の構成に改良することで定常状態のバイアス電流値Iconstを大きくすることなく、より高速なセットリング特性を実現可能とすることがわかる。
ΔIn＋ΔIp =(βn*gmn +βp*gmp)*(Vout-Vin)・・・・（５）
また図９のサンプルホールド回路では、立ち上がり時となるVout<Vinの条件でVinとVoutの差が大きな大振幅動作においては、容量CLを充電する電流値ΔInの負側の値はΔIn>−Iconstで制限され、掃き出し電流の絶対値がIconst以下となるスルーレート動作のため、立ち上がり時間が非常に遅くなるという問題を有していた。しかしながら、式（５）においてΔIn＝−Iconstの下限における負荷容量CLの充電電流は、ΔIn＋ΔIp =−Iconst −βp*gmp*(Vin-Vout)と導かれる。ここで掃き出し電流は負の符号で表され、第２項の絶対値は電位差Vin-Voutに応じて大きくなることが示されている。これはVinとVoutの差が大きな大振幅の立ち上がり時においても、ΔIn＋ΔIpの絶対値はVinとVoutの差に応じて大きくなることを意味し、この立ち上がり動作は、立ち下がり時と同様に、比較的速いセットリング特性が実現できることが式（５）よりわかる。
ΔIn＋ΔIpの上限および下限が制限されないことは、図２（ｂ）において、電流値InとIpがどのように変動するかを考えても理解することができる。過渡状態でVout−Vinの電位差がある場合、帰還容量CF1およびCF2により、入力トランジスタM1のゲート電圧とともに負荷トランジスタM2のゲート電圧にも帰還がかかるため、両者のゲート電圧は定常状態から変動する。立ち下がり時となるVout>VinではVgsn'が大きくなりVgsp'が小さくなるため、Inが大きくなりIpが小さくなる。逆に立ち上がり時となるVout<VinではVgsn'が小さくなりVgsp'が大きくなるため、Inが小さくなりIpが大きくなる。
このように電流値InとIpは反対方向に変動する。一方、負荷容量CLの充放電電流はIn−Ipで、電流値InとIpの差電流である。ここで、Vout>VinでIp＝0となったときの吸い込み電流はInであり、In＝Iconst+ΔInである。ΔInは式（３）よりわかるように、Vout-Vinに比例して大きくなるため、Vout>Vinの場合はInには上限がないことがわかる。また、Vout<VinでIn＝0となったときの掃き出し電流は−Ipであり、負の符号は掃き出し側であることを意味している。ここで、理解しやすいように電流値Ipの絶対値を考えると、Ip=Iconst-ΔIpであり、式（４）を用いると、Ip＝Iconst＋βp*gmp*(Vin-Vout)と変形できる。Vout<Vinの条件では、この式の第２項はVin-Voutの差電圧に比例して大きくなることを示しており、Vout<Vinの場合にはIpの絶対値には上限がないことがわかる。このように、InまたはIpのいずれかが最小値の０となる場合、もう一方の電流値はVoutとVinの差電圧に比例して大きくなるため、図１に示した回路構成は図９の回路構成と異なり、充電電流および放電電流ともに定電流で上限が制限されることがないため、大振幅出力の立ち上がり特性、立下り特性ともに高速なセットリング時間が実現できる。
以上、図１および図２を用いて説明してきたように、本発明を適用したサンプルホールド回路では、サンプリング期間に入力した入力電圧Vinと出力信号端子に接続されている負荷容量CLの出力電圧Voutの電位差Vout-Vinにより発生する充放電電流はΔIn＋ΔIpであり、従来回路と比較すると、PMOS負荷トランジスタM2の電流変化分が寄与する分、充放電電流が大きくなるため、本発明の目的である、定常状態のバイアス電流を増やすことなく高速なセットリング時間が実現できる。また、大振幅出力時でも立ち下がり時はΔInがVout-Vinの差電圧に応じて大きくなり、立ち上がり時はΔIpがVin-Voutの差電圧に応じて大きくなるため、立ち上がり特性、立ち下がり特性のいずれもが、スルーレート領域動作となることがないため、速いセットリング時間が可能となる。
［第２実施形態］
次に本発明を図１０に示す、入力容量CINを有する反転増幅回路に適用した実施例を第２実施形態として図３に示し、動作を説明する。図３において、図１と同じ構成要素には同じ番号または記号が与えられている。図３は図１のサンプルホールド回路に、一端が共通に接続された２つの入力容量CIN1（第３の容量）、CIN2（第４の容量）と、それらの容量の接続点をサンプリング期間に入力信号電圧Vin1（第１の入力電圧端子の電圧）に、読み出し期間に入力信号電圧Vin2（第２の入力電圧端子の電圧）に接続する切り替えスイッチSW4（第４のスイッチ）とを加えた構成となっており、入力容量CIN1の他端はNMOS入力トランジスタM1のゲートに、入力容量CIN2の他端はPMOS負荷トランジスタM2のゲートに接続されている。なお、図１では帰還容量CF1,CF2の共通接続点に、切り替えスイッチSW2を介してサンプリング期間に与えられる電圧を入力信号電圧Vinとしていたが、図３では入力容量CIN1,CIN2に入力信号電圧が与えられるので、それらと区別するためスイッチSW2の入力電圧を基準電圧Vref（入力電圧端子の電圧）としている。
図３におけるスイッチ接続状態はサンプリング期間を示しており、読み出し期間ではすべてのスイッチが反転状態に切り替わる。この回路において、サンプリング期間における容量CF1とCIN1に蓄積される電荷量Q1および容量CF2とCIN2に蓄積される電荷量Q2は式（６）および（７）のようになる。ここでVgsnとVgspは、NMOS入力トランジスタM1およびPMOS負荷トランジスタM2のゲート−ソース間電圧を表している。
Q1 = CIN1*(Vin1-Vgsn)+CF1*(Vref-Vgsn) ・・・・（６）
Q2 = CIN2*(Vin1-Vgsp)+CF2*(Vref-Vgsp) ・・・・（７）
つぎに、読み出し期間でスイッチが反転状態になると入力容量CIN1,CIN2には入力電圧Vin2が与えられ、帰還容量CF1,CF2は増幅器出力端子Aoutに接続される。このときのNMOS入力トランジスタM1のゲート−ソース間電圧をVgsn'、PMOS負荷トランジスタM2のゲート−ソース間電圧をVgsp'とし、容量CF1とCIN1に蓄積されている電荷量をQ1'、容量CF2とCIN2に蓄積されている電荷量をQ2'とすると、それぞれ式（８）および（９）のように表される。
Q1' = CIN1*(Vin2-Vgsn')+CF1*(Vout-Vgsn') ・・・・（８）
Q2' = CIN2*(Vin2-Vgsp')+CF2*(Vout-Vgsp') ・・・・（９）
ここで、電荷保存則によりQ1=Q1'、Q2=Q2'であり、増幅器のゲインが非常に大きいものとして、Vgsn=Vgsn'、Vgsp=Vgsp'とすると、式（６）と（８）より、式（10）が、式（７）と（９）より式（11）が導かれる。したがって、容量比をCIN1/CF1=CIN2/CF2=CIN/CFと設定すれば、式（10）および（11）ともに、式（２）と同じになり、図１０の回路図に表した反転増幅回路が実現できることがわかる。
Vout = Vref - (Vin2-Vin1)*CIN1/CF1 ・・・・（10）
Vout = Vref - (Vin2-Vin1)*CIN2/CF2 ・・・・（11）
また、図３の回路は読み出し期間に図１の回路と同様に帰還容量CF1を介して入力トランジスタM1のゲートに帰還がかかるとともに、帰還容量CF2を介して負荷トランジスタM2のゲートにも帰還がかかるため、負荷容量を充放電する電流値は式（５）と同一となる。したがって、負荷トランジスタM2の相互コンダクタンスgmpが寄与する分、電流値が大きくなり高速なセットリング時間が実現できる。また、大振幅出力でも立ち下がり時は入力トランジスタM1により、立ち上がり時は負荷トランジスタM2により、出力振幅が大きくなっても、充放電電流が一定の上限で制限されることなく出力振幅に応じて増加するため、定常状態のバイアス電流を増やすことなく立ち上がり特性、立ち下がり特性ともに速いセットリング時間が可能な反転増幅回路が実現できる。
［第３実施形態］
本発明は加重平均値演算回路となるスイッチトキャパシタ増幅回路にも適用可能である。図４に本発明を加重平均値演算回路に適用した実施例を第３実施形態として示す。図４は図３の反転増幅回路における、入力容量CIN1,CIN2を読み出し期間に増幅器出力Aoutに接続するように、切り替えスイッチSW4（第４のスイッチ）の接続を変えただけの構成であり、基本的な構成要素は図３と同一であるが、図３の入力容量CIN1,CIN2は読み出し期間に帰還容量として動作するため、図４ではCF3（第３の容量）,CF4（第４の容量）としている。また、サンプリング期間に容量CF1,CF2に与えられる入力信号電圧をVin1（入力電圧端子の電圧）、容量CF3,CF4に与えられる入力信号電圧をVin2（別の入力電圧端子の電圧）としている。図４におけるスイッチの接続状態はサンプリング期間を示しており、読み出し期間ではすべてのスイッチは反転状態に切り替わる。
図３の第２実施形態と同様に、サンプリング期間における帰還容量CF1,CF3に蓄積される電荷量をQ1、帰還容量CF2,CF4に蓄積される電荷量をQ2として、入力トランジスタM1のゲート−ソース間電圧をVgsn、負荷トランジスタM2のゲート−ソース間電圧をVgspとすると、電荷量Q1およびQ2は、式（12）および（13）のようになる。
Q1 = CF1*(Vin1-Vgsn)+CF3*(Vin2-Vgsn) ・・・・（12）
Q2 = CF2*(Vin1-Vgsp)+CF4*(Vin2-Vgsp) ・・・・（13）
読み出し期間ではスイッチが反転した接続状態となり、帰還容量CF1,CF2の共通接続点および帰還容量CF3,CF4の共通接続点がともに増幅器出力端子Aoutに接続される。入力トランジスタM1のゲート−ソース間電圧をVgsn'、負荷トランジスタM2のゲート−ソース間電圧をVgsp'とし、帰還容量CF1,CF3に蓄積されている電荷量をQ1'、帰還容量CF2,CF4に蓄積されている電荷量をQ2'とすると、それぞれ式（14）および（15）のように表される。
Q1' = CF1*(Vout-Vgsn')+CF3*(Vout-Vgsn') ・・・・（14）
Q2' = CF2*(Vout-Vgsp')+CF4*(Vout-Vgsp') ・・・・（15）
ここで、電荷保存則によりQ1=Q1'、Q2=Q2'であり、増幅器のゲインが非常に大きいものとしてVgsn=Vgsn'、Vgsp=Vgsp'とすると、式（12）と（14）より式（16）が、式（13）と（15）より式（17）が導かれる。式（16）と（17）を見ればわかるように、容量比をCF3/CF1=CF4/CF2と設定すれば、式（16）および（17）は同じ式となり、この出力電圧は入力電圧Vin1に容量値CF1を、入力電圧Vin2に容量値CF3を重み付け係数として与えた加重平均値であることを示しており、図４の回路構成が加重平均値演算回路となることがわかる。
Vout = Vin1*CF1/(CF1+CF3)+Vin2*CF3/(CF1+CF3) ・・・・（16）
Vout = Vin1*CF2/(CF2+CF4)+Vin2*CF4/(CF2+CF4) ・・・・（17）
図４の回路も図３の回路と同様に、読み出し期間に帰還容量CF1,CF3を介して入力トランジスタM1のゲート電圧に帰還がかかるとともに、帰還容量CF2,CF4を介して負荷トランジスタM2のゲート電圧にも帰還がかかるため、高速なセットリング時間が実現できる。また、大振幅出力でも立ち下がり時は入力トランジスタM1により、立ち上がり時は負荷トランジスタM2により、出力振幅が大きくなっても、充放電電流が一定の上限で制限されることなく出力振幅に応じて増加するため、定常状態のバイアス電流を増やすことなく立ち上がり特性、立ち下がり特性ともに速いセットリング時間が可能であり、バイアス電流を増やすことなく高速な加重平均値演算回路を実現できる。この回路は帰還容量ペアの数と入力信号用のスイッチ数を同様に増やすことで、Ｄ／Ａ変換器にも発展させることが可能である。
［第４実施形態］
本発明はパイプライン型Ａ／Ｄ変換器に用いられる、入力信号電圧を正転で増幅する増幅回路にも適用可能であり、図５にその回路図を第４実施形態として示す。基本的には図３と同一の構成要素で構成されており、切り替えスイッチSW2（第２のスイッチ）とSW4（第４のスイッチ）の接続先を変えているだけである。図５ではスイッチSW2に与える入力電圧とスイッチSW4に与える入力電圧を共通な入力信号電圧Vin（入力電圧端子の電圧）として、読み出し期間に入力容量CIN1,CIN2にスイッチSW4を介して与える電圧をVref（グランド又は基準電圧）としている。したがって、式（11）および（12）において、Vref=Vin,Vin1=Vin,Vin2=Vrefと置き換えれば、図５の出力電圧が式（18）および（19）として導かれる。ここで、容量比をCIN1/CF1=CIN2/CF2=CIN/CFとすると、式（18）および（19）は同一となり、出力電圧Voutは入力信号電圧Vinを（1+CIN/CF）倍に正転増幅した出力であることがわかる。
Vout = Vin*(1+CIN1/CF1) - Vref*CIN1/CF1 ・・・・（18）
Vout = Vin*(1+CIN2/CF2) - Vref*CIN2/CF2 ・・・・（19）
図５の回路も図３の回路と同様に、読み出し期間に帰還容量CF1を介して入力トランジスタM1のゲート電圧に帰還がかかるとともに、帰還容量CF2を介して負荷トランジスタM2のゲート電圧にも帰還がかかるため、高速なセットリング時間が実現できる。また、大振幅出力でも立ち下がり時は入力トランジスタM1により、立ち上がり時は負荷トランジスタM2により、出力振幅が大きくなっても、充放電電流が一定の上限で制限されることなく出力振幅に応じて増加するため、定常状態のバイアス電流を増やすことなく立ち上がり特性、立ち下がり特性ともに速いセットリング時間が可能であり、本発明の目的が達成できる。図５の回路は読み出し期間に入力容量に接続される基準電圧Vrefを、信号電圧に応じた何段階かの電圧値が選択されるようにすることで、パイプライン型Ａ／Ｄ変換器にも応用可能である。
［第５実施形態］
これまでの実施形態では、縦積みしたNMOSトランジスタM1,M3とPMOSトランジスタM2,M4で構成されたカスコード型の１入力１出力であるシングルエンド増幅器を用いていたが、本発明は２入力２出力の全差動増幅器を用いたスイッチトキャパシタ増幅回路にも適用可能である。図６に図１で示したサンプルホールド回路を全差動型増幅回路に適用した回路を第５実施形態として示す。
図６は図１で示したサンプルホールド回路を、入出力信号を差動信号に拡張するために２入力２出力の全差動増幅器３を用いて構成した全差動型サンプルホールド回路である。増幅器３の入力端子Ainp,Ainmにはそれぞれ第１の帰還容量CF1a,CF1bと、他端が増幅器出力端子Aoutm,Aoutpに接続されたスイッチSW1a,SW1bが接続されている。帰還容量CF1a,CF1bの他端には第２の帰還容量CF2a,CF2bの一端が接続されているとともに、サンプリング期間で入力電圧Vinp,Vinmに、読み出し期間で増幅器出力端子Aoutm,Aoutpに接続するスイッチSW2a,SW2bが接続されている。第２の帰還容量CF2a,CF2bの他端は増幅器３の構成要素である負荷トランジスタとして動作するNMOSトランジスタM2a,M2bのゲートに接続されている。これらは図１で示された容量とスイッチをすべて２個ずつ設けて、２入力２出力の全差動増幅器３に対称的に配置した構成に拡張したものであり、対応する構成要素は図１と同様の作用を有している。
図６の増幅器３は折り返しカスコード型の全差動増幅器を一例として用いている。この増幅器はソースが共通接続されゲートが差動入力端子Ainp,Ainmとなっている差動構成の入力トランジスタM1a,M1bと、それらの共通ソースに接続され電流源として動作するNMOSトランジスタM6と、入力電圧に応じて入力トランジスタM1a,M1bに生じた信号電流を折り返して伝達するためにそれらのドレイン端子に接続されゲートにバイアス電圧Vbp1が与えられたPMOS定電流トランジスタM5a,M5bと、負荷として動作するNMOS負荷トランジスタM2a,M2bと、それらのドレイン抵抗を大きくするためにカスコード接続されゲートにバイアス電圧Vbn2が与えられたNMOSトランジスタM3a,M3bと、PMOSトランジスタM5a,M5bにカスコード接続されゲートにバイアス電圧Vbp2が与えられたPMOSトランジスタM4a,M4bとで構成されている。
この増幅器３は増幅器出力端子Aoutm,Aoutpの出力電圧Voutm,Voutpの平均値（Voutm+Voutp）/２が同相電圧Vcom近傍となるように動作させるための同相帰還回路４を内蔵しており、同相帰還回路４は増幅器出力端子AoutmとAoutpからトランジスタM6のゲートに帰還がかかるように接続されている。またNMOS負荷トランジスタM2a,M2bのゲートは、サンプリング期間にはスイッチSW3a,SW3bを介してバイアス電圧Vbn1のバイアス回路２に接続され、負荷トランジスタM2a,M2bは定電流トランジスタとして動作する。読み出し期間でこれらのゲートは、スイッチSW3a,SW3bがオフしてバイアス回路から切断され、代わりに帰還容量CF2a,CF2bの他端が出力端子Aoutm,Aoutpに接続することで、これらの帰還容量を介して負荷トランジスタM2a,M2bのゲートには出力端子からの帰還がかかる。
図６の全差動型サンプルホールド回路の動作は図１の動作を差動信号に拡張したものである。サンプリング期間ではスイッチSW1a,SW1bにより増幅器３の入出力端子間が短絡されるため、増幅器入力端子Ainp,Ainmの電圧は同相帰還回路４により同相電圧Vcomに設定され、負荷トランジスタM2a,M2bのゲート電圧はバイアス電圧Vbn1となる。それらの電圧を基準として、帰還容量CF1a,CF2aに入力信号電圧Vinpが、帰還容量CF1b,CF2bに入力信号電圧Vinmがサンプリングされる。
読み出し期間においては、増幅器３のゲインが十分に大きければ、定常状態における負荷トランジスタM2a,M2bのゲート電圧はサンプリング期間のバイアス電圧Vbn1からほとんど変わらない。このとき、差動入力信号の平均値が同相電圧Vcomとなっており、(Vinp+Vinm)/2＝Vcomのときは、増幅器入力端子Ainp,Ainmの電圧はサンプリング期間から変わらず同相電圧Vcomとなり、電荷保存則にしたがって、出力電圧はそれぞれVoutm=Vinp、Voutp=Vinmとなる。
また、(Vinp+Vinm)/2＝Vcomでない場合は、AinpとAinmの入力端子電圧は(Voutp+Voutm)/2＝Vcomとなるように、サンプリング期間における電圧値Vcomから変動するが、２つの入力端子Ainp,Ainmの電圧は同じ電圧値となり、Voutm-Voutpの差分出力電圧値はサンプリング時の差分入力電圧値であるVinp-Vinmと一致して、Voutm-Voutp＝Vinp-Vinmとなる。このように、図６の全差動構成のサンプルホールド回路ではサンプリング期間で入力された差分入力信号Vinp-Vinmが、読み出し期間で差分出力信号として、Voutm-Voutp＝Vinp-Vinmが出力される。全差動回路構成のサンプルホールド回路では、Vinp,Vinmの個々の電圧値そのものが保持されるのではなく、差動電圧Vinp-Vinmとして保持されて、読み出し期間では保持された差動電圧が、同相電圧Vcomを中心に(Voutp+Voutm)/2＝Vcomとなるように、VoutmとVoutpが対称な出力電圧値として出力されることが特徴的である。
この全差動型のサンプルホールド回路でも、読み出し期間における出力端子Voutm,Voutpの負荷容量を充放電する駆動電流は、図１のサンプルホールド回路と同様に、帰還容量CF1a,CF1bを介して入力トランジスタM1a,M1bの電流変動分により与えられるとともに、帰還容量CF2a,CF2bを介して負荷トランジスタM2a,M2bの電流変動分からも与えられるため、負荷トランジスタのゲートに帰還がかかることによる上乗せ効果があり、負荷容量を充放電する駆動電流が増えるため、高速なセットリング時間が実現できる。
通常の回路構成では、図６における負荷トランジスタM2a,M2bのゲート電圧は読み出し期間でもバイアス回路に接続し続けるため、出力端子の吸い込み電流はトランジスタM2a,M2bに流れる定電流値Iconstで律速され、大振幅時の立ち下がり時はスルーレート領域動作のために特に遅くなる。しかしながら、図６に示す構成のように、負荷トランジスタM2a,M2bをバイアス回路２から切断することで、帰還容量CF2a,CF2bの効果により２倍の電流値の２*Iconstまで吸い込み電流が増えるため、大振幅出力時の立ち下がり特性においても比較的高速なセットリング時間が実現可能となる。通常、全差動増幅回路では２つの出力の一方が立ち上がり、他方が立ち下がりとなり、どちらか遅いセットリング特性でサンプリング周期が制限されてしまうが、本発明を用いることにより、大振幅出力時でも立ち上がり立ち下がりともに速いセットリング特性となるため、同じバイアス電流でもより速いサンプリング周期が可能となる。
以上に示したように、本発明は全差動型のサンプルホールド回路にも適用できるとともに、図３，４，５で示したさまざまな機能のスイッチトキャパシタ増幅回路においても、図６に示した回路と同様にして全差動型回路に拡張することができる。このようにして本発明を適用した全差動型のさまざまなスイッチトキャパシタ増幅回路においても、従来の回路構成に比べて高速なセットリング時間が可能となり、特に大振幅出力において、立ち上がり時と立ち下がり時のセットリングが同程度に速くなる効果があり、本発明の目的は全差動構成の回路に拡張しても実現できる。
［第６実施形態］
これまでのすべての実施形態では、サンプリング期間に第１の帰還容量の増幅器入力に接続される端子に、初期電圧を与えるスイッチSW1あるいはSW1a,SW1bの他端は増幅器出力端子に接続されており、増幅器自体でサンプリング期間に第１の帰還容量を駆動していたが、これらのスイッチは必ずしも増幅器の入出力間に設ける必要はない。たとえば、増幅器の入力電圧に相当する電圧出力を有する電圧源から与えることが可能である。特に全差動回路構成においては、サンプリング時の増幅器の入出力端子電圧は、すべて同相電圧Vcomとなるため、サンプリング期間に増幅器と独立して帰還容量や入力容量に電圧Vcomを与える構成も使用されている。図７にこのような同相電圧Vcomの電圧源回路から第１の帰還容量CF1a,CF1bに初期電圧を与える回路構成を第６実施例として示す。
図７において一端が増幅器入力端子Ainp,Ainmに接続するスイッチSW1a,SW1bは、他端が同相電圧Vcomの定電圧回路に接続されており、サンプリング時には電圧端子Vcomより直接帰還容量CF1a,CF1b（第１の容量）の一端（第１端子）に初期電圧として電圧値Vcom（第１の電圧端子の電圧）が与えられているとともに、出力端子Aoutm,AoutpはスイッチSW1cにより短絡されている。このスイッチSW1cは左右の素子ばらつきの影響で出力電圧の動作点がはずれることなく、正常な動作点となるように設けられている。
図６と比較すればわかるように、スイッチSW1a,SW1bの接続およびスイッチSW1cを追加した点（第１のスイッチの構成）が異なっているだけで、他は図６と同一の構成となっている。図７においてはスイッチの接続形式は異なっているが、サンプリング期間における増幅器３のすべての入出力端子電圧は同相電圧Vcomに設定されるため、動作に関しては図６と同一である。この構成における利点は増幅器３自体で帰還容量CF1a,CF1bに初期電圧を与える必要がないため、Vcomを出力する定電圧回路構成しだいでは、消費電力を抑えられる可能性があることである。
図７の回路構成は、サンプリング期間における帰還容量への電圧の与え方が異なるだけであり、読み出し期間の動作は図６の回路と全く同じである。このため、図６の回路と同様に、立ち上がり時、立ち下がり時ともに高速なセットリング特性が実現可能という特徴を有しており、本発明の目的はこのような回路構成においても達成できる。なお、図７では全差動回路構成にて示したが、原理的には増幅器入力電圧と同じ電圧値を発生する電圧源回路を設ければ、図１、３、４、５に示したシングルエンド型の増幅器でもスイッチSW1を増幅器入力端子と電圧源回路間に接続する構成とすることができる。
本発明を適用したスイッチトキャパシタ増幅回路の第１実施形態であるサンプルホールド回路の回路図である。 図１の基本動作を説明するための、サンプリング期間および読み出し期間の動作状態を示した回路図である。 本発明を適用したスイッチトキャパシタ増幅回路の第２実施形態である反転増幅回路の回路図である。 本発明を適用したスイッチトキャパシタ増幅回路の第３実施形態である加重平均値演算回路の回路図である。 本発明を適用したスイッチトキャパシタ増幅回路の第４実施形態である信号入力を正転増幅する回路の回路図である。 本発明を全差動構成のスイッチトキャパシタ増幅回路の適用した第５実施形態であるサンプルホールド回路の回路図である。 図６のスイッチ構成を変更した第６実施形態である全差動構成のサンプルホールド回路の回路図である。 従来のスイッチトキャパシタ増幅回路におけるサンプルホールド回路を示すブロック図である。 図８の増幅器の構成を具体化した回路図である。 従来のスイッチトキャパシタ増幅回路における反転増幅回路を示すブロック図である。
符号の説明
１ 増幅器
２ バイアス回路
３ 全差動増幅器
４ 同相帰還回路（コモンモードフィードバック回路）
CF,CF1,CF1a,CF1b 第１の帰還容量
CF2,CF2a,CF2b 第２の帰還容量
CF3,CF4 第３および第４の帰還容量
CIN,CIN1 第１の入力容量
CIN2 第２の入力容量
CL 負荷容量
M1,M1a,M1b 入力トランジスタ
M2,M2a,M2b 負荷トランジスタ
M3,M3a,M3b,M4,M4a,M4b カスコード型トランジスタ
M5a,M5b 折り返し用定電流トランジスタ
M6 差動対テール電流用定電流トランジスタ
M10,M11 バイアス回路用トランジスタ
Ibias 定電流源
SW1,SW1a,SW1b 第１の帰還容量リセット用スイッチ
SW1c 全差動増幅器リセット用スイッチ
SW3,SW3a,SW3b 第２の帰還容量リセット用スイッチ
SW2,SW2a,SW2b 帰還容量の接続切り替え用スイッチ
SW4,SW4a,SW4b 入力容量または帰還容量の接続切り替え用スイッチ
Ain,Ainp,Ainm 増幅器入力端子
Aout,Aoutp,Aoutm 増幅器出力端子
Vin,Vin1,Vin2,Vinp,Vinm 入力端子およびその電圧値
Vout,Voutp,Voutm 出力端子およびその電圧値
Vref 基準電圧入力端子およびその電圧値
Vcom 同相電圧入力端子およびその電圧値
Vbn1,Vbn2,Vbp1,Vbp2 バイアス電圧端子およびその電圧値

Claims (5)

  1. サンプリング期間と読み出し期間の２相の動作状態で機能し、ソース接地型の入力トランジスタ（M1）と負荷トランジスタ（M2）を有する増幅器と、第１端子が前記増幅器の入力となる前記入力トランジスタ（M1）のゲートに接続された第１の容量と、前記増幅器の入力及び前記第１の容量の第１端子を前記サンプリング期間において前記増幅器の出力端子に接続し、前記読み出し期間においては前記出力端子に対し遮断する第１のスイッチと、前記第１の容量の第２端子を前記サンプリング期間において入力電圧端子に接続し、前記読み出し期間においては前記増幅器の出力端子に接続する第２のスイッチと、で構成されるスイッチトキャパシタ増幅回路において、
    第１端子が前記増幅器の負荷トランジスタ（M2）のゲートに接続され第２端子が前記第１の容量の第２端子に接続された第２の容量と、前記第２の容量の前記第１端子を前記サンプリング期間においてバイアス電圧端子に接続し、前記読み出し期間においては前記バイアス電圧端子に対し遮断する第３のスイッチと、をさらに具備することを特徴とするスイッチトキャパシタ増幅回路。
  2. 前記第１の容量、前記第２の容量、前記第１のスイッチ、前記第２のスイッチ、及び、前記第３のスイッチを２組ずつ有し、前記増幅器は２入力、２出力で同相帰還回路を内部に有する全差動構成であることを特徴とする請求項１に記載のスイッチトキャパシタ増幅回路。
  3. 前記第１の容量の前記第１端子に接続された第１端子を有する第３の容量と、前記第２の容量の前記第１端子に接続された第１端子を有する第４の容量と、前記第３の容量及び前記第４の容量の第２端子を共通に、前記サンプリング期間において第１の入力電圧端子に接続し、前記読み出し期間においては第２の入力電圧端子に接続する第４のスイッチと、をさらに具備し、前記入力電圧端子の電圧を基準電圧とすることで前記第１の入力電圧端子の電圧と前記第２の入力電圧端子の電圧の差電圧の反転増幅回路として動作することを特徴とする請求項１に記載のスイッチトキャパシタ増幅回路。
  4. 前記第１の容量の前記第１端子に接続された第１端子を有する第３の容量と、前記第２の容量の前記第１端子に接続された第１端子を有する第４の容量と、前記第３の容量及び前記第４の容量の第２端子を共通に、前記サンプリング期間において別の入力電圧端子に接続し、前記読み出し期間においては前記増幅器の出力端子に接続する第４のスイッチと、をさらに具備し、前記入力電圧端子の電圧と前記別の入力電圧端子の電圧の加重平均値演算回路として動作することを特徴とする請求項１に記載のスイッチトキャパシタ増幅回路。
  5. 前記第１の容量の前記第１端子に接続された第１端子を有する第３の容量と、前記第２の容量の前記第１端子に接続された第１端子を有する第４の容量と、前記第３の容量及び前記第４の容量の第２端子を共通に、前記サンプリング期間において前記入力電圧端子に接続し、前記読み出し期間においてはグランド端子または基準電圧端子に接続する第４のスイッチと、をさらに具備し、前記入力電圧端子の電圧を正転増幅する回路として動作することを特徴とする請求項１に記載のスイッチトキャパシタ増幅回路。
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