JPS60100807A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPS60100807A JPS60100807A JP58209302A JP20930283A JPS60100807A JP S60100807 A JPS60100807 A JP S60100807A JP 58209302 A JP58209302 A JP 58209302A JP 20930283 A JP20930283 A JP 20930283A JP S60100807 A JPS60100807 A JP S60100807A
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- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 230000003321 amplification Effects 0.000 claims description 21
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 21
- 238000005513 bias potential Methods 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
- H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
- H03F3/217—Class D power amplifiers; Switching amplifiers
- H03F3/2171—Class D power amplifiers; Switching amplifiers with field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野の説明
この発明は、演算増幅器に関する。
（２）従来技術の説明
従来、スイッチド・キャパシタ・フィルタ、電荷平衡形
Ａ／Ｄ変換器等のＭＯＳアナログ回路においては、演算
増幅器の出力端子にキャパシタを接続することが多（・
。このような容量性負荷に対して高電圧利得及び広い周
波数帯域幅が得られ、位相補償用キャパシタの必要がな
く、かつ消費電力が少ないという特徴をもつ回路方式と
してトランスコンダクタンス形演算増幅器が、例えば、
エレクトロニクスレター（ＥＬＥＣＴＲＯＮＩＣ８ＬＢ
ＴＴ−ＢＲ８）Ｖｏｌ、１７ Ｎｏ−４１９ｔｈ Ｆｅ
ｄ、１９８１ ｅ７−１６０−１６２に記載されたＦ
、 Ｋ ｒｕｎｍｅａｃｈｅｒ の論文１ｍＩＧＨＶＯ
ＬＴＡＧ ０ＭＯ８０ＴＡ ＦＯＲＭＩＣＲ−ＯＰＯＷ
Ｂｌ’Ｌ ８ＣＦＩＬＴＥＲ８Ｊに詳しく 記述されて
いる。
Ａ／Ｄ変換器等のＭＯＳアナログ回路においては、演算
増幅器の出力端子にキャパシタを接続することが多（・
。このような容量性負荷に対して高電圧利得及び広い周
波数帯域幅が得られ、位相補償用キャパシタの必要がな
く、かつ消費電力が少ないという特徴をもつ回路方式と
してトランスコンダクタンス形演算増幅器が、例えば、
エレクトロニクスレター（ＥＬＥＣＴＲＯＮＩＣ８ＬＢ
ＴＴ−ＢＲ８）Ｖｏｌ、１７ Ｎｏ−４１９ｔｈ Ｆｅ
ｄ、１９８１ ｅ７−１６０−１６２に記載されたＦ
、 Ｋ ｒｕｎｍｅａｃｈｅｒ の論文１ｍＩＧＨＶＯ
ＬＴＡＧ ０ＭＯ８０ＴＡ ＦＯＲＭＩＣＲ−ＯＰＯＷ
Ｂｌ’Ｌ ８ＣＦＩＬＴＥＲ８Ｊに詳しく 記述されて
いる。
一方、ＭＯ８アナログ回路では、演算増幅器は非反転入
力端子が常に接地されるかもしくは電圧源に接続され、
信号が反転入力端子のみから入力された状態で使用され
ることが多い。
力端子が常に接地されるかもしくは電圧源に接続され、
信号が反転入力端子のみから入力された状態で使用され
ることが多い。
ところで、高い周波数の信号をＭＯ８アナログ回路で処
理するとき、高電圧利得及び広周波数帯域幅を持ち、か
つ消費電力の少ない演算増幅器を実現することが要請さ
れている。
理するとき、高電圧利得及び広周波数帯域幅を持ち、か
つ消費電力の少ない演算増幅器を実現することが要請さ
れている。
このような状況の下で特開昭５８−１２３２１３号公報
に記載された演算増幅器では、演算増幅器の初段に従来
から設けられて−・た差動増幅段の替わりに、サンプル
値技術を応用した入力回路を用いて広周波数帯域化が図
られている。ここでは、２個のキャパシタと４個のスイ
ッチで構成されるサンプル値回路を用いている１、すな
わち、第１図に示すように構成されている。第１図にお
いて、Ｑｇ−Ｑ−−ＱＷ−ＱａはＰチャネルトランジス
タ、（９ｓ ｔ Ｑ４ ｙ ＱＷ ｔ ＱａはＮチャネ
ルトランジスタ。
に記載された演算増幅器では、演算増幅器の初段に従来
から設けられて−・た差動増幅段の替わりに、サンプル
値技術を応用した入力回路を用いて広周波数帯域化が図
られている。ここでは、２個のキャパシタと４個のスイ
ッチで構成されるサンプル値回路を用いている１、すな
わち、第１図に示すように構成されている。第１図にお
いて、Ｑｇ−Ｑ−−ＱＷ−ＱａはＰチャネルトランジス
タ、（９ｓ ｔ Ｑ４ ｙ ＱＷ ｔ ＱａはＮチャネ
ルトランジスタ。
Ｃ１１Ｃ２はキャパシタ、８ｔｔＳ＊ｔ・Ｓ、、Ｓ、は
ＰチャネルトランジスタとＮチャネルトランジスタの両
方もしくはいずれか一方で構成されるスイッチ、Ｉｐは
定電流源である。これらの素子はパル２０ＭＯ８製造技
術もしくはシリコン・オン・す７フイ７ （８ｉ １ｉ
ｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ ） ＣＭＯＳ製造技
術によりＩＣ化して得られるものである。
ＰチャネルトランジスタとＮチャネルトランジスタの両
方もしくはいずれか一方で構成されるスイッチ、Ｉｐは
定電流源である。これらの素子はパル２０ＭＯ８製造技
術もしくはシリコン・オン・す７フイ７ （８ｉ １ｉ
ｃｏｎ ｏｎ ５ａｐｐｈｉｒｅ ） ＣＭＯＳ製造技
術によりＩＣ化して得られるものである。
トランジスタＱ、、Ｑ！、Ｑｓ 、Ｑ、はＣＭＯ８出力
増幅段を構成し、トランジスタＱ＊ ｅ Ｑ＠ｔ ＱＷ
ｅＱａは前記ＣＭＯ８出力段に適当なバイアス電圧を
供給するためのバイアス回路を構成している。
増幅段を構成し、トランジスタＱ＊ ｅ Ｑ＠ｔ ＱＷ
ｅＱａは前記ＣＭＯ８出力段に適当なバイアス電圧を
供給するためのバイアス回路を構成している。
トランジスタＱ１のソースが正の電源線Ｎ６に接続され
、トランジスタＱ１のドレインとトランジスタＱｔのソ
ースが接続され、出力端子Ｎ８にトランジスタＱ、のド
レインとトランジスタＱ、のドレインが接続され、トラ
ンジスタＱ、のソースとトランジスタＱ４のドレインが
接続され、トランジスタＱ４のソースが負の電源線Ｎ７
に接続され、トランジスタＱ、のソースが正の電源線Ｎ
６に接続され、トランジスタＱ、のゲート及びドレイン
がトランジスタＱ６のソースに接続され、トランジスタ
Ｑ６のゲート及びドレインが定電流源ｌ３ｚｒの一端に
接続され、トランジスタＱ８のソースが負の電源線Ｎ７
に接続され、トランジスタＱ。
、トランジスタＱ１のドレインとトランジスタＱｔのソ
ースが接続され、出力端子Ｎ８にトランジスタＱ、のド
レインとトランジスタＱ、のドレインが接続され、トラ
ンジスタＱ、のソースとトランジスタＱ４のドレインが
接続され、トランジスタＱ４のソースが負の電源線Ｎ７
に接続され、トランジスタＱ、のソースが正の電源線Ｎ
６に接続され、トランジスタＱ、のゲート及びドレイン
がトランジスタＱ６のソースに接続され、トランジスタ
Ｑ６のゲート及びドレインが定電流源ｌ３ｚｒの一端に
接続され、トランジスタＱ８のソースが負の電源線Ｎ７
に接続され、トランジスタＱ。
のケート及びドレインがトランジスタＱ？のソースに接
続され、トランジスタＱ？のゲート及びドレインが前記
定電流源ＩＯの他端に接続され、ノードＮ４にトランジ
スタＱ、のゲートがスイッチＳ３を介して接続され、同
じ（、Ｎ ４にトランジスタＱ１のゲートが接続され、
ノードＮ５にトランジスタＱ８のゲートがスイッチＳ４
を介して接続され、同じくノードＮ５にトランジスタＱ
４のゲートが接続され、ノードＮ３にキャパシタＣ１を
介してノードＮ４が接続され、同じくノードＮ３にキャ
パシタＣ２を介してノードＮ５が接ａされ、同じくノー
ドＮ３にスイッチＳ１を介して反転入力端子Ｎ１が接続
され、同じ（Ｎ３にスイッチ８２を介１７て非反転入力
端子Ｎ２が接続されている。
続され、トランジスタＱ？のゲート及びドレインが前記
定電流源ＩＯの他端に接続され、ノードＮ４にトランジ
スタＱ、のゲートがスイッチＳ３を介して接続され、同
じ（、Ｎ ４にトランジスタＱ１のゲートが接続され、
ノードＮ５にトランジスタＱ８のゲートがスイッチＳ４
を介して接続され、同じくノードＮ５にトランジスタＱ
４のゲートが接続され、ノードＮ３にキャパシタＣ１を
介してノードＮ４が接続され、同じくノードＮ３にキャ
パシタＣ２を介してノードＮ５が接ａされ、同じくノー
ドＮ３にスイッチＳ１を介して反転入力端子Ｎ１が接続
され、同じ（Ｎ３にスイッチ８２を介１７て非反転入力
端子Ｎ２が接続されている。
第１図でトランジスタＱ、とトランジスタＱＩ。
トランジスタＱ、とトランジスタＱ１．トランジスタＱ
、とトランジスタＱ、、及びトランジスタＱ８とトラン
ジスタＱ４は、チャネル幅の比についてはそれぞれ１：
にであり、その他のトランジスタ・パラメータについて
はそれぞれ等しく・。定」流源■ρ゛杖ある一定の直流
％、流値Ｉを流している。
、とトランジスタＱ、、及びトランジスタＱ８とトラン
ジスタＱ４は、チャネル幅の比についてはそれぞれ１：
にであり、その他のトランジスタ・パラメータについて
はそれぞれ等しく・。定」流源■ρ゛杖ある一定の直流
％、流値Ｉを流している。
ｆＪ＝ １５ｄにおいてスイッチ８２，８３．８４はク
ロック信号０１によって、スイッチＳ１はクロック４１
号０２によって交互にＯＮｔ、、りｅ’ツク個号１ｘｔ
０２は（・ずれもデユーティサイクルが５０％であって
互いに逆相になっている。第２ｒＡはクロック信号０１
．グ２を示している。
ロック信号０１によって、スイッチＳ１はクロック４１
号０２によって交互にＯＮｔ、、りｅ’ツク個号１ｘｔ
０２は（・ずれもデユーティサイクルが５０％であって
互いに逆相になっている。第２ｒＡはクロック信号０１
．グ２を示している。
でけ、第１図の回路において、非反転入力端子Ｎ２があ
る定電圧電源に接続されていて電位が固定されており、
反転入力端子Ｎ１には入力信号が加えられているとして
、動作を説明する。クロック信号ダ１がＯＮであり、ク
ロック信号０２がＯＦＦである時間には、トランジスタ
Ｑｇ ｅ Ｑｌ ＊Ｑ−＝ＱｓとトランジスタＱｌ ｅ
鵡ｅ Ｑｓ ＊ Ｑｌ はカレントミラー回路を構成し
てそれぞれ電流値Ｉと電流値Ｋｌの電流を流し、バイア
ス回路のトランジスタＱｓ ＝ ＱｓとトランジスタＱ
−−Ｑｓが平衡状態にあると同様に、増幅段のトランジ
スタＱ、、Ｑ、とトランジスタＱ、、Ｑ、も平衡状態に
あるので、ノードＮ８の電位Ｖ（Ｎｓ ）は正の電源線
Ｎ６の電位十ＶＤＤと負の電源線Ｎ７の電位−ＶＤＤの
ほぼ中間となる。このとキ、キャパシタＣ１はノードＮ
４の電位Ｖ（Ｎ４）と非反転入力端子の電位Ｖ（Ｎ２
）との差Ｖ（Ｎ４）−Ｖ（Ｎ２）で充電され、キャパシ
タＣ２は非反転入力端子の電位Ｖ（Ｎ２ ）とノードＮ
３の電位Ｖ（Ｎ５）の差Ｖ（Ｎ２）−Ｖ（Ｎ５）で充電
される。
る定電圧電源に接続されていて電位が固定されており、
反転入力端子Ｎ１には入力信号が加えられているとして
、動作を説明する。クロック信号ダ１がＯＮであり、ク
ロック信号０２がＯＦＦである時間には、トランジスタ
Ｑｇ ｅ Ｑｌ ＊Ｑ−＝ＱｓとトランジスタＱｌ ｅ
鵡ｅ Ｑｓ ＊ Ｑｌ はカレントミラー回路を構成し
てそれぞれ電流値Ｉと電流値Ｋｌの電流を流し、バイア
ス回路のトランジスタＱｓ ＝ ＱｓとトランジスタＱ
−−Ｑｓが平衡状態にあると同様に、増幅段のトランジ
スタＱ、、Ｑ、とトランジスタＱ、、Ｑ、も平衡状態に
あるので、ノードＮ８の電位Ｖ（Ｎｓ ）は正の電源線
Ｎ６の電位十ＶＤＤと負の電源線Ｎ７の電位−ＶＤＤの
ほぼ中間となる。このとキ、キャパシタＣ１はノードＮ
４の電位Ｖ（Ｎ４）と非反転入力端子の電位Ｖ（Ｎ２
）との差Ｖ（Ｎ４）−Ｖ（Ｎ２）で充電され、キャパシ
タＣ２は非反転入力端子の電位Ｖ（Ｎ２ ）とノードＮ
３の電位Ｖ（Ｎ５）の差Ｖ（Ｎ２）−Ｖ（Ｎ５）で充電
される。
次に、クロ、り信号Ｏ１がＯＦＦであり、クロック信号
０２がＯＮである時間には、キャパシタＣ１及びキャパ
シタＣ２がそれぞれ前記充電電圧を保持した状態にあり
、逆相入力端子電位Ｖ （Ｎｌ ）がそれぞれのキャパ
シタによりシフトされてノードＮ４の電位Ｖ＊（Ｎ４）
はＶ（Ｎｌ） −Ｖ（Ｎ２）十Ｖ（Ｎ４）となり、ノー
ドＮ５の電位Ｖ（Ｎ５）はＶ（Ｎｌ ）−Ｖ（Ｎ２）十
Ｖ（Ｎ５）となり、ノードＮ４及びノードＮ５の電位の
変化分Ｖ（Ｎ１）−Ｖ（Ｎ２）が増幅段のトランジスタ
Ｑｌ ｓＱ！ −Ｑｓ −Ｑｌで増幅されてノードＮ８
から出力される。
０２がＯＮである時間には、キャパシタＣ１及びキャパ
シタＣ２がそれぞれ前記充電電圧を保持した状態にあり
、逆相入力端子電位Ｖ （Ｎｌ ）がそれぞれのキャパ
シタによりシフトされてノードＮ４の電位Ｖ＊（Ｎ４）
はＶ（Ｎｌ） −Ｖ（Ｎ２）十Ｖ（Ｎ４）となり、ノー
ドＮ５の電位Ｖ（Ｎ５）はＶ（Ｎｌ ）−Ｖ（Ｎ２）十
Ｖ（Ｎ５）となり、ノードＮ４及びノードＮ５の電位の
変化分Ｖ（Ｎ１）−Ｖ（Ｎ２）が増幅段のトランジスタ
Ｑｌ ｓＱ！ −Ｑｓ −Ｑｌで増幅されてノードＮ８
から出力される。
クロック信号Ｏｘ ＊１２はキャパシタＣｔ、Ｃ２の充
電電圧がスイッチのもれ電流等で変化しない十分短い周
期で繰り返される。第３図は以上で説明した第１図の回
路動作を非反転入力端子が接地されている場合について
表わしている。反転入力端子電位Ｖ（Ｎｌ）がノードＮ
４．Ｎ５へ電圧シフトされ、それぞれＱｌ−Ｑｌのゲー
トに加えられ、増幅が行われる。
電電圧がスイッチのもれ電流等で変化しない十分短い周
期で繰り返される。第３図は以上で説明した第１図の回
路動作を非反転入力端子が接地されている場合について
表わしている。反転入力端子電位Ｖ（Ｎｌ）がノードＮ
４．Ｎ５へ電圧シフトされ、それぞれＱｌ−Ｑｌのゲー
トに加えられ、増幅が行われる。
しかしながら、第３図で明らかカように、この増幅器は
反転入力端子に印加される入力電圧を増幅する期間がり
四、り信号の半周期の間のみである。一方、酌述のスイ
ッチド・キャパシタφフィルタ勢の用途において、演算
増幅器はクロック信号の全周期の間増幅動作することを
要請されることが多くなってきている。
反転入力端子に印加される入力電圧を増幅する期間がり
四、り信号の半周期の間のみである。一方、酌述のスイ
ッチド・キャパシタφフィルタ勢の用途において、演算
増幅器はクロック信号の全周期の間増幅動作することを
要請されることが多くなってきている。
（３）発明の目的
本発明の目的は、クロック信号の全周期に渡って増幅動
作可能な演算増幅器を提供するものである。
作可能な演算増幅器を提供するものである。
（４） 発明の構成
本発明は新たに２つのキャパシタ、及びスイッチを追加
し、従来からあったキャパシタと新たに設けたキャパシ
タを半周期毎に交互に切り換えるようにしたことを特徴
とするものである。
し、従来からあったキャパシタと新たに設けたキャパシ
タを半周期毎に交互に切り換えるようにしたことを特徴
とするものである。
（５）発明の詳細な説明
以下に本発明の実施例につい℃図面を参照しく説明する
。
。
第４図は一実施例でありＱｌ １ ｅ Ｑｌ２ ｅ Ｑ
ｌ５ ＊ Ｑｌ ６１はＰｃｈ ＭＯＳ）ランジスタで
あり、Ｑｔａ、Ｑ１４ｔＱ１７＊Ｑ１８はＮｃｈ ＭＯ
Ｓ ）ランジスクであり。
ｌ５ ＊ Ｑｌ ６１はＰｃｈ ＭＯＳ）ランジスタで
あり、Ｑｔａ、Ｑ１４ｔＱ１７＊Ｑ１８はＮｃｈ ＭＯ
Ｓ ）ランジスクであり。
８１ ＊ ＃ １２はアナ四グスイッチであり、Ｃ１，
−９４はキャパシタであり、１１は定電流源であり、Ｎ
ｉｌは反転入力端子であり、Ｎ１２は非反転入力端子で
あり、Ｎ２０は正の電源線であり、Ｎ２１は負の電源線
であり、Ｎ１９は出力端子であり、Ｎ１３．Ｎ１４．Ｎ
１５．Ｎ１６．Ｎ１７．ＮＩＢはそれぞれ信号端子であ
る。
−９４はキャパシタであり、１１は定電流源であり、Ｎ
ｉｌは反転入力端子であり、Ｎ１２は非反転入力端子で
あり、Ｎ２０は正の電源線であり、Ｎ２１は負の電源線
であり、Ｎ１９は出力端子であり、Ｎ１３．Ｎ１４．Ｎ
１５．Ｎ１６．Ｎ１７．ＮＩＢはそれぞれ信号端子であ
る。
トランジスタＱｌ ｌ ＊ Ｑｌ２ ＊ Ｑｌ３ ｔ
Ｑｌ４は出力増幅段を構成し、トランジスタＱ１５１Ｑ
１６．Ｑ１７゜ＱｌＢ及び定電流源１１は前記出力増幅
段に適切なバイアス電圧を供給するためのバイアス電圧
発止回路である。スイッチ８１１＊５１２ｅＳ１３＊Ｓ
１４＊８１５．８１６及びキャパシタＣＩ、Ｃ２は入力
電圧に適切なバイアス電圧を重ねて出力増幅段に供給す
る第一〇差動回路を構成し、スイッチ８１７，８１８．
８１９，８２０＃８２１，８２２及びキャノくシタＣ３
゜Ｃ４は入力電圧に適切なバイアス電圧を重ねて出力増
幅段に供給する第２の差動回路を構成して（・る。
Ｑｌ４は出力増幅段を構成し、トランジスタＱ１５１Ｑ
１６．Ｑ１７゜ＱｌＢ及び定電流源１１は前記出力増幅
段に適切なバイアス電圧を供給するためのバイアス電圧
発止回路である。スイッチ８１１＊５１２ｅＳ１３＊Ｓ
１４＊８１５．８１６及びキャパシタＣＩ、Ｃ２は入力
電圧に適切なバイアス電圧を重ねて出力増幅段に供給す
る第一〇差動回路を構成し、スイッチ８１７，８１８．
８１９，８２０＃８２１，８２２及びキャノくシタＣ３
゜Ｃ４は入力電圧に適切なバイアス電圧を重ねて出力増
幅段に供給する第２の差動回路を構成して（・る。
出力増幅段においてトランジスタＱｌｌのソースは正の
電源＠Ｎ２０に接続され、トランジスタＱ１１のドレイ
ンはトランジスタＱ１２のソースと接続され、トランジ
スタＱ１２のドレインは出力端子Ｎ１９に接続され、ト
ランジスタＱ１４のソースは負の電源線Ｎ２１に接続さ
れ、トランジスタＱ１４のドレインはトランジスタＱ１
３のソースに接続され、トランジスタＱ１３のドレイン
は出力端子Ｎ１９に接続されている。バイアス電圧発生
回路においてトランジスタＱ１５のソースは正の電源線
Ｎ２０に接続され、トランジスタＱ１５のドレイン及び
ゲートはトランジスタＱ１６のソースに接続され、トラ
ンジスタＱ１６のドレイン及びゲートは定電流源１１の
一方並びにトランジスタＱ１２のゲートに接続され、ト
ランジスタＱ１８のソースは負の電源線Ｎ２１に接続さ
れ、トランジスタＱ１８のドレイン及びゲートはトラン
ジスタＱ１７のソースに接続され、トランジスタＱ１７
のドレイン及びゲートは定電流源■１の他方並びにトラ
ンジスタＱ１３のゲートに接続されている。
電源＠Ｎ２０に接続され、トランジスタＱ１１のドレイ
ンはトランジスタＱ１２のソースと接続され、トランジ
スタＱ１２のドレインは出力端子Ｎ１９に接続され、ト
ランジスタＱ１４のソースは負の電源線Ｎ２１に接続さ
れ、トランジスタＱ１４のドレインはトランジスタＱ１
３のソースに接続され、トランジスタＱ１３のドレイン
は出力端子Ｎ１９に接続されている。バイアス電圧発生
回路においてトランジスタＱ１５のソースは正の電源線
Ｎ２０に接続され、トランジスタＱ１５のドレイン及び
ゲートはトランジスタＱ１６のソースに接続され、トラ
ンジスタＱ１６のドレイン及びゲートは定電流源１１の
一方並びにトランジスタＱ１２のゲートに接続され、ト
ランジスタＱ１８のソースは負の電源線Ｎ２１に接続さ
れ、トランジスタＱ１８のドレイン及びゲートはトラン
ジスタＱ１７のソースに接続され、トランジスタＱ１７
のドレイン及びゲートは定電流源■１の他方並びにトラ
ンジスタＱ１３のゲートに接続されている。
第１の差動回路において、ノードＮ１３は、スイッチ８
１１を介して反転入力端子Ｎｌｌへ、スイッチ８１２を
介して非反転入力端子Ｎ１２へ、キャパシタＣ１を介し
てノードＮ１５へ、キャパシタＣ２を介してＮ１４へそ
れぞれ接続されており、ノードＮ１４は、スイッチＳ１
３を介してトランジスタＱ１８のドレイン及びゲートへ
、スイッチ８１４を介してトランジスタＱ１４のゲート
へそれぞれ接続され、ノードＮ１５は、スイッチ８１５
を介してトランジスタＱ１５のドレイン及ヒケートへ、
スイッチ８１６を介してトランジスタＱｌｌのゲートへ
それぞれ接続されている。
１１を介して反転入力端子Ｎｌｌへ、スイッチ８１２を
介して非反転入力端子Ｎ１２へ、キャパシタＣ１を介し
てノードＮ１５へ、キャパシタＣ２を介してＮ１４へそ
れぞれ接続されており、ノードＮ１４は、スイッチＳ１
３を介してトランジスタＱ１８のドレイン及びゲートへ
、スイッチ８１４を介してトランジスタＱ１４のゲート
へそれぞれ接続され、ノードＮ１５は、スイッチ８１５
を介してトランジスタＱ１５のドレイン及ヒケートへ、
スイッチ８１６を介してトランジスタＱｌｌのゲートへ
それぞれ接続されている。
第２の差動回路においてノードＮ１６はスイッチ８１７
を介して反転入力端子Ｎｉｌへ、スインｆ８１Ｂを介し
てノードＮ１２へ、キャパシタＣ３を介してノードＮ１
８へ、キャパシタＣ４を介してＮ１７へそれぞれ接続さ
れ、ノードＮ １７は、スイッチ８１９を介してトラン
ジスタＱ１８のドレイン及びゲートへ、スイッチ８２０
を介してトランジスタＱ１４のゲートへそれぞれ接続さ
れており、ノードＮ１８は、スイッチ８２１を介してト
ランジスタＱ１５のドレイン及びゲートへ、スイッチ８
２２を介してトランジスタＱｌｌのゲートへそれぞれ接
続されている。スイッチ８１２゜８１３．８１５，８１
７，８２０，８２２はクロック信号グ１に従ってＯＮ・
ＯＦＦされ、スイッチ８１１゜ｓ ｉ ４ ｅ ８１６
ｍ ８１ｓ ｍ ８１９１８２１はクロック信号０２
に従ってＯＮ・ＯＦＦされる。クロック信号０１゜０２
は第５図に示すよう表互いに重なることのない方形波で
ある。
を介して反転入力端子Ｎｉｌへ、スインｆ８１Ｂを介し
てノードＮ１２へ、キャパシタＣ３を介してノードＮ１
８へ、キャパシタＣ４を介してＮ１７へそれぞれ接続さ
れ、ノードＮ １７は、スイッチ８１９を介してトラン
ジスタＱ１８のドレイン及びゲートへ、スイッチ８２０
を介してトランジスタＱ１４のゲートへそれぞれ接続さ
れており、ノードＮ１８は、スイッチ８２１を介してト
ランジスタＱ１５のドレイン及びゲートへ、スイッチ８
２２を介してトランジスタＱｌｌのゲートへそれぞれ接
続されている。スイッチ８１２゜８１３．８１５，８１
７，８２０，８２２はクロック信号グ１に従ってＯＮ・
ＯＦＦされ、スイッチ８１１゜ｓ ｉ ４ ｅ ８１６
ｍ ８１ｓ ｍ ８１９１８２１はクロック信号０２
に従ってＯＮ・ＯＦＦされる。クロック信号０１゜０２
は第５図に示すよう表互いに重なることのない方形波で
ある。
次に第４図の実施例の動作を説明する。非反転入力端子
Ｎ１２は正の電源線Ｎ２０の電位と負の電源線Ｎ２１の
電位とのほぼ中間の電位を持つグランドに接続されてい
るとする。
Ｎ１２は正の電源線Ｎ２０の電位と負の電源線Ｎ２１の
電位とのほぼ中間の電位を持つグランドに接続されてい
るとする。
先ず、クロック信号ｙ５１がＯＮの期間に、第１の差動
回路ではキャパシタＣＩはスイッチ８１５゜８１２を介
してトランジスタＱ１５のドレインと非反転入力端子Ｎ
１２との間に生じる適切なノＡイアス電圧で充電され、
キャパシタＣ２はスイッチ８１３ｉ１２を介してトラン
ジスタＱ１８のドレインと非反転入力端子Ｎ１２との間
に生じる適切なバイアス電圧で充電され、第２の差動回
路では反転入力端子Ｎｉｉに印加された入力電圧がスイ
ッチ８１７．適切なバイアス電圧で光電されたＣ３、及
びスイッチ８２２を介してトランジスタＱｌｌのゲート
へ、また同時にスイッチ８１７、適切なバイアス電圧で
光電されたＣ４、及びスイッチ８２０を介してトランジ
スタＱ１４のゲートへそれぞれ伝達される。トランジス
タＱｌｌ、Ｑ１４のゲートに伝達された入力電圧は出力
増幅段で増幅され、出力端子Ｎｉ９に出力される。
回路ではキャパシタＣＩはスイッチ８１５゜８１２を介
してトランジスタＱ１５のドレインと非反転入力端子Ｎ
１２との間に生じる適切なノＡイアス電圧で充電され、
キャパシタＣ２はスイッチ８１３ｉ１２を介してトラン
ジスタＱ１８のドレインと非反転入力端子Ｎ１２との間
に生じる適切なバイアス電圧で充電され、第２の差動回
路では反転入力端子Ｎｉｉに印加された入力電圧がスイ
ッチ８１７．適切なバイアス電圧で光電されたＣ３、及
びスイッチ８２２を介してトランジスタＱｌｌのゲート
へ、また同時にスイッチ８１７、適切なバイアス電圧で
光電されたＣ４、及びスイッチ８２０を介してトランジ
スタＱ１４のゲートへそれぞれ伝達される。トランジス
タＱｌｌ、Ｑ１４のゲートに伝達された入力電圧は出力
増幅段で増幅され、出力端子Ｎｉ９に出力される。
次にクロック信号０２がＯＮの期間に、第１の差動回路
では反転入力端子Ｎｉｌに印加された入力電圧が、スイ
ッチＳ１１．適切なバイアス電圧で充電されたキャパシ
タＣＩ、及びスイッチＳ１６を介してトランジスタＱｌ
ｌのゲートへ、また同時にスイッチ８ｒｉ、適切なバイ
アス電圧で充電されたＣ２．及びスイッチ８１４を介し
てトランジスタＱ１４のゲートへそれぞれ伝達される。
では反転入力端子Ｎｉｌに印加された入力電圧が、スイ
ッチＳ１１．適切なバイアス電圧で充電されたキャパシ
タＣＩ、及びスイッチＳ１６を介してトランジスタＱｌ
ｌのゲートへ、また同時にスイッチ８ｒｉ、適切なバイ
アス電圧で充電されたＣ２．及びスイッチ８１４を介し
てトランジスタＱ１４のゲートへそれぞれ伝達される。
第２の差動回路ではキャパシタＣ３が、スイッチＳ ２
１１ Ｓ ｔ ｓを介してトランジスタＱ１５のドレイ
ンと非反転入力端子Ｎ１２との間に生じる適切々バイア
ス電圧で充電され、キャパシタＣ４がスイッチ８１９，
８１８を介し℃トランジスタＱ１Ｂのドレインと非反転
入力端子Ｎ１２との間に生じる適切なバイアス電圧で充
電される。トランジスタＱ１１．Ｑ１４のゲートに伝達
された入力電圧は、クロック信号ｐ１が０ＮｔＤ勘間と
同様に、出力増幅段で増幅され、出力端子Ｎ１９に出力
される。
１１ Ｓ ｔ ｓを介してトランジスタＱ１５のドレイ
ンと非反転入力端子Ｎ１２との間に生じる適切々バイア
ス電圧で充電され、キャパシタＣ４がスイッチ８１９，
８１８を介し℃トランジスタＱ１Ｂのドレインと非反転
入力端子Ｎ１２との間に生じる適切なバイアス電圧で充
電される。トランジスタＱ１１．Ｑ１４のゲートに伝達
された入力電圧は、クロック信号ｐ１が０ＮｔＤ勘間と
同様に、出力増幅段で増幅され、出力端子Ｎ１９に出力
される。
第６図は、第４図に示した実施例にお（・て、反転入力
端子Ｎｉｌに正弦波を入力した場合の各端子電位の変化
を示した図である、第６図においてＶ（Ｎｔ １ ）は
反転入力端子Ｎｉｌの電位であり、Ｖ（Ｎ１９）は出力
端子Ｎｔ９の電位である。反転入力端子Ｎｉｌに印加さ
れる入力電圧は、りｐツク信号９６１がＯＮの期間には
第２の差動回路を介して、クロック信号ρ′２がＯＮの
期間には第１の差動回路を介してそれぞれ出力増幅段に
供給されるので、本発明による演算増幅器は全周期に渡
って増幅動作を行うことができる。
端子Ｎｉｌに正弦波を入力した場合の各端子電位の変化
を示した図である、第６図においてＶ（Ｎｔ １ ）は
反転入力端子Ｎｉｌの電位であり、Ｖ（Ｎ１９）は出力
端子Ｎｔ９の電位である。反転入力端子Ｎｉｌに印加さ
れる入力電圧は、りｐツク信号９６１がＯＮの期間には
第２の差動回路を介して、クロック信号ρ′２がＯＮの
期間には第１の差動回路を介してそれぞれ出力増幅段に
供給されるので、本発明による演算増幅器は全周期に渡
って増幅動作を行うことができる。
（６）発明の効果
本発明は以上説明したように従来、クロック信号の半周
期のみ増幅動作が可能であった広周波数帯域演算増幅錯
をクロック（ｉ号全周期に渡って増幅動作可能にするこ
とができ、その用途を大ぎく拡大することができる。
期のみ増幅動作が可能であった広周波数帯域演算増幅錯
をクロック（ｉ号全周期に渡って増幅動作可能にするこ
とができ、その用途を大ぎく拡大することができる。
第１図は従来の演算増幅器の回路図、１３５２図はその
クロック波形図、第３図はその動作波形図、第４図は本
発明の一実施例の回路図、第５図はそのクロック波形図
、第６図はぞのｕ１作波形図である。 Ｑｌｌ〜Ｑ＋ｓ・・・・・・トランジスタ、Ｃ１〜Ｃ４
・・・・・・キャパシタ、Ｓ□〜Ｓｔｔ・・・・・・ス
イッデ躬／ｌ￥］ 第ど口 躬、３図 第４関 第５図 第２図 に
クロック波形図、第３図はその動作波形図、第４図は本
発明の一実施例の回路図、第５図はそのクロック波形図
、第６図はぞのｕ１作波形図である。 Ｑｌｌ〜Ｑ＋ｓ・・・・・・トランジスタ、Ｃ１〜Ｃ４
・・・・・・キャパシタ、Ｓ□〜Ｓｔｔ・・・・・・ス
イッデ躬／ｌ￥］ 第ど口 躬、３図 第４関 第５図 第２図 に
Claims (1)
- 非反転入力端子電位と出力増幅段のカスコード接続され
たＰチャンネルトランジスタの最適ゲートバイアス電位
との差で充電された第１のキャンバシタを介して反転入
力端子とＰチャンネルトランジスタのゲートを接続し、
また上記非反転入力端子電位と出力増幅段のカスコード
接続されたＮチャンネルトランジスタの最適ゲートバイ
アス電位との差で充電された第２のキャパシタを介して
上記反転入力端子とＮチャンネルトランジスタのゲート
を接続することにより、出力増幅段のゲートに最適バイ
アス電圧を与えるようにした演算増幅器において、上記
非反転入力端子電位と上記出力増幅段のカスコード接続
されたＰチャンネルトランジスタの最適ゲートバイアス
電位との差で充電された第３のキャパシタを介して上記
反転入力端子と上記Ｐチャンネルトランジスタのゲート
を接続し、また上記非反転入力端子電位と上記出力増幅
段のカスー−ド接続されたＮチャンネルトランジスタの
最適ゲートバイアス電位との差で充電された第４のキャ
パシタを介して上記反転入力端子と上記Ｎチャンネルト
ランジスタのゲーｉ接続することにより、出力増幅段の
ゲートに最適ゲートバイアス電圧を第１及び第２のキャ
パシタならびに第３及び第４のキャパシタよりなる２１
のキャパシタ対で交互に与えることを特徴とする演算増
幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209302A JPS60100807A (ja) | 1983-11-08 | 1983-11-08 | 演算増幅器 |
| US06/632,231 US4644291A (en) | 1983-11-08 | 1984-07-19 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58209302A JPS60100807A (ja) | 1983-11-08 | 1983-11-08 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60100807A true JPS60100807A (ja) | 1985-06-04 |
| JPH0363848B2 JPH0363848B2 (ja) | 1991-10-02 |
Family
ID=16570700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209302A Granted JPS60100807A (ja) | 1983-11-08 | 1983-11-08 | 演算増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644291A (ja) |
| JP (1) | JPS60100807A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4195500B1 (ja) * | 2008-01-22 | 2008-12-10 | 有限会社リニアセル・デザイン | スイッチトキャパシタ増幅回路 |
| JP2009229737A (ja) * | 2008-03-21 | 2009-10-08 | Nec Electronics Corp | 表示装置の駆動回路及びそのテスト方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183108A (en) * | 1981-05-01 | 1982-11-11 | Toshiba Corp | Differential amplifier |
-
1983
- 1983-11-08 JP JP58209302A patent/JPS60100807A/ja active Granted
-
1984
- 1984-07-19 US US06/632,231 patent/US4644291A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4644291A (en) | 1987-02-17 |
| JPH0363848B2 (ja) | 1991-10-02 |
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