JP4182054B2

JP4182054B2 - 接続層を有する集積回路装置および関連する製造方法

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Publication number: JP4182054B2
Application number: JP2004502353A
Authority: JP
Inventors: ハンス−ワーキムバート，; ヤーゲンホルツ，
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-04-29
Filing date: 2003-03-17
Publication date: 2008-11-19
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Description

本発明は、半導体基板中に多数の集積構成部品を含む集積回路装置に関する。さらに、集積回路装置は２つの相互隣接する接続層を含み、各接続層が、構成部品に対する導電接続の一部を構成する多数の導電接続部を含む。２つの接続層間に中間層が配置される。

集積構成部品は、例えば、ＭＯＳトランジスタ（金属酸化物半導体）またはバイポーラ型トランジスタ、すなわち典型的な半導体構成部品である。半導体構成部品は、例えば珪素でできた基板内に配置される。

接続層は金属被覆層とも呼ばれるが、その理由は、接続層が通常の場合、金属、例えばアルミニウムまたは銅から作製されるためである。この意味で、同様に用いられているのは金属化面、すなわち金属１および金属２である。各接続層は分離蒸着プロセスで作製され、他の接続層と平行な面内にある。

中間層は、誘電率ｋの比較的厚い層から、全中間層に比べて厚さが薄い、例えば窒化珪素でできたバリア層で通常形成される。接続層間の中間層は通常、例えば５００ｎｍといった比較的厚い層になるよう作製される。こういった方策は、接続層間の静電接合が確実にできるだけ小さくなるよう意図されたものである。

本発明の目的は、既存の回路装置に比べて、特に電子特性のよい単純構造の集積回路装置を規定することである。さらに、その意図は、関連する作製方法を規定することである。

回路装置に関連する目的は、特許請求項１で規定された特性をもつ回路装置により達成される。本発明による回路装置において、２つの接続層間に単位面積当たりキャパシタンスが０．５ｆＦ／μｍ^２（平方マイクロメータ当たりフェムトファラド）超のものを作製するよう、例えば厚さおよび／またはその誘電率について中間層が設計される。単位面積当たりキャパシタンスは、好ましくは、０．７ｆＦ／μｍ^２超であり、１つの改良策においては約２．０ｆＦ／μｍ^２の値に達する。本発明による回路装置は多くの利点をもたらす。これにより、追加遮蔽なしで接続層内に単純な方法で線形伝達関数をもつコンデンサを配置させることができる。作動電圧を担うための接続ライン間に単純な方法で短電圧スパイクを抑制するためのいわゆるブロックコンデンサもしくはコンデンサを作製させることができる。さらに、厚さを小さくした中間層により接続層間接触の作製が簡単になる。これらの利点については、以下で改良例を参照しながら説明される。

本発明による回路装置の１つの開発例において、回路装置は、周囲影響に対する防護のための不動態化層を含む。この不動態化層は、接続層の接続部につながる少なくとも１つのカットアウトを含む。この接続部は、外部導電接続部を接続するための端子を形成する。外部導電接続部がボンディングワイヤである場合、この端子もボンディングパッドと呼ばれる。しかし、この端子は、いわゆる高速チップマウンティング技術（フリップチップ技術）に対しても利用可能である。接続部はアルミニウムまたはアルミニウム合金で構成されている場合、例えば新たなボンディング技術の開発を行うことなく、外部接続に対してすでに証明済みの技術を用いることが可能である。

本発明による回路装置の次の開発例において、回路装置は、周囲影響に対する防護のための不動態化層を同様に含む。この不動態化層は、接続部につながる少なくとも１つのカットアウトを含む。この接続部は、２つの構成部品を接続し、少なくとも２つの回路可変要素のうちの１つを選択するため、レーザビームにより遮断可能である、もしくは遮断可能であった。こういった接続部もヒュージブルリンクまたはヒューズ接続またはヒューズと呼ばれる。

端子部分およびヒューズ接続に対するカットアウトは同時に作製可能である。本発明による回路装置の中間層は従来の中間層に比べて非常に薄く作ることができるため、端子領域またはヒューズ接続領域にけるアルミニウムまたは他の材料による接触開口部のパターニングと充填を簡単にすることができる。これまで通常用いられてきた厚さの大きな中間層の場合よりもいわゆるアスペクト比が好ましい。これにより、中間層が約１００ｎｍであり、接触穴が直径０．５マイクロメータの場合、アスペクト比は例えば０．２になる。さらに、アルミニウム接続層の場合、例えば、接触穴に対して比較的高インピーダンスのタングステン充填を行う必要がない。

本発明による方法の次の開発例において、１つの接続層において少なくとも１つの接続部と、他の接続層において少なくとも１つの接続部とが一定の作動電圧を担う。短干渉パルスを効果的に抑制するコンデンサを形成する単位面積当たりキャパシタンスを持つ領域で作動電圧を担う接続部が重なる。こういったコンデンサもブロックコンデンサまたはバックアップコンデンサと呼ばれる。１つの改良策において、作動電圧を担う接続部が回路装置のデジタル回路部内に置かれる。正確には、このデジタル回路部内で短干渉パルスがスイッチングプロセスで生成される。構成部品や回路に対する損傷を防ぐためブロックコンデンサが必要である。ブロックコンデンサ領域内において、各電流を流す上で実際に必要なエリアよりもかなり広いエリア上でこの作動電圧ラインが具現化される。これにより、このエリアは、電流を流す上で必要なものよりも、例えば、５倍、１０倍あるいは数百倍も大きなものになる。こういった大きなエリアにより、例えば１ナノファラドから１０ナノファラドの範囲でキャパシタンスを発生させることが可能である。

それにもかかわらずブロックコンデンサに対する追加の要求事項は比較的少ない。理由は、このブロックコンデンサが同時に作動電圧を給電する役割をもつためである。さらに、このブロックコンデンサは、異なる方法、例えば追加の活性ゲート酸化物エリアを必要とするＭＯＳコンデンサで作製する必要がない。言い換えると、ブロックコンデンサをＭＯＳコンデンサとして作製する場合のように活性ゲート酸化物エリアを全体的に広げることがない。ブロックコンデンサ比の大きな回路については、これにより歩留まりや信頼性の面で利点となる。

作動電圧ラインに沿ってブロックコンデンサを分配することにより、適切なレイアウトであれば、高Ｑ値のＬＣ共振回路の作製を避けることができるようになる。作動電圧ラインは、可能な限り全エリアにわたって、すなわち９０％超あるいは場合によっては９５％超の比率で各平面を覆う。寄生共振回路を避けるため、お互いに異なる多数の寄生共振回路を作製して共振回路の減衰を達成するため、例えばネットワークとして作動電圧ラインを構成する。幅の小さい相互接続部、あるいは電流流れ方向に対して横方向のスロットにより、目標とするやり方でこの減衰量を増やすことができる。

集積回路装置の次の改良例において、２つの接続層が少なくとも１つのコンデンサの電極を含み、中間層の一部がこのコンデンサの誘電体を形成する。この方法でいわゆるＭＩＭコンデンサ（金属アイソレータ金属）が作製される。こういったコンデンサは、例えばスイッチコンデンサ付回路といったアナログ回路でよく要求されるような線形伝達関数をもつコンデンサである。

いわゆる混合信号部、すなわち、デジタル回路部と比較して一般的に配線に対して必要とされる金属層が少ない回路のアナログ信号で作動する部分において、高線形コンデンサ（ＬＩＮ−Ｃａｐ）を作製するため、２つの金属層、例えば最後の２つの金属層を用いることが可能である。０．５ｆＦ／μｍ^２超の単位面積当たりキャパシタンスを作成することが可能である。高誘電率、例えば実質的に４超の材料の場合、約２．０ｆＦ／μｍ^２までの表面密度を達成することも可能である。この場合、中間層中の誘電体の層厚さは実質的にエッチングの選択度だけで限定される。例示として、上部アルミニウム接続層の場合、アルミニウム／バリアのエッチング速度を誘電体のエッチング速度と比較する。薄いアルミニウム／バリアスタックまたは高選択性アルミニウム／エッチングプロセスの場合、誘電体の層厚さは、典型的に１００ｎｍ未満まで小さくなりうる。コンデンサより下にある遮蔽により、アナログ信号を用いた回路機能のための下地エリアを利用することが可能である。

このように、追加のリソグラフィ段階なしに、接続層の作製と同時にアナログ信号に対する直線コンデンサを作製することができる。アナログ回路がコンデンサより下部で実現可能であることから、この場合、線形コンデンサに対するエリアの要求事項は最小限となる。アナログ回路に対するエリア要求事項は一般的に配線で決まるわけではないため、アナログ方式で作動する回路部での配線に対して最後の２つの金属層を必ずしも使う必要はない。線形コンデンサのキャパシタンス合計は、例えば１〜１０ナノファラドの間の値になる。

作動電圧ラインおよび／または外部接続用端子、さらに線形コンデンサが同一の接続層内にある場合、これにより特定の改良例が得られる。この改良例は、作動電圧または外部端子を担い、線形コンデンサ用にかつて用いられた平面を作製するためのリソグラフィ面の構造が横方向のさまざまな位置にあるという洞察をもとにしている。したがって、これらの面を１つないし２つの面内に配置することが可能である。上ですでに述べたとおり、絶縁層は、薄くなるよう、もしくはその他の場合、従来どおりになるよう作製される。さらに、作動電圧の給電のために金属面内にブロックコンデンサを埋め込むことにより、さらに有利さが得られる。積み重ねて置いた２つの隣接金属面の静電結合のこれまで好ましくなかった寄生効果は、今では線形コンデンサをもつ構造を作製するために用いられている。現在までのところ、線形コンデンサを作製するため、複数の追加リソグラフィ遮蔽が必要であった。この開発例による回路装置において、金属トラックを用いて作動電圧を給電するのであれば、金属面の接続部間の静電結合は不利ではない。静電結合は有利ですらある。理由は、現在では別個に作成する必要がなくなったブロックコンデンサのキャパシタンス作製の助けになるためである。

回路装置の次の開発例において、中間層内の細長い穴接続を通してお互いに接続された相互に重なる導電領域を２つの接続層が含む。この細長い穴接続は特にコイル、すなわちインダクタンスを作製する際に用いるものであるが、このインダクタンスは高Ｑ値をもつよう意図されたものである。１つの改良例において、コイルを形成する接続はらせん状になるよう配置される。このコイルのＱ値はとりわけ非常に高い。理由は、アルミニウム、またはアルミニウム合金でできた上部接続層の場合であっても、あらかじめ必要とされるタングステン接続なしでも細長い穴接続が充填可能なためである。比較的薄い中間層により、この細長い穴は好ましいアスペクト比をもち、このためタングステン充填材を不要にできる。コイルのインダクタンスは、例えばマイクロヘンリーの範囲内にある。

高Ｑ値の低インピーダンスコイルは、例えば最上部銅面を接続することにより作製されるが、この銅面は酸化物またはＦＳＧ（蛍石珪酸ガラス）中に配置され、さらに、任意であるが、材料中のこれらの銅面が細長い穴接点により誘電率が小さくなるようにする。さらに、しかるべき場合に、最上部Ａｌ面についても同様に、細長い穴接点経由または全エリアにわたってコイル内に同時に組み入れられる。中間層の厚さが小さいということは、接触穴のアスペクト比が非常に小さい、例えば、約０．２になるということを意味する。接触穴の充填のため、アルミニウムに比べて比較的高インピーダンスのタングステン接触はＡｌ接続層を用いるのであれば必要ない。コイルのＱ値はこのようにして大きくなる。

上に示した複数の改良例を組み合わせる場合、得られる結果は、幅広い適用スペクトルの汎用性のあるＦＢＥＯＬ（ラインの遠後端）概念である。
− 高線形ＬＩＮキャパシタンス（０．５ｆＦ／μｍ^２超または０．７ｆＦ／μｍ^２超）、
− 強力結合ブロックコンデンサ、
− 特にＲＦコイルにおける、高Ｑ値のコイル、
− 強力結合作動電圧給電、
− 外部接続用端子板（配線ボンディングパッド）またはその他のフリップチップ端子板（パッド）、
− レーザヒューズ接続（ヒューズ）
− 最終Ｃｕ面および／またはＡｌ面における信号ライン。

この場合、以前から通常用いられている処理段階に加えて追加の処理段階が必要ないため、追加の処理費用は発生しない。かつては好ましくなかった寄生効果により、ＭＩＭコンデンサまたはブロックコンデンサを作製する際の処理段階数も減らすことが可能である。

このように、一例として、ＳｉＮ層上で従来使用されていた酸化物層はもう必要ではない。これに代わり、一例として、これまでのものよりも厚さが大きくなるようＳｉＮ層を施工する、または、これに代わり層スタックと取り替えるが、これについては以下でさらに詳細に説明する。絶縁破壊強度を確保し、エレクトロマイグレーションを防止することにより、中間層の層厚さが実質的に底部まで決められる。最上部までは、層厚さが特に、０．５ｆＦ／μｍ２超の必要キャパシタンスの大きさで制限される。

次の開発例において、中間層の材料は、比誘電率が４超または６超である。これにより、窒化珪素の誘電率は７〜８の間になる。集積回路を作製するための処理において、４〜３０の間の誘電率をもつ材料を簡単なやり方で含めることが可能である。

他の開発例において、２つの接続層は、お互いに２００ｎｍ未満、好ましくは１００ｎｍ未満の距離をもつ。しかし、低破損率を確保するためには、接続層間の距離が５０ｎｍ超でなければならない。

他の開発例において、構成部品の近くに置かれた接続層は主構成要素として銅を含む。この主構成要素は、物質中の全原子数が少なくとも８０パーセントの比率をもつ構成要素である。銅は、特にアルミニウムと比較した際に導電性が高いことから際立っている。１つの応用例において、上部接続層は、主構成要素としてアルミニウムを含む層である。特にこの層が最上部接続層である場合、特に外部接続を作製するため既存の作製技術を利用することが可能である。さらに、中間層の厚さが小さいことから、接続層間の接触穴をアルミニウムで充填することが可能である。接触穴の充填や上部接続層に対するアルミニウムの蒸着は、１つの方法ステップ、すなわち処理条件を変更することなく実行可能である。他の応用例において、上部接続層、特に最上部接続層は、主構成要素として銅を含む層である。これらの層に対しても、すでに作製法が完成した、あるいは近い将来作製法が完成する見込みのある接続技術がある。両接続層が銅でできている場合、その結果として、例えば、高導電性接続が得られる。１つの応用例において、下部接続層は同様に、アルミニウムまたはアルミニウム化合物でできている。

他の開発例において、絶縁層は少なくとも１つの窒化物構成要素、好ましくは、窒化珪素または窒化アルミニウム、五酸化タンタル、酸化ハフニウムまたは酸化アルミニウムを含む。上で述べた材料は誘電率が高い、すなわち４超のものであり、集積回路の作製のための処理において比較的簡単に利用できる。
他の開発例において、他の処理条件、好ましくはＨＤＰ法（高密度プラズマ）やＰＥＣＶＤ法（プラズマ促進化学蒸着）を用いて作製された少なくとも２つの層を含む。この方策により、密度が高くなることからエレクトロマイグレーションを防ぐ上で最も達成可能な特性をもつ部分層をまず作製することができる。その後、特に高誘電率の部分層を作製することが可能である。

１つの応用例において、絶縁層は、好ましくは２０ｎｍ未満で、ＨＤＰ法で蒸着された窒化珪素層と、好ましくは３０ｎｍ超、さらに好ましくは約８０ｎｍの厚さで、ＰＥＣＶＤ法で蒸着された誘電体層を実質的に含む。

誘電体層は、高誘電率の上述材料の１つを含む。誘電体層は好ましくは、蒸着の中断と、それに続く同一の処理条件での蒸着の継続により作成された多層堆積である。多層堆積の個々の層は同一の材料を含む。

他の応用例において、絶縁層は、窒化珪素を主に含む均一層である。この材料は集積回路技術で簡単に処理できる。窒化珪素層は好ましくは、５０ｎｍ超、さらに好ましくは約１００ｎｍであり２００ｎｍを超えない厚さである。

他の開発例において、補助層が最初に作製された接続層と絶縁層間に配置され、この補助層が、好ましくは、銅および、コバルト、タングステン、燐またはホウ素の中の少なくとも１つの材料とを含む銅化合物を主構成要素として含む。しかし、絶縁層のエレクトロマイグレーションの防止および／または銅と構成要素の反応に関して比肩しうる特性の材料からこの補助層が作製できる。補助層は、その後の熱処理工程中におけるヒロック形成を抑制する。

銅でできた下部接続層の蒸着・熱処理条件を適切に選択することにより、下部接続層におけるヒロックを確実に防ぐ、あるいは絶縁層の施工前に取り除くことが可能になる。

特に、上述の方策を組み合わせることにより、損傷率が１００フィット未満、あるいは１０フィット未満もしくは１フィット未満の回路装置を作製することが可能になる。

次の開発例において、回路装置は複数の接続層、例えば６ないし８の接続層を含む。この開発例において、単位面積当たりキャパシタンスの高い接続層が、基板から最も遠くに配置された接続層である。こういった方策により、例えば、遮蔽に対して安価なものだけを施工する必要がある。

本発明はさらに、回路装置、特に本発明による、もしくはその開発例の１つによる回路装置を作製するための方法に関する。本発明による１つの方法において、まず第１の接続層を作製する。その後、中間層を蒸着させる。それに引き続いて追加の接続層を蒸着させる。２つの接続層間の単位面積当たりキャパシタンスが０．５ｆＦ／μｍ^２超となるよう中間層が設計される。

本発明による方法の１つの開発例において、すでに蒸着された平面接続層に対して中間層が施工される。その後に初めて上部接続層の作製が開始される。
本発明による方法の他の開発例において、まず１つの接続層が施工される。その後、上部接続層の接続部のカットアウトが施工される。その後に初めて中間層が施工される。この開発例において、上部接続層は例えば銅を含む。

例えば銅または銅合金に対する中間層の蒸着も防護される。

上述の技術的効果は同様に、本発明による方法やその開発例に対してもあてはまる。

本発明の代表的実施例について添付図面を参照しながら以下に説明するが、この図面には以下のものがある。

図１は集積回路装置１０内の金属層の利用状況を示す。回路装置１０は、珪素基板１２内に、多数の集積半導体構成部品を含んでいるが、これについては図１で図示しない。基板内に配置された構成部品は２つの空間的に離れた領域、すなわちアナログ部１４とデジタル部１６とを形成する。アナログ部１４では、主にアナログ信号、すなわち連続範囲の値を持つ信号が処理される。デジタル部１６では、対照的に、主にデジタル信号、すなわち、例えば、２つの切り替え状態に対して２つの値だけが割り当てられるような信号が処理される。

珪素基板１２の上部において、回路装置１０はさらに８つの金属層２０〜３４を含むが、それらの間には、さらに金属層が配置されるというよりは、金属層２０〜３２間に例えば厚さ５００ｎｍの絶縁層が配置される。金属層２０〜３４はそれぞれ平面内に配置される。金属層２０〜３４の面はそれぞれ平行になるよう、さらに珪素基板１２の主エリアと平行になるよう配置される。金属層２０〜３４はそれぞれアナログ部１４とデジタル部１６の両方に延伸する。

アナログ部１４において、最下部の４つの金属層２０，２２，２４，２６は、この順番で、接続部４０，４２，４４，４６をそれぞれ含むが、これらの接続部はアナログ部１９の構成部品間の接続を形成する。デジタル部１６において、金属層２０，２２，２４，２６は、この順番で接続部５０，５２，５４，５６をそれぞれ含むが、これらの接続部はデジタル部１６の構成部品間の接続を形成する。接続部４０〜５６は例えば、基板１２に対して垂直な１００ｎｍの厚さＤをもつ。

アナログ部１４において、金属層２８は、アナログ信号を担いアナログ部１４の構成部品を接続する接続部６０を含む。デジタル部１６において、金属層２８は、デジタル部１６の構成部品を接続し、それによりデジタル信号を担う接続部６２を含む。アナログ部１４において、金属層３０は、全エリアに渡ってアナログ部１４を覆い、上にある構成部品からアナログ部を遮蔽する接続部６４を含む。デジタル部１６において、金属層３０は、デジタル信号を担う接続部６６を含むが、その理由は、接続部がデジタル部１６の構成部品に接続されているためである。接続部６０〜６６は厚さＤの倍である。

金属層３２と３４は２つの最上部金属層を形成する。アナログ部１４において、金属層３２は、電極７０と、線形伝達関数をもつコンデンサ７２と、キャパシタンスＣ１とを含む。コンデンサ７２の他の電極７４は、電極７０の上部にある金属層３４内にある。

デジタル部１６において、金属層３２は、０ボルトの大地電位Ｐ０を担う２つの接続部８０と８２を含む。

接続部８０の上部には、例えば２．５ボルトの作動電位Ｐ１を担う接続部８４がある。ブロックコンデンサと連動するキャパシタンスＣ２が接続部８０と８４間に形成される。

金属層３４内の接続部８２の上部には、例えば１．５ボルトの第２の作動電位Ｐ２を担う接続部８６がある。さらに別のブロックコンデンサと連動するキャパシタンスＣ３が接続部８２と８６間に形成される。キャパシタンスＣ１，Ｃ２，Ｃ３の大きさは、一方では、重なっている接続部７０〜８６の大きさにより決められる。他方では、接続部７０と７４，８０と８４，８２と８６間の単位面積当たりキャパシタンスは、金属層３２と３４間にある中間層９０の形成により決められる。単位面積当たりキャパシタンスが０．５ｆＦ／μｍ^２超となるよう中間層９０が設計される。中間層９０の形成のための代表的実施例については、図２〜４を参照しながら以下で詳細に説明される。

接続部７０〜８６は４倍の厚さをつため、作動電圧を給電するための接続部８０〜８６で発生するような大電流を流す上で特に適している。

図２は、前端末金属層１０２と端末金属層１０４とをもつ集積回路装置１００を示す。前端末金属層１０８より下に配置された金属層１０６と、回路装置１００の基板を点で示す。

図２において、最上部の２つの金属層１０２と１０４内に配置可能な構成部品の例として、ボンディング接続１１０と、線形コンデンサ１１２と、作動電圧ライン間に配置されたブロックコンデンサ１１４と、いわゆるヒューズ接続１１６とが図示されている。

金属層１０８は、絶縁材料として、例えば、ＳＩＬＫ（珪素低ｋ）、すなわち多孔質二酸化珪素といった低誘電率ｋの材料（ブロック・バリア低ｋ）を含む。ボンディング接続１１０の領域において、金属層１０８は多数の接触穴１２２〜１２６（バイア海）を含む。接触穴１２２，１２４，１２６はライナ／バリア層１２８と銅１３０とで充填される。バリア層は例えば、窒化タンタルを含む。ヒューズ接続１１６の下部において、金属層１０８は接続部１３３と１３４を含むが、この接続部は、ヒューズ接続１１６を経由して接続された構成部品につながる。

金属層１０８と金属層１０２の間には、２０ｎｍ未満の厚さ、例えば１５ｎｍの厚さをもつ窒化珪素でできたバリア層１３６がある。それに代わり、例えば、炭化珪素といったＢＬＯＫ材料（バリア低ｋ）も使われる。

ボンディング接続１１０領域において、金属層１０２はライン１３８を含むが、このラインはボンディング接続につながる。ボンディング接続１１２領域において、金属層１０２はコンデンサ１１２の炉底電極１４０を含む。ボンディングコンデンサ１１４領域において、金属層１０２は低作動電圧ライン１４２を含む。ヒューズ接続１１６領域において、金属層１０２は２つの接続部１４４と１４６を含むが、この接続部はヒューズ接続１１６につながる。

ライン１３８、炉底電極１４０、低作動電圧ライン１４２、接続部１４４，１４６は銅で形成されているが、この銅は、個々の接続を絶縁するため金属層１０２内に含まれる二酸化珪素からライナ／バリア層１５０を隔離するものである。ライナ／バリア層１５０は例えば、窒化タンタルを含む。

金属層１０２と金属層１０４間には、厚さＤ２が約１００ｎｍの中間層１６０がある。中間層１６０は例えば、完全に窒化珪素で構成される。

ボンディング接続１１０の領域内において、接触穴１６２は中間層１６０を通して貫通するが、この接触穴は２つの金属層間にあるためバイアとも呼ばれる。ヒューズ接続１１６の領域において、２つの接触穴、すなわちバイア１６２，１６４，１６６は中間層１６０を経由して貫通する。接触穴、すなわちバイア１６２，１６４，１６６はアルミニウム１７０で充填される。例えば窒化タンタルでできたライナ／バリア層１７２は中間層１６０や銅からアルミニウム１７０を隔離し、これにより拡散プロセスを防ぐ。ライナ／バリア層１７２はまたエレクトロンミグレーションを防ぐ、または減少させる。接触穴１６２〜１６６および追加の接触穴（図示されていない）に対する穿孔を除き、中間層１６０は、金属層１０２と１０４間領域にある全エリアに渡って形成される。

ボンディング接続１１０領域において、金属層１０４は、アルミニウム１７０でできた端子板１８０を含む。コンデンサ１１２領域において、金属層１０４は、アルミニウム１７０でできたコンデンサ１１２の最上部電極１８２を含む。ブロックコンデンサ１１４領域において、金属層１０４は、アルミニウム１７０でできた上部作動電圧ライン１８４を含む。ヒューズ接続１１６領域において、金属層１０４は、アルミニウム１７０でできたヒューズ部１８６を含む。ヒューズ部１８６は接触穴１６４と１６６とを橋渡しする。金属層１０４は、端子板１８０と、最上部電極１８２と、上部作動電圧ライン１８４と、ヒューズ部１８６との間の絶縁のため、二酸化珪素１９０を含む。反射防止層１９２の残りは、端子板１８０と、最上部電極１８２と、上部作動電圧ライン１８４と、ヒューズ部１８６と上部エリア内にある。金属層１０４は例えば、窒化珪素を含む不活性化層１９４で覆われる。

ボンディング接続１１０領域において、不活性化層１９４内と二酸化珪素１９０内にカットアウト１９６がある。このカットアウトは端子板１８０で終端となる。ボンディングワイヤ２００の端子箱１９８はカットアウト１９６内にある。

追加カットアウト２０２は、ヒューズ接続１１６領域内にある。カットアウト２０２は不活性化層１９４と二酸化珪素１９０とを経由して貫通する。カットアウト２０２は、ヒューズ部１８６の中央部領域で終端となる。カットアウト２０２を経由してヒューズ部１８６がレーザビームにより溶融され、そのようにして中断することが可能である。

回路装置１００を作製するために、以下に示す方法ステップが実施される：
銅でできた下部金属層１０６，１０８，１０２の作製：
− 下部金属層１０６，１０８，１０２は、例えばダマシン技術を用いて低誘電率ｋの材料中における銅の蒸着または銅合金の蒸着により作製される。さらに、機械的安定性のため、多数の接触穴１２２〜１２６がボンディング接続１１０の下部に配置される。
− 二酸化珪素１５２またはその他の材料、例えばＦＳＧ（蛍石珪酸ガラス）が、リソグラフィ処理を使って施工・パターン化される。ライナ／バリア層１５０および銅１４８が引き続いて蒸着される。
− ライナ／バリア層１５０と銅１４８はその後、化学的機械的研磨法（ＣＭＰ）によりほぼ二酸化珪素１５２の位置まで除去される。引き続いてこの表面は、例えばブラシアシスト洗浄（ブラシ洗浄）により洗浄される。
中間層１６０の作製に対する変形例：
ａ）約１００ｎｍの窒化珪素を、最上部金属層１０４に対する誘電拡散バリアとして、さらに金属間誘電体として、たとえばＣＤＶ法（化学的蒸着法）またはＰＥＣＶＤ法（プラズマ促進ＣＤＶ）により蒸着する。

ｂ）最初に２０ｎｍ未満の窒化珪素の層を、ＨＤＰ法（高密度プラズマ）で蒸着する。この方法の間の追加イオン衝撃により、この窒化珪素が固化され、これにより銅１４８のエレクトロマイグレーションに対する最適信頼性が得られる。その後、ＰＥＣＶＤ法により約８０ｎｍの窒化珪素を蒸着させるが、最適誘電絶縁破壊強度が得られる多層堆積を作製するため、この蒸着に対して多数回の中断を行うことが好ましい。

ｃ）まず、２０ｎｍ未満の厚さの窒化珪素を、洗浄された金属層１０２にＨＤＰ法を用いて蒸着させる。この層により、エレクトロマイグレーションに対する最適信頼性が得られる。この後、単位面積当たりキャパシタンスが最大になるよう、高誘電率ｋをもつ約８０ｎｍの誘電体の蒸着を行う。特に適した材料としては、Ａｌ_２Ｏ_３またはＴａ_２Ｏ_５がある。

ｄ）約８０ｎｍの酸化アルミニウム（Ａｌ_２Ｏ_３）を、最上部金属層１０４に対して金属間誘電体として蒸着させる。

ｅ）約１５ｎｍのＡｌ_２Ｏ_３、約３０ｎｍのＴａ_２Ｏ_３、約１５ｎｍのＡｌ_２Ｏ_３を含む層堆積が蒸着される。

接触穴作製（バイア）：
− 金属間層１６０に対してフォトレジストを施工し、接触穴１６２，１６４，１６６に対する構造に応じて露出・現像させる。
−接触穴１６２，１６４，１６６を金属間層１６０内にエッチングする。
− フォトレジストの残りの部分は除去される。
− 接触穴１６２，１６４，１６６の底部に蒸着した可能性のある酸化銅を除去するため、例えば、湿式洗浄段階で接触穴１６２，１６４，１６６を洗浄する。

金属層１０４の作製：
− バリア層１７２が蒸着され、例えばＨ２に基づくスパッタリング前洗浄または反応性前洗浄を行う、金属拡散バリアに適した材料としては、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｗ，ＷＮ等がある。適した蒸着法としては、ＰＶＤ法（物理蒸着法）またはＣＤＶ法がある。
− アルミニウム１７０またはアルミニウム合金はＰＶＤ法またはＣＤＶ法で蒸着される。
− 反射防止層１９２は、例えば窒化タンタル層であるが、ＰＤＶ法で蒸着される。
− アルミニウム１７０のパターニングのためのリソグラフィ法を実行し、端子板１８０と、最上部電極１８２と、上部端子ライン１８４と、ブロックコンデンサ１１４の上部板と、ヒューズ部１８６との位置が決められる。コイルまたは、信号を担うための接続の位置についてもさらに決められる。
− アルミニウム１７０がエッチングされ、中間層１６０の上部エリアで停止する。
− フォトレジストが除去され、洗浄段階が実行される。
最終不動態化：
− 二酸化珪素１９０または他の適切な材料、例えばＦＳＧが蒸着される。それに引き続いて窒化物層１９９が蒸着される。
− カットアウト１９６と２０２の位置を決めるため、リソグラフィ法を実施する。これらの開口部はそれぞれ端子板１８０とヒューズ部１８６にそれぞれつながる。
− カットアウト１９６と２０２をエッチングする。
− フォトレジストが除去され、洗浄段階が実行される。

選択的に、カットアウト１９６と２０２は感光性ポリイミドを遮蔽として用いて開口することも可能である。金属層１０２または全ての下部金属層において銅の代わりに銅合金、アルミニウムまたはアルミニウム合金を用いた場合でも、図２を参照しながら説明する方法は実施可能である。中間層１６０を作製するための変形例や上部構造を作製するための方法ステップについては、特に、この場合でも変更されない。

金属層１０４内のアルミニウムの代わりに、銅または銅合金を用いることも可能である。銅をエッチングする際に生じる不利な点を避けることを望む場合、図３に示すとおり、二重ダマシン技術を用いて銅にパターニングを行う。

図３は、前端末金属層１０２ａと端末金属層１０４ａとをもつ集積回路装置１００ａを示すが、両金属層とも銅または銅合金を含む。回路装置１００ａの場合、最上部金属層１０４ａにおいて、最初に接触穴１６４ａと１６６ａが作製され、その後、金属層１０４ａの接続部に対するトレンチが作製された。図３において、図２を参照しながら説明した要素と同じ構造と機能をもつ要素については同一の参照記号を割り振るが、この参照記号は、差をつけるため、下付文字ａをつけるようにした。上に示した説明が適用可能であるため、これらの要素は繰り返して説明しない。

以下に示す違いは図２と３の間に関するものである。図３は、図２からの回路装置を通して異なる部分を図示する。したがって、例示として、ボンディング接続１１０ａより下のラインや、ボンディング接続１１０ａと連動する接触穴、すなわちバイアについては記されていない。ライン１８４に対応するライン１８４ａが金属層１０２ａ内の作動電圧ライン３０２に接続されていることから、ブロックコンデンサ１１４に代わり、図３では接触接続３００を示している。接触接続３００は接触穴、すなわちバイア３０３内にある。

金属層１０４ａと１０２ａ間にあるのは中間層３０４であり、これは、例えば、全て窒化珪素でできている。中間層３０４を作製するための変形例をさらに以下で説明する。

金属層１０４ａにおいて、端子板３０６がボンディング接続１１０ａ領域内にあり、最上部電極３０８が線形コンデンサ１１２ａ領域内にあり、作動電圧ライン１８４ａが接触接続３００領域内にあり、ヒューズ部３１０がヒューズ接続１１６ａ領域内にある。端子板３０６、最上部電極３０８、作動電圧ライン１８４ａ、ヒューズ部３１０は銅３１２でできており、この銅は、例えば、窒化チタンでできたバリア層３１４により、金属層１０４ａ内に含まれる二酸化珪素から隔離されている。銅３１２に代わり、銅合金を用いてもよい。

窒化珪素でできたバリア層３１８は、例えば、金属層１０４ａ上にある。バリア層３１８上には、酸化物層３２０、例えば二酸化珪素があり、これが不活性化の一部をなす。この不活性化は、酸化物層３２０上にある不活性化層１９４ａ、例えば窒化珪素層によっても得られる。

５ｎｍ未満の厚さをもつ薄い誘電体層２２２は、例えば、不活性化層１９４ａ上、またカットアウト１９６ａと２０２ａ内にある。誘電体層３２２は例えば、窒化珪素で構成される。

回路装置１００ａの作製中に、以下に示す方法ステップが実施される：
下部金属層１０６ａ，１０８ａ，１０２ａの作製：
− 図２に関する説明に対して参照する。
中間層３０４の作製に対する変形例：
ｄ），ｅ）中間層１６０作製のための変形例ｄとｅを参照のこと。

ｆ）５０ｎｍ超の厚さをもつ窒化珪素が誘電体拡散バリアと金属間誘電体として蒸着される。誘電体の厚さは、酸化物層／ＦＳＧと窒化珪素間のエッチング選択性により制限される。最上部電極３０８に対するトレンチのエッチング後、コンデンサ１１２ａの領域内に電気的に信頼できる誘電体も残らなければならない。

ｇ）まず、２０ｎｍ未満の厚さをもつ窒化珪素を蒸着する。この場合、エレクトロマイグレーションに関して最適な信頼性を達成するため、ＨＤＰ法が用いられる。その後、３０ｎｍ超の窒化珪素をＰＥＣＶＤ法で蒸着させるが、好ましくは、最適誘電絶縁破壊強度が得られるよう多層堆積とする。

ｈ）まず、２０ｎｍ未満の厚さをもつ窒化珪素についてをＨＤＰ法を用いて蒸着させる。高誘電率ｋをもつ誘電体を含む３０ｎｍ超の厚さをもつ層、例えばＡｌ_２Ｏ_３またはＴａ_２Ｏ_５を引き続いて蒸着させる。この層により、回路装置１００ａ内の線形コンデンサ１１２ａまたはブロックコンデンサの単位面積当たりキャパシタンスが最大になる。この場合はまた、中間層３０４の総厚さが５０ｎｍ超でなければならない中間層３０４の厚さは、酸化物層／ＦＳＧと高誘電率ｋの層間のエッチング選択性により下方に制限される。

金属層１０４ａの作製、接触穴の作製：
− 二酸化珪素３１６または他の適切な材料、例えばＦＳＧを蒸着させる。
− 接触開口部３０３，１６４ａ，１６６ａの位置を決めるため、リソグラフィ法を実行する。
− 接触穴３０３，１６４ａ，１６６ａの後の位置より上の二酸化珪素３１６内に接触穴がエッチングされる。中間層３０４でエッチング作業を停止する。
− フォトレジスト層が除去される。
− 銅１４８ａの覆いが取られるまで、中間層３０４を通して接触穴がエッチングされる。
金属層１０４ａ内トレンチの作製：
− 銅３１２が導入されるトレンチの位置を決めるため、リソグラフィ法を実行する。
− トレンチのエッチングを行い、中間層３０４で停止する。この場合、端子板３０６、最上部電極３０８、作動電圧ライン１８４、端子部３１０に対するトレンチが作製される。さらに、同時に、ブロックキャパシタンスをもつ作動電圧ライン、信号ライン、またはコイルに対するトレンチが作製可能である。
− フォトレジスト層が除去される。
− 接触穴の底部に作製された可能性のある酸化銅を除去するため、例えば、湿式洗浄段階（例えば、ＥＫＣ５２５）で接触穴を洗浄する。
金属層１０４ａの追加作製：
− バリア層３１４を蒸着させ、この場合、（例えばＨ２に基づく）スパッタリング前洗浄または反応性前洗浄を行う。例えば、ＰＶＤ法またはＣＶＤ法でバリア蒸着が行われる。バリア層１７２に対して、同一の材料を用いることが可能である。
− 例えば、ＰＶＤ法またはＣＤＶ法、もしくは溶液からの無電解法により成長核を持つ銅層が引き続いて蒸着される。
− 二重ダマシン充填法、例えばＥＣＤ法（電気化学蒸着）により銅３１２が導入される。
− ＣＭＰ法によりトレンチ外にある銅３１２とバリア層３１４が除去される。
− バリア層３１８が施工される。バリア層３１８は約２０ｎｍ〜約３０ｎｍの厚さをもつ。例として、ＰＥＣＶＤ法またはＨＤＰ法により窒化珪素が施工される。しかし、他の方法、例えば低誘電率ｋのバリア材料（ブロック−バリア低ｋ）を用いることも可能である。

不動態性の作製：
− 引き続いて、例えば二酸化珪素層３２０や窒化珪素層１９４ａの施工により不動態化が作製される。
− カットアウト１９６ａと２０２ａの位置を決めるため、リソグラフィ法を実行する。
− カットアウト１９６ａと２０２ａのエッチングを行い、バリア層３１８で停止する。
− フォトレジスト層が除去される。
− カットアウト１９６ａと２０２ａの領域を通して、バリア層３１８のエッチングを行う。
− 極端に薄いが高密度の誘電体層３２２の蒸着を行うが、これは例えば５ｎｍの厚さをもつ。例えば、ＡＬＣＶＤ法（原子層ＣＶＤ）を用いて蒸着を行う。適した材料は窒化珪素である。誘電体層３２２は、腐食や酸化に対して銅端子板２０６やヒューズ部３１０を防護する。しかし、誘電体層３２２は、Ｃｕ端子板３０６に対してボンディングが決して影響を与えないほど十分薄くなければならない。

図４は、前端末金属層１０２ｂと端末金属層１０４ｂとをもつ集積回路装置１００ｂを示すが、両金属層とも銅または銅合金を含む。回路装置１００ｂの場合、まず金属層１０４の接続部に対するトレンチを最上部金属層１０４ｂ内に作製した。その後に初めて中間層４００を蒸着させ、接触穴３０３ｂ，１６４ｂ，１６６ｂが作製される。図４において、図２および３を参照しながら説明した要素と同じ構造と機能をもつ要素については同一の参照記号を割り振るが、差をつけるため、この参照記号には下付文字ｂをつけるようにした。上に示した説明が適用可能であるため、これらの要素は繰り返して説明しない。

図４と３の間の差があるが、この差については回路装置１００ｂの作製のための方法ステップの説明により明らかとなるだろう：
下部金属層１０６ｂ，１０８ｂ，１０２ｂの作製：
− 図２に関する説明に対して参照する。

バリア層４０２の作製：
− ２０ｎｍ超の厚さをもつバリア層４０２は、例えばＰＥＣＶＤ法またはＨＤＰ法により平準金属層１０２に蒸着される。バリア層４０２は、例えば、窒化珪素または低誘電率ｋ材料（ブロック）、例えば炭化珪素を含む。

金属層１０４ｂの作製、トレンチの作製：
− 酸化物層、例えば二酸化珪素４０４をバリア層４０２に蒸着させる。代替法として、別の材料、例えばＦＳＧを用いることも可能である。
− 銅３１２ｂが引き続いて導入されるトレンチの位置を決めるため、リソグラフィ法を実行する。
− トレンチのエッチングを行い、バリア層４０２で停止する。
− 銅の酸化を防ぐため、フォトレジストを除去する。
− トレンチの領域を通して、バリア層４０２のエッチングを行う。銅１４８ｂより上部のバリア層４０２の領域を確実に完全に除去するため、オーバーエッチングさせなければならない。これにより、銅よりも二酸化珪素１５２ｂのある領域、すなわちボンディング接続１１０ｂよりも下部の領域でヒューズ接続１１６ｂよりも下部の領域で深いトレンチが得られる。
中間層４００の作製に対する変形例：
ｄ），ｅ）中間層１６０作製のための変形例ｄとｅをそれぞれ参照のこと。

ｆ）〜ｈ）中間層３０４作製のための変形例ｆ〜ｈを参照のこと。
接触穴作製（バイア）の作製：
− 接触穴３０３ｂ，１６４ｂ，１６６ｂと追加接触穴（図示されていない）の位置は、リソグラフィ法により決められる。
−接触穴を金属間層４００内にエッチングする。
− フォトレジスト層が除去される。
− 接触穴の底部に作製された可能性のある酸化銅を除去するため、例えば、湿式洗浄段階（ＥＫＣ５２５）で接触穴を洗浄する。

金属層１０４ｂの追加作製：
− 金属層１０４ａの追加作製に関連して、図３についての説明に対して参照を行う。ＣＭＰ法を実行する場合、銅３１２ｂとバリア層３１４ｂに追加して、トレンチ外の中間層４００も除去されるという点だけが異なる。
すでに述べた本発明、開発例、代表的実施例の利点に加えて、以下の点にも注目すべきである：
− 最上部アルミニウム板は比較的厚く広い作動電圧ラインに対して利用可能である。接触穴（バイア）中にタングステン充填を行うことなくアルミニウムから配線面を作製することは、ＣＭＰ法で銅平面を作製することよりさらに費用効果が大きい。末端金属面を平坦化する必要がないため、銅面は必要ない。
− リソグラフィでの要求事項が比較的緩和されているため、端末アルミニウム面のパターン化に対して既存の装置が利用できる。
− 最端の２つの金属層、例えば、低インピーダンス給電ライン（ラインアウト）または特に感度の高い混合信号ライン内で信号を担うことが可能である。容量的に強力結合された２つの金属層内に信号ラインが配置されている場合、確実に信号層がお互い交差しないよう注意を払う必要がある。しかし代替法として、信号ラインを平行な２平面内にひいて、それにより特に低インピーダンス信号ラインを使用可能にするということもできる。これに対する追加支出は低い。理由は、必ず必要なことが追加の配置面を準備することだけであり、これはソフトウェア技術で達成可能なためである。
− 端末金属層または前端末金属層内の信号ライン間の最小距離を、例えば１０から２０％に若干広げることにより、２面のうち１つの面内の信号ライン間の容量結合が強くなることを防ぐことができる。
全ての代表的実施例において、回路装置は、接続層間の０．５ｆＦ／μｍ ^２超または０．７ｆＦ／μｍ ^２超または約２ｆＦ／μｍ ^２の単位面積当たりキャパシタンスを決める中間層を通してのみ貫通する少なくとも１つの接触穴を含む。言い換えると、前記単位面積当たりキャパシタンスを決める中間層から離れた層を通して接触穴は貫通しない。

図１は、集積回路装置内の金属層の利用状況を示す、図２は、銅でできた前端末金属層とアルミニウムでできた端末金属層をもつ集積回路装置を示す、図３は、銅でできた金属層と、最上部金属層内に作製されている接触穴（バイア）が初めで、その後に接続部に対するトレンチとをもつ集積回路装置を示す、図４は、銅でできた金属層と、接続部に対するトレンチが初めで、その後に中間層、さらにその後で接触穴（バイア）が作製されているものとをもつ集積回路装置を示す。

Claims

集積回路装置（１０，１００）であって、
前記集積回路装置は、
半導体基板（１２）に配置された構成部品を有し、
第１の接続層（１０２）と、前記第１の接続層の上にある第２の接続層（１０４）とを有し、
前記第１の接続層および前記第２の接続層の各々は、構成部品に対する導電接続の一部である少なくとも１つの導電接続部（１４８，１７０）を含み、
前記集積回路装置は、
少なくとも１つの誘電体材料でできた中間層（１６０，４００）であって、前記第１の接続層（１０２）と前記第２の接続層（１０４）との間に配置されており、前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の単位面積当たりのキャパシタンスを規定する中間層（１６０，４００）を有し、
前記中間層（１６０，４００）は、前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の前記単位面積当たりのキャパシタンスが０．５ｆＦ／μｍ^２よりも大きくなるように、設計されており、
前記中間層（１６０，４００）は、４よりも大きな誘電率を有する材料を含み、
前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の距離は、２００ｎｍ未満であり、
前記集積回路装置は、
前記中間層（１６０，３４０，４００）を通してのみ貫通する少なくとも１つの接触穴（１６２，３０３，３０３ｂ）を有し、
第１の接触穴（１６２）は、前記第２の接続層上の端子の端子板であって、外部導電接続（２００）を前記集積回路装置に接続するための端子板に隣接し、
前記第２の接続層（１０４）の少なくとも１つの接続部（１８４）と、前記第１の接続層（１０２）の少なくとも１つの接続部（１４２）とは、作動電圧を帯びるために提供され、
前記接続部（１８４，１４２）は、前記第１の接続層（１０２）および前記第２の接続層（１０４）に対して垂直にみると、前記回路装置（１０，１００）の作動中に生じる干渉パルスを抑制するコンデンサ（Ｃ２，Ｃ３）を形成する領域において重なる、回路装置（１０，１００）。
第２の接触穴（１６４，１６６）が、前記第２の接続層上のヒューズ部（１７０）であって、ヒューズ接続（１１６）を前記集積回路装置に接続するヒューズ部（１７０）に隣接することを特徴とする、請求項１に記載の回路装置（１０，１００）。
前記接続部（１８４，１４２）が、前記回路装置（１０，１００）の回路部（１６）であって、デジタル信号で作動する回路部（１６）に配置されていることを特徴とする、請求項１または２に記載の回路装置（１０，１００）。
コイルの２つのらせん状導電領域であって、前記第１の接続層および前記第２の接続層内に配置されたらせん状導電領域が、前記接触穴によって接続されていることを特徴とする、請求項１〜３のいずれか一項に記載の回路装置（１０，１００）。
前記回路装置（１０，１００）が、前記第２の接続層上に配置された不活性化層（１９４）であって、周囲影響に対する防護のための不活性化層（１９４）を含むことと、
前記不活性化層（１９４）が、前記第２の接続層（１０４）の接続部（１８０）につながる少なくとも１つの穴（１９６）を含むことと、
前記接続部（１８０）が、前記外部導電接続部（２００）に接続するための端子を形成することと
を特徴とする、請求項１〜４のいずれか一項に記載の回路装置（１０，１００）。
前記回路装置（１０，１００）が、前記第２の接続層上に配置された不活性化層（１９４）であって、周囲影響に対する防護のための不活性化層（１９４）を含むことと、
前記不活性化層（１９４）が、前記第２の接続層（１０４）の前記接続部（１８６）につながる少なくとも１つの穴（２０２）を含むことと、
前記接続部（１８６）が、少なくとも２つの回路可変要素のうちの１つを選択する、あるいは選択したことによるヒューズ接続であることと
を特徴とする、請求項１〜５のいずれか一項に記載の回路装置（１０，１００）。
前記第１の接続層（１０２）および前記第２の接続層（１０４）が、少なくとも１つのコンデンサ（Ｃ１，７２）の電極（１４０，１８２）を含むことと、
前記コンデンサ（Ｃ１，７２）の領域の前記中間層（１６０，４００）の一部が、誘電体を形成することと、
前記コンデンサ（Ｃ１，７２）が、前記回路装置（１０，１００）の回路部（１４）であって、アナログ信号で作動する回路部（１４）に配置されていることと
を特徴とする、請求項１〜６のいずれか一項に記載の回路装置（１０，１００）。
導電領域が、前記第１の接続層および前記第２の接続層に対して垂直にみると、重なっており、細長い穴接続によって前記中間層を介して前記第１の接続層と前記第２の接続層とをつなげていることと、
前記導電領域が、らせんコースを有していることと、
前記導電領域が、回路の機能を確保するインダクタンスを形成することと
を特徴とする、請求項１〜７のいずれか一項に記載の回路装置（１０，１００）。
前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の前記単位面積当たりのキャパシタンスが、０．７ｆＦ／μｍ^２よりも大きいか、または約２．０ｆＦ／μｍ^２であること、
および／または、前記材料が、異なる接続層（１０２，１０４）の相互に逆方向の導電領域（１４０，１８２；１４８，１８４）間の空間を実質的に完全に満たすこと、
および／または、前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の距離が、１５０ｎｍ未満であること
または、前記第１の接続層と前記第２の接続層との間の距離が、約１００ｎｍであること
を特徴とする、請求項１〜８のいずれか一項に記載の回路装置（１０，１００）。
前記第１の接続層（１０２）と前記第２の接続層（１０４）とがともに、主構成要素と同一の材料を含むこと、
または、前記第１の接続層（１０２）が、前記第２の接続層（１０４）の主構成要素を形成する材料と異なる材料を主構成要素として含むこと
を特徴し、
前記材料は、アルミニウム、アルミニウム合金、銅、もしくは銅合金である、請求項１〜９のいずれか一項に記載の回路装置（１０，１００）。
前記第１の接続層（１０２）および前記第２の接続層（１０４）のうちの最後に付与された接続層（１０４）が、主構成要素としてアルミニウムまたはアルミニウム合金を含むことと、
前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の前記接触穴（１６２）が、同様にアルミニウムまたはアルミニウム合金で充填されていることと
を特徴とする、請求項１〜１０のいずれか一項に記載の回路装置（１０，１００）。
前記中間層（１６０，４００）が、窒化物構成要素、窒化珪素または窒化アルミニウム、酸化タンタル、酸化ハフニウムまたは酸化アルミニウムのうちの少なくとも１つを含むことを特徴とする、請求項１〜１１のいずれか一項に記載の回路装置（１０，１００）。
前記中間層（１６０，４００）が、異なる処理条件下で作製された少なくとも２つの層を含むことを特徴とし、
１つの層が初めにＨＤＰ法で作製され、１つの層がその後にＰＥＣＶＤ法で作製され、
前記初めに作製された層が、前記後で作製された層と同一の材料を主構成要素として含むか、または、
前記初めに作製された層が、前記後で作製された層と異なる材料を主構成要素として含む、請求項１〜１２のいずれか一項に記載の回路装置（１０，１００）。
前記２つの層のうちの少なくとも１つが、特定の処理条件下における材料の堆積の中断と、それに続く同一の処理条件下における同一材料の堆積の継続とにより作製された多層スタックであることを特徴とする、請求項１３に記載の回路装置（１０，１００）。
最初に作製された接続層（１０２）が、主構成要素として銅または銅合金を含むことと、
補助層が、前記第１の接続層（１０２）と前記中間層（１６０，４００）との間に配置されており、前記補助層が、前記第１の接続層（１０２）の前記接続部（１４８）において、銅と、コバルト、タングステン、燐またはホウ素のうちの少なくとも１つの材料とを含む銅化合物を主に含む領域を含むことと
を特徴とする、請求項１〜１４のいずれか一項に記載の回路装置（１０，１００）。
前記回路装置（１０，１００）が、さらなる接続層（２０〜３０）を含むことと、
単位面積当たりの高いキャパシタンスを有する接続層（３２，３４）が、前記基板（１２）から最も遠くに配置された接続層（２０〜３４）であることと
を特徴とする、請求項１〜１５のいずれか一項に記載の回路装置（１０，１００）。
請求項１〜１６のいずれか一項に記載の集積回路装置（１０，１００）を作製するための方法であって、
電子構成部品が前記半導体基板（１２）中に作製され、
前記構成部品の作製後に、前記第１の接続層（１０２）が付与され、ここで、前記第１の接続層（１０２）が構成部品に対する導電接続の一部である少なくとも１つの導電接続部（１４８）を含み、
前記第１の接続層（１０２）の付与の後に、少なくとも１つの誘電体材料でできた前記中間層（１６０）が付与され、
前記中間層（１６０）の付与の後に、前記第２の接続層（１０４）が付与され、ここで、前記第２の接続層（１０４）が構成部品に対する導電接続の一部である少なくとも１つの導電接続部（１７０）を含み、前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の単位面積当たりのキャパシタンスが０．５ｆＦ／μｍ^２よりも大きくなるように前記中間層（１６０）が設計され、前記中間層（１６０，４００）が、４よりも大きい誘電率を有する少なくとも１つの超材料を含み、前記第１の接続層（１０２）と前記第２の接続層（１０４）との間の距離が２００ｎｍ未満であり、
前記中間層（１６０，３４０，４００）を通してのみ貫通する少なくとも１つの接触穴（１６２，３０３，３０３ｂ）が形成され、
前記方法は、
前記接触穴（１６２）が、前記第２の接続層上の前記端子の領域であって、前記外部導電接続（２００）に接続するための領域内に配置されること、または、
前記接触穴（１６４，１６６）が、前記ヒューズ接続（１１６）の領域内に配置されること、または、
回路の機能を確保するインダクタンスを形成する２つの導電領域であって、前記第１の接続層および前記第２の接続層に配置されている導電領域が前記接触穴により接続されること、または、
作動電圧ライン（３０２）が前記接触穴（３０３，３０３ｂ）により接触接続されていること
を特徴とする、方法。
前記第２の接続層（１０４）の作製が開始される前に前記中間層（１６０）が付与されること、または、
前記第２の接続層（３１６）の接続部（３１２）に対する穴中に前記中間層（４００）が堆積されること
を特徴とする、請求項１７に記載の方法。
請求項１〜１６のいずれか一項に記載の集積回路装置を作製するための方法であって、
金属層（１４８）がキャリヤ材料（１５２）上に付与され、
前記金属層（１４８）の付与の後に、中間層（１６０，４００）が付与され、ここで、前記中間層（１６０，４００）が、異なる処理条件下で作製された少なくとも２つの層を含み、
最初に作製された層がＨＤＰ法で堆積され、その後作製された層がＰＥＣＶＤ法で堆積され、
ここで、前記最初に作製された層が、前記後で作製された層と同一の材料を主構成要素として含むか、あるいは、前記最初に作製された層が、前記後で作製された層と異なる材料を主構成要素として含む、方法。
前記金属層（１４８）は、銅または銅合金でできている、請求項１９に記載の方法。
請求項１９または２０に記載の方法であって、前記２つの層のうちの少なくとも１つが、材料の堆積の複数回の中断と、それに続く同一の処理条件下における同一材料の堆積の継続とにより作製されることを特徴とする、方法。
請求項１〜１６のいずれか一項に記載の集積回路装置を作製するための方法であって、
金属層（１４８）がキャリヤ材料上に付与され、
前記金属層の付与の後に、補助層が付与され、ここで、前記補助層が、銅と、コバルト、タングステン、燐またはホウ素のうちの少なくとも１つの材料とを含む銅化合物を主に含み、
前記補助層の付与の後に、誘電体材料でできた中間層が付与される、方法。
前記金属層（１４８）は、銅または銅合金でできている、請求項２２に記載の方法。