JP4131694B2 - 積層セラミックス基板及びその製造方法 - Google Patents

積層セラミックス基板及びその製造方法 Download PDF

Info

Publication number
JP4131694B2
JP4131694B2 JP2003347435A JP2003347435A JP4131694B2 JP 4131694 B2 JP4131694 B2 JP 4131694B2 JP 2003347435 A JP2003347435 A JP 2003347435A JP 2003347435 A JP2003347435 A JP 2003347435A JP 4131694 B2 JP4131694 B2 JP 4131694B2
Authority
JP
Japan
Prior art keywords
ceramic substrate
side electrode
green sheet
hole
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003347435A
Other languages
English (en)
Other versions
JP2005116707A (ja
Inventor
政紀 本郷
啓之 錦織
奈津代 長野
隆 小倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2003347435A priority Critical patent/JP4131694B2/ja
Priority to US10/541,494 priority patent/US7440256B2/en
Priority to CNB2004800014600A priority patent/CN100542376C/zh
Priority to KR1020057017438A priority patent/KR20070000967A/ko
Priority to PCT/JP2004/014551 priority patent/WO2005034592A1/ja
Publication of JP2005116707A publication Critical patent/JP2005116707A/ja
Application granted granted Critical
Publication of JP4131694B2 publication Critical patent/JP4131694B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09145—Edge details
    • H05K2201/0919—Exposing inner circuit layers or metal planes at the side edge of the PCB or at the walls of large holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0044—Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052—Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24777—Edge feature
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、携帯電話機等の電子機器に装備される各種電子回路を構成するための積層セラミックス基板及びその製造方法に関するものである。
従来、携帯電話機等の小型の電子機器においては、機器を構成する複数の回路素子を１チップの積層セラミックス部品に集積化して、該積層セラミックス部品をメイン基板上に実装することが行なわれている（例えば特許文献１）。
図１１は、積層セラミックス部品１の積層構造を表わしており、複数のセラミックス層２が積層されて、積層セラミックス基板20を構成している。各セラミックス層２の表面には、インダクタやコンデンサを構成する複数の回路素子パターン３が形成されている。これらの回路素子パターン３は、セラミックス層２を貫通して形成された垂直導電路(以下、ビアホールという)31によって互いに接続されている。積層セラミックス基板20の側面には側面電極47が設けられ、回路素子パターン３と接続されている。
又、積層セラミックス基板20の表面にはキャビティ21が凹設され、該キャビティ21の底面に、弾性表面波フィルター等の電子部品４が搭載されており、該電子部品４はボンディングワイヤ32を介して前記回路素子パターン３と接続されている。
積層セラミックス基板20の表面には、キャビティ21を覆って蓋体５が設置され、パッケージ化された積層セラミックス部品１を構成している。
上記積層セラミックス基板20は、図１０に示す工程によって製造されている。
先ず図１０(ａ)の如く、セラミックス混合材料からなるグリーンシート25を作製する。次に、同図(ｂ)の如くグリーンシート25の必要箇所にキャビティ用貫通孔22、ビアホール用貫通孔(図示せず)、円形を有する側面電極用貫通孔23を開設した後、同図(ｃ)の如くビアホール用貫通孔、側面電極用貫通孔23に導電材料24を充填する。さらに、同図(ｄ)の如くグリーンシート25表面に導電材料24を印刷して、回路素子パターン30を形成する。
この様にして得られたグリーンシート25を積層した後、熱プレス等により一体化して図１０(ｅ)に示すグリーンシート積層体26を作製する。
その後、図１０(ｆ)に示す如くグリーンシート積層体26をキャビティ21毎に分断して、複数のグリーンシート積層体チップ27を得る。そして、同図(ｇ)に示す如く各グリーンシート積層体チップ27に焼成を施して、積層セラミックス基板20を得る。
この様にして得られた積層セラミックス基板20のキャビティ21の底面に、図１１の如く電子部品４を実装し、ワイヤボンディングを施し、蓋体５を設置することによって、積層セラミックス部品１が完成する。
特許第３３３６９１３号 図６（ｂ）
従来の積層セラミックス基板には、セラミックス層の側縁部に形成された側縁電極層が直上及び／又は直下のセラミックス層の側縁部に形成された側縁電極層と重なってつながった半円形をした側面電極が設けられている。これは円形を有する側面電極用貫通孔に導電材料を充填した後で分断することにより得られるものである。図４（ａ）は、従来のグリーンシート積層体26の円形を有する側面電極用貫通孔23近傍の部分上面図である。側面電極用貫通孔23a、23b、23cは同形状とする。例えば、グリーンシート25ａが、側面電極幅方向の設計中心上かつ側面電極奥行き方向の設計中心上に配置され、グリーンシート25bが、側面電極幅方向の設計中心に対して側面電極用貫通孔の半径より大きく紙面の左方向にX1だけ積層ずれし、グリーンシート25cが側面電極幅方向の設計中心に対して側面電極用貫通孔の半径より大きく紙面の右方向にX2だけ積層ずれしていたとする。又、グリーンシート25b、25cとも、側面電極奥行き方向の設計中心上に配置されていたとする。グリーンシート25aの側面電極用貫通孔23aの幅方向中心は側面電極幅方向の設計中心43と同一となる。それに対して、グリーンシート25ｂの側面電極用貫通孔23ｂの幅方向中心42bは側面電極幅方向の設計中心43に対して積層ずれ量X1だけ紙面の左方向にずれる。又、グリーンシート25cの側面電極用貫通孔23cの幅方向中心42cは側面電極幅方向の設計中心43に対して積層ずれ量X2だけ紙面の右方向にずれる。
図４（ｂ）は、前記グリーンシート積層体26を線45a-45a（側面電極奥行き方向の設計中心45と同一）に沿って分断して得られたグリーンシート積層体チップ27の側面電極近傍の部分側面図である。図を見れば分かるように、本来電気的に接続しなければならない側縁電極層41a、41b、41cが、隣接するグリーンシート25ｂの側縁電極層41ｂとグリーンシート25ｃの側縁電極層41cの境界部で寸断されてしまう。そのため、積層セラミックス基板は断線不良となる。
図６（ａ）は、従来のグリーンシート積層体26の円形を有する側面電極用貫通孔23近傍の部分上面図である。側面電極用貫通孔23d、23e、23fは同形状とする。例えば、グリーンシート25dが、側面電極幅方向の設計中心上かつ側面電極奥行き方向の設計中心上に配置され、グリーンシート25eが側面電極奥行き方向の設計中心に対して側面電極用貫通孔の半径より小さく紙面の下方向にY3だけ積層ずれし、かつ側面電極幅方向の設計中心に対して側面電極用貫通孔の半径より小さく紙面の左方向にX3だけ積層ずれしており、グリーンシート25fが側面電極奥行き方向の設計中心に対して側面電極用貫通孔の半径より小さく紙面の上方向にY4だけ積層ずれし、かつ側面電極幅方向の設計中心に対して側面電極用貫通孔の半径より小さく紙面の右方向にX4だけ積層ずれしていたとする。グリーンシート25dの側面電極用貫通孔23dの奥行き方向中心は側面電極奥行き方向の設計中心45と、幅方向中心は側面電極幅方向の設計中心43と同一となる。それに対して、グリーンシート25eの側面電極用貫通孔23eの奥行き方向中心44eは側面電極奥行き方向の設計中心45に対して積層ずれ量Y3だけ紙面の下方向にずれ、グリーンシート25eの側面電極用貫通孔23eの幅方向中心42eは側面電極幅方向の設計中心43に対して積層ずれ量X3だけ紙面の左方向にずれる。又、グリーンシート25fの側面電極用貫通孔23fの奥行き方向中心44fは側面電極奥行き方向の設計中心45に対して積層ずれ量Y4だけ紙面の上方向にずれ、グリーンシート25fの側面電極用貫通孔23fの幅方向中心42fは側面電極幅方向の設計中心43に対して積層ずれ量X4だけ紙面の右方向にずれる。
図６（ｂ）は、前記グリーンシート積層体26を線45ｂ-45ｂ（側面電極奥行き方向の設計中心45と同一）に沿って分断して得られたグリーンシート積層体チップ27の側面電極近傍の部分側面図である。図を見れば分かるように、グリーンシート25e、25fの奥行き方向の積層ずれ量Y3、Y4と、幅方向の積層ずれ量X3、X4がともに側面電極の半径よりも小さい場合でも、本来電気的に接続しなければならない側縁電極層41d、41e、41fが、隣接するグリーンシート25eの側縁電極層41eとグリーンシート25fの側縁電極層41fの境界部で寸断されてしまう。そのため、積層セラミックス基板は断線不良となる。
図８（ａ）は、従来のグリーンシート積層体26の円形を有する側面電極用貫通孔23近傍の部分上面図である。側面電極用貫通孔23m、23n、23oは同形状とする。例えば、グリーンシート25m、25oが、側面電極奥行き方向の設計中心に対して側面電極用貫通孔の半径より小さく紙面の上方向にY5だけ積層ずれし、グリーンシート25nが側面電極奥行き方向の設計中心に対して側面電極用貫通孔の半径より大きく紙面の下方向にY6だけ積層ずれしていたとする。又、グリーンシート25m、25n、25oとも、側面電極幅方向の設計中心上に配置されていたとする。グリーンシート25m、25oの側面電極用貫通孔23m、23oの奥行き方向中心44m、44oは側面電極奥行き方向の設計中心45に対して積層ずれ量Y5だけ紙面の上方向にずれる。又、グリーンシート25nの側面電極用貫通孔23nの奥行き方向中心44nは側面電極奥行き方向の設計中心45に対して積層ずれ量Y6だけ紙面の下方向にずれる。
図８（ｂ）は、前記グリーンシート積層体26を線43c-43c（側面電極幅方向の設計中心43と同一）に沿って分断した側面電極近傍の部分断面図である。図を見れば分かるように、本来電気的に接続しなければならない側面電極用貫通孔23m、23n、23oが、隣接するグリーンシート25mの側面電極用貫通孔23mとグリーンシート25nの側面電極用貫通孔23nの境界部、及び隣接するグリーンシート25nの側面電極用貫通孔23nとグリーンシート25oの側面電極用貫通孔23oの境界部で寸断されている。グリーンシート積層体26を線45c-45c（側面電極奥行き方向の設計中心45と同一）に沿って分断して得られたグリーンシート積層体チップ27の側面電極は寸断されたものとなるため、積層セラミックス基板は断線不良となる。
上述のように、積層ずれが原因である断線不良によって積層セラミックス基板20の製造歩留まりが低下するという問題があった。
そこで本発明の目的は、グリーンシート積層ずれが原因である積層セラミックス基板20 の断線不良を低減させる積層セラミックス基板、及びその製造方法を提供することである。
前記側縁電極層が、前記積層セラミックス基板の側面に略平行かつ露出していない平行壁と、前記積層セラミックス基板の側面に略垂直な垂直壁とを有し、前記平行壁の長さＬａは、該平行壁の前記積層セラミックス基板側面からの奥行きＬｂに対して、Ｌａ＞Ｌｂなる関係をもち、前記平行壁と垂直壁は、Ｒの大きさが０．０２ｍｍより大きいＲ形状のコーナー部によりつながっていることを特徴とする。製造方法としては、図１０（ｂ）に示すグリーンシート25の必要箇所に、ビアホール用貫通孔、側面電極用貫通孔23を開設する工程において、図３（ａ）に示す如く側面電極用貫通孔23が、少なくとも４つの直線部を含むと共に前記直線部が０．０２ｍｍより大きいＲ形状のコーナー部によりつながっているものである。
図３（ａ）は、本発明のグリーンシート積層体26の側面電極用貫通孔23近傍の部分上面図である。側面電極用貫通孔23g、23h、23iは同形状であり、その奥行き方向寸法（４６ａ−４６ａ間寸法）は図４の円形を有する側面電極用貫通孔の直径と等しいものとする。側面電極用貫通孔の対向する２つの平面壁４６ａの長さは、該平面壁４６ａ−４６ａ間寸法の１／２より大きい。又、３つのグリーンシートの、側面電極幅方向の設計中心及び側面電極奥行き方向の設計中心に対する積層ずれ量も、同様に図４と全く同じであるとする。即ち、グリーンシート25gが、側面電極幅方向の設計中心上かつ側面電極奥行き方向の設計中心上に配置され、グリーンシート25hが、側面電極幅方向の設計中心に対して側面電極用貫通孔の奥行き寸法の１／２より大きく紙面の左方向にX1だけ積層ずれし、グリーンシート25iが側面電極幅方向の設計中心に対して側面電極用貫通孔の奥行き寸法の１／２より大きく紙面の右方向にX2だけ積層ずれしていたとする。又、グリーンシート25h、25iとも、側面電極奥行き方向の設計中心上に配置されていたとする。グリーンシート25gの側面電極用貫通孔23gの幅方向中心は側面電極幅方向の設計中心43と同一となる。それに対して、グリーンシート25hの側面電極用貫通孔23hの幅方向中心42hは側面電極幅方向の設計中心43に対して積層ずれ量X1だけ紙面の左方向にずれる。又、グリーンシート25iの側面電極用貫通孔23iの幅方向中心42iは側面電極幅方向の設計中心43に対して積層ずれ量X2だけ紙面の右方向にずれる。
図３（ｂ）は、前記グリーンシート積層体26を線45a-45a（側面電極奥行き方向の設計中心45と同一）に沿って分断して得られたグリーンシート積層体チップ27の側面電極近傍の部分側面図である。図を見れば分かるように、隣接するグリーンシート25hの側縁電極層41hとグリーンシート25iの側縁電極層41iに重なり合う部分ができており、従来例で見られた境界部での寸断は発生せず、断線不良となってはいない。
図５（ａ）は、本発明のグリーンシート積層体26の側面電極用貫通孔23近傍の部分上面図である。側面電極用貫通孔23j、23k、23lは同形状であり、その奥行き方向寸法（４６ｂ−４６ｂ間寸法）は図６の円形を有する側面電極用貫通孔の直径と等しいものとする。側面電極用貫通孔の対向する２つの平面壁４６ｂの長さは、該平面壁４６ｂ−４６ｂ間寸法の１／２より大きい。又、３つのグリーンシートの、側面電極幅方向の設計中心及び側面電極奥行き方向の設計中心に対する積層ずれ量も、同様に図６と全く同じであるとする。即ち、グリーンシート25jが、側面電極幅方向の設計中心上かつ側面電極奥行き方向の設計中心上に配置され、グリーンシート25kが側面電極奥行き方向の設計中心に対して側面電極用貫通孔の奥行き寸法の１／２より小さく紙面の下方向にY3だけ積層ずれし、かつ側面電極幅方向の設計中心に対して側面電極用貫通孔の奥行き寸法の１／２より小さく紙面の左方向にX3だけ積層ずれしており、グリーンシート25lが側面電極奥行き方向の設計中心に対して側面電極用貫通孔の奥行き寸法の１／２より小さく紙面の上方向にY4だけ積層ずれし、かつ側面電極幅方向の設計中心に対して側面電極用貫通孔の奥行き寸法の１／２より小さく紙面の右方向にX4だけ積層ずれしていたとする。グリーンシート25jの側面電極用貫通孔23jの奥行き方向中心は側面電極奥行き方向の設計中心45と、幅方向中心は側面電極幅方向の設計中心43と同一となる。それに対して、グリーンシート25kの側面電極用貫通孔23kの奥行き方向中心44kは側面電極奥行き方向の設計中心45に対して積層ずれ量Y3だけ紙面の下方向にずれ、グリーンシート25kの側面電極用貫通孔23kの幅方向中心42kは側面電極幅方向の設計中心43に対して積層ずれ量X3だけ紙面の左方向にずれる。又、グリーンシート25lの側面電極用貫通孔23lの奥行き方向中心44lは側面電極奥行き方向の設計中心45に対して積層ずれ量Y4だけ紙面の上方向にずれ、グリーンシート25lの側面電極用貫通孔23lの幅方向中心42lは側面電極幅方向の設計中心43に対して積層ずれ量X4だけ紙面の右方向にずれる。
図５（ｂ）は、前記グリーンシート積層体26を線45b-45b（側面電極奥行き方向の設計中心45と同一）に沿って分断して得られたグリーンシート積層体チップ27の側面電極近傍の部分側面図である。図を見れば分かるように、隣接するグリーンシート25kの側縁電極層41kとグリーンシート25lの側縁電極層41lに重なり合う部分ができており、従来例で見られた境界部での寸断は発生せず、断線不良となってはいない。
図７（ａ）は、本発明のグリーンシート積層体26の側面電極用貫通孔23近傍の部分上面図である。側面電極用貫通孔23p、23rは同形状であり、その奥行き方向寸法（４６ｃ−４６ｃ間寸法）は図８の円形を有する側面電極用貫通孔の直径と等しく、側面電極用貫通孔23qの奥行き方向寸法（４６ｄ−４６ｄ間寸法）は図８の円形を有する側面電極用貫通孔の直径よりも大きいものとする。側面電極用貫通孔23p、23rとも、対向する２つの平面壁４６ｃの長さは、該平面壁４６ｃ−４６ｃ間寸法の１／２より大きく、側面電極用貫通孔23qの対向する２つの平面壁４６ｄの長さは、該平面壁４６ｄ−４６ｄ間寸法の１／２より大きい。又、３つのグリーンシートの、側面電極幅方向の設計中心及び側面電極奥行き方向の設計中心に対する積層ずれ量も、同様に図８と全く同じであるとする。即ち、グリーンシート25p、25rが、側面電極奥行き方向の設計中心に対して側面電極用貫通孔23pの奥行き寸法の１／２より小さく紙面の上方向にY5だけ積層ずれし、グリーンシート25qが側面電極奥行き方向の設計中心に対して側面電極用貫通孔23pの奥行き寸法の１／２より大きく紙面の下方向にY6だけ積層ずれしていたとする。又、グリーンシート25p、25q、25rとも、側面電極幅方向の設計中心上に配置されていたとする。グリーンシート25p、25rの側面電極用貫通孔23p、23rの奥行き方向中心44p、44rは側面電極奥行き方向の設計中心45に対して積層ずれ量Y5だけ紙面の上方向にずれる。又、グリーンシート25qの側面電極用貫通孔23qの奥行き方向中心44qは側面電極奥行き方向の設計中心45に対して積層ずれ量Y6だけ紙面の下方向にずれる。
図７（ｂ）は、前記グリーンシート積層体26を線43c-43c（側面電極幅方向の設計中心43と同一）に沿って分断した側面電極近傍の部分断面図である。図を見れば分かるように、隣接するグリーンシート25pの側面電極用貫通孔23pとグリーンシート25qの側面電極用貫通孔23qの境界部、及び隣接するグリーンシート25qの側面電極用貫通孔23qとグリーンシート25rの側面電極用貫通孔23rの境界部にそれぞれ重なり合う部分ができている。よって、グリーンシート積層体26を線45c-45c（側面電極奥行き方向の設計中心45と同一）に沿って分断して得られたグリーンシート積層体チップ27の側面電極は寸断されないため、積層セラミックス基板は断線不良とはならない。
以上のように、側縁電極層が、積層セラミックス基板の側面に略平行かつ露出していない平行壁と、前記積層セラミックス基板の側面に略垂直な垂直壁とを有し、前記平行壁の長さＬａは、該平行壁の前記積層セラミックス基板側面からの奥行きＬｂに対して、Ｌａ＞Ｌｂなる関係をもつようにすれば、積層ずれが原因である側面電極の寸断の発生率を低減させることができ、よって積層セラミックス基板の断線不良を低減させて積層セラミックス基板の製造歩留りを向上させることができる。
図９（ａ）は、積層セラミックス基板20の正面図である。図９（ｂ）〜（ｄ）は、前記セラミックス基板20を線60-60に沿って分断した概略断面図であり、図の簡略化のため側縁電極層47以外は省略してある。
側縁電極層の奥行き寸法Ｌｂ値の２倍なる奥行き寸法を有する側面電極用貫通孔を開設した、最上層から見て奇数層目のグリーンシートと、前記奇数層目のグリーンシートの側面電極用貫通孔に対して奥行き寸法のみが大きい側面電極用貫通孔を開設した、最上層から見て偶数層目のグリーンシートとを交互に積層して、積層セラミックス基板を完成させる。その切断面は図９（ｂ）に示すように最上層から最下層にわたって側縁電極層41の奥行き寸法の小さいセラミックス層2aと大きいセラミックス層2bが交互した形状、即ち、対向する側縁電極層41の奥行き寸法の和ＬｂＬ＋ＬｂＲが、積層方向に関して部分的に異なる形状となるが、更に積層ずれが原因である側面電極の寸断の発生率を低減させることができる。
図９（ｃ）のように薄手のグリーンシートや大面積のＧＮＤパターンが印刷されたグリーンシートなどの積層ずれが発生しやすいグリーンシートにより形成されたセラミックス層2cにのみに大きい奥行き寸法を有する側縁電極層41を配しても良いし、図９（ｄ）のように前記セラミックス層2cの直上及び／又は直下の層のみに大きい奥行き寸法を有する側縁電極層41を配しても良い。
大きい奥行き寸法を有する側縁電極層41を配するセラミックス層の数・位置は限定されないが、側縁電極層41の奥行き寸法を大きくすると、そのセラミックス層上の回路素子パターン３を配置するための領域が狭くなるため、大きい奥行き寸法を有する側縁電極層41を配したセラミックス層の数は必要最小限にすることが好ましい。
以下、本発明の実施の形態につき、図面に沿って具体的に説明する。
本発明に係る積層セラミックス基板20は、図１１に示す如く、複数のセラミックス層２を積層して構成されている。各セラミックス層２の表面には、インダクタやコンデンサを構成する複数の回路素子パターン３が形成されている。これらの回路素子パターン３は、セラミックス層２を貫通して形成されたビアホール31によって互いに接続されている。積層セラミックス基板20の側面には側面電極47が設けられ、回路素子パターン３と接続されている。積層セラミックス基板20の表面にはキャビティ21が凹設されている。
さらに、積層セラミックス基板20を用いた積層セラミックス部品１には、キャビティ21の底面に、弾性表面波フィルター等の電子部品４が搭載されており、該電子部品４はボンディングワイヤ32を介して前記回路素子パターン３と接続されている。又、積層セラミックス基板20の表面には、キャビティ21を覆って蓋体５が設置され、パッケージ化された積層セラミックス部品１を構成している。
上記積層セラミックス基板20は、図１０に示す工程によって製造されている。
先ず図１０(ａ)の如く、セラミックス混合材料からなるグリーンシート25を作製する。次に、同図(ｂ)の如くグリーンシート25の必要箇所にキャビティ用貫通孔22、ビアホール用貫通孔、側面電極用貫通孔23を開設する。
この様にして得られた複数枚のグリーンシート25のビアホール用貫通孔および側面電極用貫通孔23に導電材料24を充填する。
その後、複数枚のグリーンシート25の表面に、導電材料24により回路素子パターン30を印刷する。この様にして得られたグリーンシート25を積層し、熱プレス等により一体化させてグリーンシート積層体26を作製する。
次に、図１０(ｆ)に示す如くグリーンシート積層体26をキャビティ21毎に分断して、複数のグリーンシート積層体チップ27を得る。そして、同図(ｇ)に示す如く各グリーンシート積層体チップ27に焼成を施して、積層セラミックス基板20を得る。
図１（ａ）は、本発明による積層セラミックス基板の側面電極近傍の部分上面図であり、同図（ｂ）は、前記セラミックス基板の側面電極近傍の部分斜視図である。積層セラミックス基板20の側面には最上層から最下層にわたって側縁電極層41が重なってつながった側面電極47が設けられている。前記側縁電極層が、前記積層セラミックス基板の側面に略平行かつ露出していない平行壁と、前記積層セラミックス基板の側面に略垂直な垂直壁とを有し、前記平行壁の長さＬａは、該平行壁の前記積層セラミックス基板側面からの奥行きＬｂに対して、Ｌａ＞Ｌｂなる関係をもっている。
また、前記平行壁と垂直壁は、Ｒ形状のコーナー部46によりつながっている。前記Ｒ形状を設けない場合、前記コーナー部46に導電材料24が充填されにくいため、導電材料24の充填不足となりやすい。このため焼成後に積層セラミックス基板20の側面電極47の導電材料側壁とセラミックス側壁との密着面積が少なくなり、側面電極47のセラミックス部に対する剥離強度が低下する。又、前記コーナー部46に導電材料24を完全に充填しようとすると、充填工程の管理が複雑となり生産性が低下する。従って、本実施例のようにコーナー部46にＲ形状を設けることが好ましい。Ｒの範囲としては、０．０２ｍｍより大きければ十分である。
図２（ａ）は、本発明の第２の実施例による積層セラミックス基板の側面電極近傍の部分上面図であり、同図（ｂ）は、前記セラミックス基板の側面電極近傍の部分斜視図である。積層セラミックス基板20の側面にある側面電極は、最上層に側縁電極層は設けられていないが、最上層の直下の層から最下層にわたって側縁電極層が設けられているものである。本実施例では、最上層に側縁電極層が設けられていない構造を示したが、最上層に限定されるものではなく、他の層に側縁電極層が設けられていない構造としても良く、また複数の層に側縁電極層が設けられていない構造としても良い。
なお、本実施例では、グリーンシート積層体26を分断した後に焼成を施したが、グリーンシート積層体26を焼成した後に分断を行っても同様の効果があることは言うまでもない。又、ビアホール用貫通孔および側面電極用貫通孔23への導電材料24の充填と、グリーンシート25の表面への導電材料24による回路素子パターン30の印刷とを同時に行っても良い。
本発明の実施形態を実施例により具体的に説明したが、本発明はこれら実施例に限定されるものではない。
本発明の実施例１に係る部分上面図、及び部分斜視図である。 本発明の実施例２に係る部分上面図、及び部分斜視図である。 本発明に係る積層セラミックス基板の一工程図である。 従来例に係る積層セラミックス基板の一工程図である。 本発明に係る積層セラミックス基板の一工程図である。 従来例に係る積層セラミックス基板の一工程図である。 本発明に係る積層セラミックス基板の一工程図である。 従来例に係る積層セラミックス基板の一工程図である。 本発明に係る積層セラミックス基板の正面図及び概略断面図である。 本発明及び従来例に係る積層セラミックス基板の一連の工程図である。 本発明及び従来例に係る積層セラミックス基板を用いた積層セラミックス部品の断面図である。
符号の説明
２３ 側面電極用貫通孔
２４ 導電材料
２５ グリーンシート
２６ グリーンシート積層体
４１ 側縁電極層
４２ａ〜ｒ 側面電極用貫通孔の幅方向中心
４３ 側面電極幅方向の設計中心
４４ａ〜ｒ 側面電極用貫通孔の奥行き方向中心
４５ 側面電極奥行き方向の設計中心
４７ 側面電極

Claims (7)

  1. 表面に回路素子パターンが形成されたセラミックス層を積層してなる積層セラミックス基板において、前記積層セラミックス基板は、前記セラミックス層の側縁部に形成された側縁電極層が直上及び／又は直下のセラミックス層の側縁部に形成された側縁電極層と重なってつながった側面電極を有し、前記側縁電極層は前記積層セラミックス基板の側面に略平行かつ露出していない平行壁と、前記積層セラミックス基板の側面に略垂直な垂直壁とを有し、前記平行壁の長さＬａは、該平行壁の前記積層セラミックス基板側面からの奥行きＬｂに対して、Ｌａ＞Ｌｂなる関係をもち、前記平行壁と垂直壁は、Ｒの大きさが０．０２ｍｍより大きいＲ形状のコーナー部によりつながっていることを特徴とする積層セラミックス基板。
  2. 対向する側縁電極層の奥行き寸法の和が、積層方向に関して部分的に異なることを特徴とする請求項１記載の積層セラミックス基板。
  3. 表面に回路素子パターンが形成されたセラミックス層を積層してなる積層セラミックス基板の製造方法において、
    セラミックス層となるグリーンシートに、少なくとも４つの直線部を含むと共に前記直線部が０．０２ｍｍより大きいＲ形状のコーナー部によりつながっている側面電極用貫通孔を開設する工程を有していることを特徴とする積層セラミックス基板の製造方法。
  4. 少なくとも１つのグリーンシートに開設された前記側面電極用貫通孔が、他のグリーンシートに開設された側面電極用貫通孔と大きさが異なることを特徴とする請求項３記載の積層セラミックス基板の製造方法。
  5. 表面に回路素子パターンが形成されたセラミックス層を積層してなる積層セラミックス基板の製造方法において、
    セラミックス層となるグリーンシートを複数枚作製し、この中の必要枚数のグリーンシートに回路素子パターンとなるビアホール用貫通孔と、少なくとも４つの直線部を含むと共に前記直線部が０．０２ｍｍより大きいＲ形状のコーナー部によりつながっている側面電極用貫通孔を開設する第１工程と、
    第１工程を経た複数枚のグリーンシートのビアホール用貫通孔および側面電極用貫通孔に導電材料を充填する第２工程と、
    第２工程を経た複数枚のグリーンシートの表面に、導電材料により回路素子パターンを印刷する第３工程と、
    第３工程を経たグリーンシートを積層し、熱プレス等により一体化させてグリーンシート積層体を得る第４工程と、
    第４工程を経たグリーンシート積層体を分断することによって、グリーンシート積層体チップを得る第５工程と、
    第５工程を経たグリーンシート積層体チップを焼成することによって、積層セラミックス基板を得る第６工程
    とを有していることを特徴とする請求項３又は４記載の積層セラミックス基板の製造方法。
  6. 第４工程を経たグリーンシート積層体を焼成することによって、マザー積層セラミックス基板を得る第５工程と、
    第５工程を経たマザー積層セラミックス基板を分断することによって、積層セラミックス基板を得る第６工程
    とを有していることを特徴とする請求項＿５記載の積層セラミックス基板の製造方法。
  7. 第２工程で行うビアホール用貫通孔および側面電極用貫通孔への導電材料の充填と、第３工程で行うグリーンシートの表面への導電材料による回路素子パターンの印刷とを同時に行うことを特徴とする請求項５又は６記載の積層セラミックス基板の製造方法。
JP2003347435A 2003-10-06 2003-10-06 積層セラミックス基板及びその製造方法 Expired - Fee Related JP4131694B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003347435A JP4131694B2 (ja) 2003-10-06 2003-10-06 積層セラミックス基板及びその製造方法
US10/541,494 US7440256B2 (en) 2003-10-06 2004-09-27 Laminated ceramic substrate and manufacturing method therefor
CNB2004800014600A CN100542376C (zh) 2003-10-06 2004-09-27 层压陶瓷基板及其制造方法
KR1020057017438A KR20070000967A (ko) 2003-10-06 2004-09-27 적층 세라믹스 기판 및 그 제조 방법
PCT/JP2004/014551 WO2005034592A1 (ja) 2003-10-06 2004-09-27 積層セラミックス基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003347435A JP4131694B2 (ja) 2003-10-06 2003-10-06 積層セラミックス基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2005116707A JP2005116707A (ja) 2005-04-28
JP4131694B2 true JP4131694B2 (ja) 2008-08-13

Family

ID=34419581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003347435A Expired - Fee Related JP4131694B2 (ja) 2003-10-06 2003-10-06 積層セラミックス基板及びその製造方法

Country Status (5)

Country Link
US (1) US7440256B2 (ja)
JP (1) JP4131694B2 (ja)
KR (1) KR20070000967A (ja)
CN (1) CN100542376C (ja)
WO (1) WO2005034592A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9713258B2 (en) * 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
US8232621B2 (en) * 2006-07-28 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7838976B2 (en) * 2006-07-28 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a semiconductor chip enclosed by a body structure and a base
US7714535B2 (en) 2006-07-28 2010-05-11 Semiconductor Energy Laboratory Co., Ltd. Power storage device
WO2009028289A1 (ja) 2007-08-29 2009-03-05 Murata Manufacturing Co., Ltd. セラミック多層基板
DE102010018499A1 (de) * 2010-04-22 2011-10-27 Schweizer Electronic Ag Leiterplatte mit Hohlraum
KR102520038B1 (ko) 2018-01-10 2023-04-12 삼성전자주식회사 가스 센서 패키지 및 이를 포함하는 센싱 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3612963A (en) * 1970-03-11 1971-10-12 Union Carbide Corp Multilayer ceramic capacitor and process
US4821007A (en) * 1987-02-06 1989-04-11 Tektronix, Inc. Strip line circuit component and method of manufacture
US4907128A (en) * 1988-12-15 1990-03-06 Grumman Aerospace Corporation Chip to multilevel circuit board bonding
JPH0385793A (ja) * 1989-08-30 1991-04-10 Murata Mfg Co Ltd 厚膜配線板の外部端子形成方法
US5140745A (en) * 1990-07-23 1992-08-25 Mckenzie Jr Joseph A Method for forming traces on side edges of printed circuit boards and devices formed thereby
JPH04221888A (ja) * 1990-12-21 1992-08-12 Matsushita Electric Ind Co Ltd セラミック配線基板とその製造方法
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
JP3223199B2 (ja) * 1991-10-25 2001-10-29 ティーディーケイ株式会社 多層セラミック部品の製造方法および多層セラミック部品
US5621193A (en) * 1995-05-23 1997-04-15 Northrop Grumman Corporation Ceramic edge connect process
JPH0983090A (ja) * 1995-09-19 1997-03-28 Murata Mfg Co Ltd 電子部品
JP3336913B2 (ja) 1997-06-30 2002-10-21 株式会社村田製作所 電子部品のパッケージ構造
JP3855798B2 (ja) * 2002-02-27 2006-12-13 株式会社村田製作所 積層セラミック電子部品およびその製造方法
US6760227B2 (en) * 2000-11-02 2004-07-06 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and manufacturing method thereof
JP2002232135A (ja) 2001-01-30 2002-08-16 Matsushita Electric Ind Co Ltd 積層用両面回路基板とその製造方法及びそれを用いた多層プリント配線板
JP2003017851A (ja) * 2001-06-29 2003-01-17 Murata Mfg Co Ltd 多層セラミック基板の製造方法
US6958899B2 (en) * 2003-03-20 2005-10-25 Tdk Corporation Electronic device

Also Published As

Publication number Publication date
JP2005116707A (ja) 2005-04-28
WO2005034592A1 (ja) 2005-04-14
CN100542376C (zh) 2009-09-16
US20060115637A1 (en) 2006-06-01
US7440256B2 (en) 2008-10-21
KR20070000967A (ko) 2007-01-03
CN1717962A (zh) 2006-01-04

Similar Documents

Publication Publication Date Title
KR101084252B1 (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2006253649A (ja) 基板内蔵用積層型チップキャパシタ及びこれを具備する印刷回路基板。
JP6276040B2 (ja) 部品搭載用パッケージの製造方法
JP4131694B2 (ja) 積層セラミックス基板及びその製造方法
EP2965596B1 (en) The invention relates to a method for producing a printed circuit board with multilayer sub-areas in sections
JP4676964B2 (ja) 多数個取り基板
JP2013102035A (ja) セラミック基板およびその製造方法
JP2008153441A (ja) 配線基板およびその製造方法
JP2017120876A (ja) 積層電子部品及びその製造方法
JP2007208193A (ja) セラミック基板
JPH08273973A (ja) 積層セラミック電子部品の製造方法
JP2007053206A (ja) 電子部品及びその製造方法
KR101018100B1 (ko) 다층 세라믹 기판, 다중 전극을 갖는 도전성 비아 형성 방법 및 이를 이용한 다층 세라믹 기판의 제조방법
JP2008034755A (ja) ビルドアッププリント配線板
JP4431117B2 (ja) セラミックパッケージの製造方法
JP5942581B2 (ja) 多層基板の製造方法
JP7151895B2 (ja) セラミック基板の製造方法及びセラミック基板
JP4706387B2 (ja) 電子部品及びその製造方法
TW200522823A (en) Multilayered printed wiring board and multilayered printed wiring board manufacturing method
JP2006120738A (ja) セラミック多層基板およびその製造方法
KR100519813B1 (ko) 다층기판의 단자구조 및 그 형성방법
CN105379429A (zh) 本发明涉及用于生产在一些分区中具多层子区域的印制电路板的方法
JP4872991B2 (ja) 積層セラミック電子部品の製造方法および集合電子部品
TW201106827A (en) Method for making rigid-flex circuit board
JP3610591B2 (ja) 多層印刷配線板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050208

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070717

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080404

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080430

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080527

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120606

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130606

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees