JP7151895B2 - セラミック基板の製造方法及びセラミック基板 - Google Patents

セラミック基板の製造方法及びセラミック基板 Download PDF

Info

Publication number
JP7151895B2
JP7151895B2 JP2021527400A JP2021527400A JP7151895B2 JP 7151895 B2 JP7151895 B2 JP 7151895B2 JP 2021527400 A JP2021527400 A JP 2021527400A JP 2021527400 A JP2021527400 A JP 2021527400A JP 7151895 B2 JP7151895 B2 JP 7151895B2
Authority
JP
Japan
Prior art keywords
ceramic substrate
ceramic
laminate
manufacturing
individual piece
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021527400A
Other languages
English (en)
Other versions
JPWO2020261707A1 (ja
Inventor
弘毅 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Publication of JPWO2020261707A1 publication Critical patent/JPWO2020261707A1/ja
Application granted granted Critical
Publication of JP7151895B2 publication Critical patent/JP7151895B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Acoustics & Sound (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Description

本発明は、セラミック基板の製造方法及びセラミック基板に関する。
電子部品を実装する実装基板や、電子部品を収納するパッケージとしてセラミック基板が用いられる。特許文献１に記載されているセラミック基板（電子部品収納用基板）では、セラミックグリーンシートの上面をプレス加工して、凹部を加工することによって、焼成後のセラミック基板に凹部が形成される。また、特許文献１のセラミック基板では、上下面を貫通する内部導体が設けられる。
特開２０１７－９８４００号公報
複数のセラミックグリーンシートを積層した積層体を形成した後に、プレス加工を行う場合、プレス加工でのセラミックグリーンシートの流動及び変形に伴い、内部導体の積層ずれが発生する可能性がある。このため、焼成後のセラミック基板において、内部導体の抵抗値の増大や、断線が発生する可能性がある。
本発明は、内部導体の電気的な接続信頼性を向上させることが可能なセラミック基板の製造方法及びセラミック基板を提供することを目的とする。
本発明の一側面のセラミック基板の製造方法は、上面に凹部を有するセラミック基板の製造方法であって、複数のセラミックグリーンシートが積層されたマザー積層体を、複数の前記セラミックグリーンシートの積層方向に沿った方向であって、前記マザー積層体の主面に垂直な方向に切断して、焼成後に個片のセラミック基板として形成される個片積層体を形成する工程と、前記個片積層体の、複数の前記セラミックグリーンシートの積層方向と平行な面であって、前記主面と交差する第１端面をプレス加工することで、焼成前の前記個片積層体に前記凹部を形成する工程と、を有する。
本発明の一側面のセラミック基板は、複数のセラミック層が積層されたセラミック基板であって、搭載面を有する基板底部と、前記基板底部の上に設けられ、前記搭載面を囲む壁部と、前記セラミック層の層間に設けられた内部導体と、を有し、複数の前記セラミック層は、前記搭載面に平行な方向に積層されている。
本発明によれば、内部導体の電気的な接続信頼性を向上させることが可能である。
図１は、実施の形態のセラミック基板を有するパッケージの構成を示す平面図である。 図２は、図１のＩＩ－ＩＩ’断面図である。 図３は、セラミック基板の製造方法を説明するための説明図である。 図４は、マザー積層体を示す平面図である。 図５は、変形例に係るセラミック基板の製造方法を説明するための説明図である。
以下に、本発明のセラミック基板の製造方法及びセラミック基板の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。各実施の形態は例示であり、異なる実施の形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもない。第２の実施の形態以降では第１の実施の形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施の形態毎には逐次言及しない。
図１は、実施の形態のセラミック基板を有するパッケージの構成を示す平面図である。図２は、図１のＩＩ－ＩＩ’断面図である。なお、図１は、パッケージ１００の蓋体２を除いたセラミック基板１の平面図を示す。
図１に示すように、パッケージ１００はセラミック基板１を有する。セラミック基板１は、基板底部１０と、壁部１２とを有する。壁部１２は、基板底部１０の搭載面１０ａを囲んで枠状に設けられている。言い換えると、セラミック基板１は、上面に凹部２０が設けられている。セラミック基板１は、平面視で、矩形状である。なお、以下の説明において、平面視とは、搭載面１０ａに垂直な方向から見た場合の配置関係を示す。
電子部品２００は、セラミック基板１の凹部２０内に収納される。具体的には、電子部品２００は、水晶振動子である。基板底部１０の搭載面１０ａには電子部品２００を実装するための台座１４が設けられている。台座１４は、搭載面１０ａの隅部付近に設けられ、壁部１２から離隔して配置される。また、基板底部１０の搭載面１０ａには支持部１６が設けられる。支持部１６は、台座１４と反対側に配置される。電子部品２００の一端側は、台座１４の上に接合部材１８により接合される。電子部品２００の他端側は、支持部１６の上側に位置する。電子部品２００は、搭載面１０ａ、支持部１６及び壁部１２の内壁面１２ｂと離れて配置される。
図２に示すように、セラミック基板１は複数のセラミック層９１が積層されて構成される。複数のセラミック層９１の積層方向は、搭載面１０ａに平行な方向である。また、複数のセラミック層９１のそれぞれの主面は、搭載面１０ａと交差して配置される。つまり、凹部２０は、複数のセラミック層９１の主面と平行な方向に凹んで形成され、搭載面１０ａ及び壁部１２の上面１２ａは、複数のセラミック層９１の端面が並んで構成される。また、複数のセラミック層９１の層間５８と平行な方向は、搭載面１０ａ及び壁部１２の上面１２ａと直交する。
台座１４の上面には、電子部品２００と電気的に接続される接続電極２２が設けられる。また、セラミック基板１の下面には、底面電極２４、２５が設けられている。接続電極２２と底面電極２４とは、基板底部１０に設けられた内部導体２３Ａを介して電気的に接続される。内部導体２３Ａは、配線パターン２３ａ及びビア２３ｂを含み、セラミック基板１の搭載面１０ａと下面とを接続する。
配線パターン２３ａは、複数のセラミック層９１の層間５８に設けられ、搭載面１０ａに垂直な方向に延びる。また、ビア２３ｂは複数のセラミック層９１の層間５８を接続し、搭載面１０ａに平行な方向に設けられる。
壁部１２の上面１２ａには、メタライズ層３が設けられている。蓋体２は、メタライズ層３を介してセラミック基板１に接合される。これにより、基板底部１０と、壁部１２と、蓋体２とで囲まれた空間が気密封止される。壁部１２には、内壁面１２ｂに沿って内部導体２３Ｂが設けられる。内部導体２３Ｂは、上下方向に連続する配線パターン２３ａで形成され、底面電極２５とメタライズ層３とを接続する。底面電極２５は、基準電位（例えば、グランド電位）に接続される。
次に、セラミック基板１の製造方法について説明する。図３は、セラミック基板の製造方法を説明するための説明図である。図３に示すように、セラミック基板１の製造方法は、複数のセラミックグリーンシート５１が積層されたマザー積層体５を形成する工程（ステップＳＴ１）を含む。
セラミックグリーンシート５１は、酸化アルミニウム（Ａｌ２Ｏ３）を主成分とするセラミック粉末と、有機バインダ及び熱可塑性樹脂等の樹脂材料とを含む。セラミックグリーンシート５１は、例えば、ドクターブレードやリップコータ等により塗布形成される。
マザー積層体５は、第１主面Ｓ１、第２主面Ｓ２、第１端面Ｅ１及び第２端面Ｅ２を有する。第１主面Ｓ１は、複数のセラミックグリーンシート５１の積層方向と交差する面であり、最上層に位置するセラミックグリーンシート５１の表面である。第２主面Ｓ２は、第１主面Ｓ１の反対側の面であり、最下層に位置するセラミックグリーンシート５１の裏面である。第１端面Ｅ１及び第２端面Ｅ２は、複数のセラミックグリーンシート５１の積層方向と平行な面であって、第１主面Ｓ１と交差する面である。
分割予定ライン５４は、第１主面Ｓ１に垂直な方向に設けられる。分割予定ライン５４は、焼成後に個片のセラミック基板１として形成される個片積層体６１、６２に分割される予定の仮想線である。なお、図３では、説明を分かりやすくするために、マザー積層体５が２つの個片積層体６１、６２を含む場合を示している。ただし、マザー積層体５は３つ以上の個片積層体を含んでいてもよい。
図４は、マザー積層体を示す平面図である。図４に示すように、マザー積層体５において、分割予定ライン５３、５４はマトリクス状に設けられる。マザー積層体５は、焼成前に分割予定ライン５３、５４で、個片積層体６１、６２に分割される。つまり、分割予定ライン５３、５４で囲まれた個片積層体６１、６２のそれぞれが１つのセラミック基板１に対応する。また、マザー積層体５には、分割予定ライン５３、５４と重なる位置に、分割用の溝が形成されてもよい。
図３に示すように、マザー積層体５の内部には、マザー積層体５の分割、焼成後に内部導体２３Ａ、２３Ｂとして形成される、配線パターン２３ａ及びビア２３ｂが設けられる。配線パターン２３ａ及びビア２３ｂは、導電性ペーストを用いて、各セラミックグリーンシート５１にスクリーン印刷やインクジェット印刷等の印刷法等により塗布形成される。配線パターン２３ａの端部は、第１端面Ｅ１及び第２端面Ｅ２に露出する。また、第１主面Ｓ１側に位置する配線パターン２３ａは、分割予定ライン５４を跨がって設けられる。第２主面Ｓ２側に位置する配線パターン２３ａの端部は、分割予定ライン５４に接する。
また、マザー積層体５は、壁部形成予定領域５５と、凹部形成予定領域５６とを有する。壁部形成予定領域５５は、マザー積層体５の分割、焼成後にセラミック基板１の壁部１２が形成される予定の領域である。凹部形成予定領域５６は、マザー積層体５の分割、焼成後にセラミック基板１の凹部２０が形成される予定の領域である。壁部形成予定領域５５、凹部形成予定領域５６及び壁部形成予定領域５５は、セラミックグリーンシート５１の積層方向に並んで配置される。
次に、切断装置は、マザー積層体５を分割予定ライン５３、５４で切断して、個片積層体６１、６２を形成する（ステップＳＴ２）。分割された個片積層体６１、６２は、それぞれ向きが９０°回転されて、セラミックグリーンシート５１の積層方向が水平方向に向けられる。個片積層体６１は、第１端面Ｅ１が上面となり、第２端面Ｅ２（分割予定ライン５４で切断された切断面）が下面になる。第１主面Ｓ１及び第２主面Ｓ２はそれぞれ側面となる。個片積層体６２は、第１端面Ｅ１（分割予定ライン５４で切断された切断面）が上面となり、第２端面Ｅ２が下面になる。第１主面Ｓ１及び第２主面Ｓ２はそれぞれ側面となる。これら複数の個片積層体６１、６２が、それぞれの第１主面Ｓ１と第２主面Ｓ２とが対向するように並んで配置される。
また、マザー積層体５を分割予定ライン５３、５４で切断することで、個片積層体６１において、配線パターン２３ａの他端が、切断面で形成される第２端面Ｅ２に露出する。また、個片積層体６２において、配線パターン２３ａの一端が、切断面で形成される第１端面Ｅ１に露出する。これにより、内部導体（配線パターン２３ａ、又は、配線パターン２３ａ及びビア２３ｂ）は、個片積層体６１、６２の第１端面Ｅ１と第２端面Ｅ２とを貫通して形成される。
なお、以下の説明では、複数の個片積層体６１、６２のうち１つの個片積層体６１について説明する。ただし、個片積層体６１についての説明は、他の個片積層体（例えば個片積層体６２）にも適用できる。
次に、印刷装置は、個片積層体６１に接続電極２２及び底面電極２４、２５を塗布形成する（ステップＳＴ３）。接続電極２２及び底面電極２４、２５は、例えばスクリーン印刷やインクジェット印刷等の印刷法により形成される。接続電極２２は、第１端面Ｅ１に形成され、配線パターン２３ａの一端と接続される。底面電極２４、２５は、第２端面Ｅ２に形成され、配線パターン２３ａの他端と接続される。
次に、加圧治具８は、個片積層体６１の第１端面Ｅ１において凹部形成予定領域５６をプレス加工することで、個片積層体６１に凹部２０を形成する（ステップＳＴ４）。加圧治具８は、上型８１と下型８２とを有する。上型８１は、ベース８３と、凸部８４とを有する。
個片積層体６１は、下型８２と上型８１との間に配置される。個片積層体６１の第２端面Ｅ２が下型８２に載置され、第１端面Ｅ１が上型８１と対向する。上型８１は個片積層体６１の第１端面Ｅ１からプレス加工する。これにより、個片積層体６１の凹部形成予定領域５６が凸部８４により加圧される。凸部８４から加えられる圧力により、複数のセラミックグリーンシート５１は、凸部８４の形状に沿って変形する。すなわち、凹部形成予定領域５６のセラミックグリーンシート５１の主面の面積が小さくなる（第１端面Ｅ１と第２端面Ｅ２との間の距離が小さくなる）とともに、矢印Ａに示す方向に押し出されて、壁部形成予定領域５５側に流動する。壁部形成予定領域５５の高さは、凹部形成予定領域５６の高さよりも高くなる。
さらに、上型８１が加圧することで、個片積層体６１は凸部８４の下面及び側面を覆うように変形し、壁部形成予定領域５５がベース８３の下面８３ａに接する。つまり、第１端面Ｅ１（複数のセラミックグリーンシート５１の各端面）は、凸部８４及びベース８３の下面８３ａに接する。これにより、個片積層体６１に凸部８４の形状が転写される。また、内部導体２３Ａ、２３Ｂを形成する配線パターン２３ａ及びビア２３ｂもセラミックグリーンシート５１の流動に応じて、変形する。
そして、加圧治具８を取り外すことで、凹部２０を有する個片積層体６１が得られる。凹部２０を有する個片積層体６１を所定の温度で焼成することでセラミック基板１が得られる（ステップＳＴ５）。
以上説明したように、本実施の形態のセラミック基板１の製造方法によれば、複数のセラミックグリーンシート５１が積層されたマザー積層体５を、複数のセラミックグリーンシート５１の積層方向に沿った方向であって、マザー積層体５の第１主面Ｓ１に垂直な方向（分割予定ライン５４）に切断して、焼成後に個片のセラミック基板１として形成される個片積層体６１、６２を形成する工程（ステップＳＴ２）と、個片積層体６１の、複数のセラミックグリーンシート５１の積層方向と平行な方向であって、第１主面Ｓ１と交差する第１端面Ｅ１をプレス加工することで、焼成前の個片積層体６１に凹部２０を形成する工程（ステップＳＴ４）と、を有する。
これにより、本実施の形態では、個片積層体６１の第１端面Ｅ１が、セラミック基板１の上面となるように、セラミックグリーンシート５１の積層方向が設けられる。このため、セラミックグリーンシート５１の表面に形成された配線パターン２３ａが、個片積層体６１の上下方向、つまり、プレス加工において圧力が加えられる方向に向けられる。このため、圧力が加えられる方向に、セラミックグリーンシート５１の積層方向を設けた場合に比べて、プレス加工前の個片積層体６１での配線パターン２３ａの積層ずれが生じない。また、プレス加工において、配線パターン２３ａの延在方向に沿って圧力が加えられるので、配線パターン２３ａの断線が抑制される。
したがって、個片積層体６１の焼成後に形成されるセラミック基板１において、内部導体２３Ａ、２３Ｂの電気的な接続信頼性を向上させることができる。
また、セラミック基板１の製造方法において、個片積層体６１、６２を形成する工程において、複数のセラミックグリーンシート５１の層間に形成された内部導体２３Ａ、２３Ｂ（配線パターン２３ａ、又は、配線パターン２３ａ及びビア２３ｂ）の一端が、第１端面Ｅ１に露出し、内部導体２３Ａ、２３Ｂの他端が第１端面Ｅ１と反対側の第２端面Ｅ２に露出する。
これによれば、セラミックグリーンシート５１に形成された配線パターン２３ａにより、セラミック基板１の上下面を貫通する内部導体２３Ａ、２３Ｂを形成できる。
また、セラミック基板１の製造方法において、マザー積層体５は、複数の個片積層体６１、６２を含み、複数の個片積層体６１、６２は、第１主面Ｓ１に平行な方向に並んで配置される。
これによれば、マザー積層体５から複数の個片積層体６１、６２を共通工程で同時に形成することができるので、製造工程数を少なくすることができる。
（変形例）
図５は、変形例に係るセラミック基板の製造方法を説明するための説明図である。変形例では、上述した実施の形態とは異なり、マザー積層体５Ａにおいて、複数の個片積層体６１、６２が、第１主面Ｓ１に垂直な方向に並んで配置される構成について説明する。
図５に示すように、変形例のセラミック基板１の製造方法は、マザー積層体５Ａを形成する工程（ステップＳＴ１１）を含む。マザー積層体５Ａは、個片積層体６１として形成される予定の複数のセラミックグリーンシート５１と、個片積層体６２として形成される予定の複数のセラミックグリーンシート５１とが積層される。つまり、個片積層体６１、６２のセラミックグリーンシート５１の積層数が、それぞれ図３に示す実施の形態と同程度の積層数とした場合、マザー積層体５Ａの厚さは、実施の形態のマザー積層体５の厚さの２倍程度に形成される。
なお、図５では、マザー積層体５Ａのうち、一組の個片積層体６１と個片積層体６２を示しているが、図４と同様に、個片積層体６１及び個片積層体６２がマトリクス状に配列されていてもよい。つまり、図４における分割予定ライン５３、５４で区画された１つの領域は、積層された個片積層体６１及び個片積層体６２を含んでいてもよい。
次に、印刷装置は、個片積層体６１及び個片積層体６２に接続電極２２及び底面電極２４、２５を塗布形成する（ステップＳＴ１２）。塗布工程では、マザー積層体５Ａは、向きが９０°回転されて、セラミックグリーンシート５１の積層方向が水平方向に向けられる。つまり、第１端面Ｅ１及び第２端面Ｅ２が上下方向に向けられるように、マザー積層体５Ａが配置される。接続電極２２及び底面電極２４、２５は、複数の個片積層体６１、６２に同じ工程で形成できる。このため、変形例では、個片積層体６１、６２ごとに電極を塗布形成する場合に比べて、製造工程を少なくすることができる。
次に、切断装置は、マザー積層体５Ａを分割予定ライン５７で切断して、個片積層体６１、６２を形成する（ステップＳＴ１３）。分割予定ライン５７は、第１主面Ｓ１及び第２主面Ｓ２と平行方向で、第１端面Ｅ１及び第２端面Ｅ２と交差する方向に設けられる。これにより、マザー積層体５Ａは、第１主面Ｓ１と第２主面Ｓ２との中間の位置で分離されて、個片積層体６１及び個片積層体６２にそれぞれ分割される。
その後、個片積層体６１及び個片積層体６２のそれぞれに、図３と同様にプレス加工及び焼成が施され、セラミック基板１が形成される。
なお、上述した実施の形態及び変形例の構成は、あくまで一例であり、適宜変更することができる。例えば、図３に示すマザー積層体５を構成する複数のセラミックグリーンシート５１の数は、１６枚に限定されず、１６枚以上であってもよく、１６枚以下であってもよい。また、マザー積層体５において、複数のセラミックグリーンシート５１の厚さｔは、同一に形成されているが、異なっていてもよい。例えば、凹部形成予定領域５６と壁部形成予定領域５５とで、複数のセラミックグリーンシート５１の厚さｔが異なっていてもよい。
また、凹部２０の断面形状は、角部を有する矩形の一部の形状であるがこれに限定されない。凹部２０の内壁面１２ｂと搭載面１０ａとの接続部分が、湾曲した曲面で構成されていてもよい。あるいは、凹部２０の搭載面１０ａが曲面を有して形成されていてもよい。
また、内部導体２３Ａ、２３Ｂの数や配置、配線パターン２３ａ及びビア２３ｂの接続構成等は適宜変更できる。例えば、内部導体２３Ｂがビア２３ｂを有していてもよい。
また、図１及び図２に示す電子部品２００は、水晶振動子に限定されず、他の電子部品であってもよい。セラミック基板１は、電子部品２００として、ＳＡＷ（Surface Acoustic Wave）フィルタや、圧電振動素子や、ＭＥＭＳ（Micro Electro Mechanical Systems）振動素子等を搭載してもよい。
なお、上記した実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
１ セラミック基板
２ 蓋体
３ メタライズ層
５、５Ａ マザー積層体
８ 加圧治具
１０ 基板底部
１０ａ 搭載面
１２ 壁部
１２ａ 上面
１２ｂ 内壁面
１４ 台座
１６ 支持部
１８ 接合部材
２０ 凹部
２２ 接続電極
２３Ａ、２３Ｂ 内部導体
２３ａ 配線パターン
２３ｂ ビア
２４、２５ 底面電極
５１ セラミックグリーンシート
５３、５４ 分割予定ライン
５５ 壁部形成予定領域
５６ 凹部形成予定領域
５８ 層間
６１、６２ 個片積層体
８１ 上型
８２ 下型
８３ ベース
８４ 凸部
９１ セラミック層
１００ パッケージ
２００ 電子部品
Ａ 矢印
Ｓ１ 第１主面
Ｓ２ 第２主面
Ｅ１ 第１端面
Ｅ２ 第２端面

Claims (5)

  1. 上面に凹部を有するセラミック基板の製造方法であって、
    複数のセラミックグリーンシートが積層されたマザー積層体を、複数の前記セラミックグリーンシートの積層方向に沿った方向であって、前記マザー積層体の主面に垂直な方向に切断して、焼成後に個片のセラミック基板として形成される個片積層体を形成する工程と、
    前記個片積層体の、複数の前記セラミックグリーンシートの積層方向と平行な面であって、前記主面と交差する第１端面をプレス加工することで、焼成前の前記個片積層体に前記凹部を形成する工程と、を有する
    セラミック基板の製造方法。
  2. 請求項１に記載のセラミック基板の製造方法であって、
    前記個片積層体を形成する工程において、複数の前記セラミックグリーンシートの層間に形成された内部導体の一端が、前記第１端面に露出し、前記内部導体の他端が前記第１端面と反対側の第２端面に露出する
    セラミック基板の製造方法。
  3. 請求項１又は請求項２に記載のセラミック基板の製造方法であって、
    前記マザー積層体は、複数の前記個片積層体を含み、
    前記マザー積層体において、複数の前記個片積層体は、前記主面に平行な方向に並んで配置される
    セラミック基板の製造方法。
  4. 請求項１から請求項３のいずれか１項に記載のセラミック基板の製造方法であって、
    前記マザー積層体は、複数の前記個片積層体を含み、
    前記マザー積層体において、複数の前記個片積層体は、前記主面に垂直な方向に並んで配置される
    セラミック基板の製造方法。
  5. 複数のセラミック層が積層されたセラミック基板であって、
    搭載面を有する基板底部と、
    前記基板底部の上に設けられ、前記搭載面を囲む壁部と、
    前記セラミック層の層間に設けられた内部導体と、を有し、
    複数の前記セラミック層は、前記搭載面に平行な方向に積層されている
    セラミック基板。
JP2021527400A 2019-06-25 2020-04-09 セラミック基板の製造方法及びセラミック基板 Active JP7151895B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019117900 2019-06-25
JP2019117900 2019-06-25
PCT/JP2020/015992 WO2020261707A1 (ja) 2019-06-25 2020-04-09 セラミック基板の製造方法及びセラミック基板

Publications (2)

Publication Number Publication Date
JPWO2020261707A1 JPWO2020261707A1 (ja) 2021-10-21
JP7151895B2 true JP7151895B2 (ja) 2022-10-12

Family

ID=74061600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021527400A Active JP7151895B2 (ja) 2019-06-25 2020-04-09 セラミック基板の製造方法及びセラミック基板

Country Status (2)

Country Link
JP (1) JP7151895B2 (ja)
WO (1) WO2020261707A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026317A (ja) 2003-06-30 2005-01-27 Tdk Corp 積層モジュール基板及びその製造方法並びに半導体ｉｃ搭載モジュール
JP2007042893A (ja) 2005-08-03 2007-02-15 Murata Mfg Co Ltd セラミック基板の製造方法およびセラミック基板
JP2012160589A (ja) 2011-02-01 2012-08-23 Murata Mfg Co Ltd 積層型セラミック電子部品の製造方法
JP2015162505A (ja) 2014-02-26 2015-09-07 京セラ株式会社 発光素子搭載用基板およびそれを用いた発光装置
JP2015170756A (ja) 2014-03-07 2015-09-28 京セラ株式会社 実装用基板およびそれを用いたパッケージ
JP2017098400A (ja) 2015-11-24 2017-06-01 京セラ株式会社 電子部品収納用基板およびそれを用いた電子部品実装パッケージ

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01295492A (ja) * 1988-05-24 1989-11-29 Matsushita Electric Ind Co Ltd 回路配線基板の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026317A (ja) 2003-06-30 2005-01-27 Tdk Corp 積層モジュール基板及びその製造方法並びに半導体ｉｃ搭載モジュール
JP2007042893A (ja) 2005-08-03 2007-02-15 Murata Mfg Co Ltd セラミック基板の製造方法およびセラミック基板
JP2012160589A (ja) 2011-02-01 2012-08-23 Murata Mfg Co Ltd 積層型セラミック電子部品の製造方法
JP2015162505A (ja) 2014-02-26 2015-09-07 京セラ株式会社 発光素子搭載用基板およびそれを用いた発光装置
JP2015170756A (ja) 2014-03-07 2015-09-28 京セラ株式会社 実装用基板およびそれを用いたパッケージ
JP2017098400A (ja) 2015-11-24 2017-06-01 京セラ株式会社 電子部品収納用基板およびそれを用いた電子部品実装パッケージ

Also Published As

Publication number Publication date
WO2020261707A1 (ja) 2020-12-30
JPWO2020261707A1 (ja) 2021-10-21

Similar Documents

Publication Publication Date Title
JP6671441B2 (ja) 電子部品収納用パッケージ、多数個取り配線基板、電子装置および電子モジュール
JP5971447B2 (ja) セラミック基板およびモジュール部品の製造方法
JP6276040B2 (ja) 部品搭載用パッケージの製造方法
JP7151895B2 (ja) セラミック基板の製造方法及びセラミック基板
JP2017076698A (ja) 配線基板およびその製造方法
JP6350758B2 (ja) 樹脂多層基板およびその製造方法
JP6154154B2 (ja) 積層基板
JP7075810B2 (ja) 電子部品収納用パッケージ、電子装置、および電子モジュール
JP5944224B2 (ja) 電子部品素子収納用パッケージ及びその製造方法
JP2007053206A (ja) 電子部品及びその製造方法
JP3994758B2 (ja) チップ型電子部品の製造方法
JP6813682B2 (ja) 電子部品収納用パッケージ、電子装置および電子モジュール
US11950360B2 (en) Method for manufacturing ceramic substrate and ceramic substrate
JP6677547B2 (ja) 電子部品収納用パッケージ、電子装置および電子モジュール
JP7173298B2 (ja) セラミック基板の製造方法
US20210362372A1 (en) Method for manufacturing ceramic substrate and ceramic substrate
JP4646779B2 (ja) 積層コンデンサ、積層コンデンサの実装構造および積層コンデンサの製造方法
JP2004221514A (ja) 多数個取り配線基板
JP6321477B2 (ja) 電子部品収納用パッケージ、パッケージ集合体および電子部品収納用パッケージの製造方法
JP2013143506A (ja) 集合基板及び集合基板の製造方法
JPWO2017187939A1 (ja) 樹脂多層基板およびその製造方法
US20150351258A1 (en) Method for Producing a Multilayer Carrier Body
JP5427055B2 (ja) 素子搭載部材ウエハの製造方法及び素子搭載部材の製造方法
JP2020021768A (ja) 集合基板
JP2007184545A (ja) 半導体ユニット、半導体装置、及び、その製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220912

R150 Certificate of patent or registration of utility model

Ref document number: 7151895

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150