KR20070000967A - 적층 세라믹스 기판 및 그 제조 방법 - Google Patents

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KR20070000967A
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마사노리 혼고
히로유키 니시키오리
나츠요 나가노
다카시 오구라
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산요덴키가부시키가이샤
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Abstract

적층 세라믹스 기판은, 세라믹스층의 측연부에 형성된 측연 전극층이 바로 위 및/또는 바로 아래의 세라믹스층의 측연부에 형성된 측연 전극층과 겹쳐서 연결된 측면 전극을 가지며, 상기 측연 전극층은 상기 적층 세라믹스 기판의 측면에 대략 평행 또한 노출하고 있지 않은 평행벽과, 상기 적층 세라믹스 기판의 측면에 대략 수직인 수직벽을 가지며, 상기 평행벽의 길이 La는, 이 평행벽의 상기 적층 세라믹스 기판 측면으로부터의 안 길이 Lb에 대하여, La > Lb 되는 관계를 가지는 것을 특징으로 한다.

Description

적층 세라믹스 기판 및 그 제조 방법{MULTILAYER CERAMIC SUBSTRATE AND ITS MANUFACUTURING METHOD}
본 발명은, 휴대 전화기 등의 전자기기에 장비되는 각종 전자 회로를 구성하기 위한 적층 세라믹스 기판 및 그 제조 방법에 관한 것이다.
종래, 휴대 전화기 등의 소형의 전자기기에 있어서는, 기기를 구성하는 복수의 회로 소자를 1 칩의 적층 세라믹스 부품에 집적화하고, 이 적층 세라믹스 부품을 메인 기판상에 실장하는 것이 행해지고 있다(예를 들면 특허 문헌 1).
도 11은, 적층 세라믹스 부품(1)의 적층 구조를 나타내고 있으며, 복수의 세라믹스층(2)이 적층되어서, 적층 세라믹스 기판(20)을 구성하고 있다. 각 세라믹스층(2)의 표면에는, 인덕터나 콘덴서를 구성하는 복수의 회로 소자 패턴(3)이 형성되고 있다. 이들의 회로 소자 패턴(3)은, 세라믹스층(2)을 관통하여 형성된 수직 도전로(이하, 비어홀이라고 한다)(31)에 의해 서로 접속되고 있다. 적층 세라믹스 기판(20)의 측면에는 측면 전극(47)이 설치되며 회로 소자 패턴(3)과 접속되고 있다.
또, 적층 세라믹스 기판(20)의 표면에는 캐비티(cavity)(21)가 오목하게 설치되고, 이 캐비티(21)의 저(底)면에 탄성 표면파 필터 등의 전자 부품(4)이 탑재 되어 있고, 이 전자 부품(4)은 본딩와이어(32)를 통해 상기 회로 소자 패턴(3)과 접속되고 있다.
적층 세라믹스 기판(20)의 표면에는, 캐비티(21)를 덮는 덮개(5)가 설치되며, 패키지화된 적층 세라믹스 부품(1)을 구성하고 있다.
상기 적층 세라믹스 기판(20)은, 도 10에 나타내는 공정에 의해서 제조되고 있다.
먼저 도 10(a)와 같이, 세라믹스 혼합 재료로 이루어지는 그린 시트(25)를 제작한다. 다음에, 같은 도면 (b)와 같이 그린 시트(25)의 필요 개소에 캐비티용 관통공(孔)(22), 비어홀용 관통공(도시하지 않음), 원형을 가지는 측면 전극용 관통공(23)을 개설한 후, 같은 도면 (c)와 같이 비어홀용 관통공, 측면 전극용 관통공(23)에 도전재료(24)를 충전한다. 또한, 같은 도면 (d)와 같이 그린 시트(25) 표면에 도전재료(24)를 인쇄하여 회로 소자 패턴(30)을 형성한다.
이와 같이 하여 얻어진 그린 시트(25)를 적층한 후, 열 프레스 등에 의해 일체화하여 도 lO(e)에 나타내는 그린 시트 적층체(26)를 제작한다.
그 후, 도 10(f)에 나타내는 바와 같이 그린 시트 적층체(26)를 캐비티(21) 마다 분단하고, 복수의 그린 시트 적층체 칩(27)을 얻는다. 그리고, 같은 도면 (g)에 나타내는 바와 같이 같이 각 그린 시트 적층체 칩(27)에 소성을 실시하고, 적층 세라믹스 기판(20)을 얻는다.
이와 같이 하여 얻어진 적층 세라믹스 기판(20)의 캐비티(21)의 저면에, 도 11과 같이 전자 부품(4)을 실장하여, 와이어본딩을 실시하고, 덮개(5)를 설치함으 로써 적층 세라믹스 부품(1)이 완성된다.
[특허문헌1]특허 제3336913호 도 6(b)
종래의 적층 세라믹스 기판에는, 세라믹스층의 측연부(側緣部)에 형성된 측연 전극층이 바로 위 및/또는 바로 밑의 세라믹스층의 측연부에 형성된 측연 전극층과 겹쳐서 연결된 반원형을 한 측면 전극이 설치되고 있다. 이것은 원형을 가지는 측면 전극용 관통공에 도전재료를 충전한 다음에 분단함으로써 얻어지는 것이다. 도 4(a)는, 종래의 그린 시트 적층체(26)의 원형상을 가지는 측면 전극용 관통공(23) 근방의 부분 상면도이다. 측면 전극용 관통공(23a, 23b, 23c)은 동일 형상으로 한다. 예를 들면, 그린 시트(25a)가 측면 전극 폭방향의 설계 중심상 또한 측면 전극 안 길이 방향의 설계 중심상에 배치되고, 그린 시트(25b)가, 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 크게 지면의 좌방향으로 X1 만큼만 적층이 어긋나 있고, 그린 시트(25c)가 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 크게 지면의 우방향으로 X2 만큼만 적층이 어긋나 있는 것으로 한다. 또, 그린 시트(25b, 25c)도, 측면 전극 안 길이 방향의 설계 중심상에 배치되어 있는 것으로 한다. 그린 시트(25a)의 측면 전극용 관통공(23a)의 폭방향 중심은 측면 전극 폭방향의 설계 중심(43)과 동일하게 된다. 그것에 대하여, 그린 시트(25b)의 측면 전극용 관통공(23b)의 폭방향 중심(42b)은 측면 전극 폭방향의 설계 중심(43)에 대해 적층 편차량 X1 만큼만 지면의 좌방향으로 어긋난다. 또, 그린 시트(25c)의 측면 전극용 관통공(23c)의 폭방향 중심(42c)은 측면 전극 폭방향의 설계 중심(43)에 대해 적층 편차량 X2 만큼만 지면의 우측 방향으로 어긋난다.
도 4(b)는, 상기 그린 시트 적층체(26)를 선 45a - 45a(측면 전극 안 길이 방향의 설계 중심(45)과 동일)에 따라 분단하여 얻어진 그린 시트 적층체 칩(27)의 측면 전극 근방의 부분 측면도이다. 도면을 보면 알 수 있듯이, 본래 전기적으로 접속해야 하는 측연 전극층(41a, 41b, 41c)이, 인접하는 그린 시트(25b)의 측연 전극층(41b)과 그린 시트(25c)의 측연 전극층(41c)의 경계부에서 단절되고 만다. 그 때문에, 적층 세라믹스 기판은 단선 불량으로 된다.
도 6(a)는, 종래의 그린 시트 적층체(26)의 원형을 가지는 측면 전극용 관통공(23) 근방의 부분 상면도이다. 측면 전극용 관통공(23d, 23e, 23f)은 동일 형상으로 한다. 예를 들면, 그린 시트(25d)가 측면 전극 폭방향의 설계 중심 위 또한 측면 전극 안 길이 방향의 설계 중심 위에 배치되고, 그린 시트(25e)가 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 작게 지면의 아래방향으로 Y3 만큼만 적층이 어긋나고, 또한 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 작게 지면의 좌방향으로 X3 만큼만 적층이 어긋나고 있으며, 그린 시트(25f)가 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 작게 지면의 윗방향으로 Y4 만큼만 적층이 어긋나고, 또한 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 작게 지면의 우방향으로 X4 만큼만 적층이 어긋나 있는 것으로 한다. 그린 시트(25d)의 측면 전극용 관통공(23d)의 안 길이 방향 중심은 측면 전극 안 길이 방향의 설계 중심(45)과, 폭방향 중심은 측면 전극 폭방향의 설계 중심(43)과 동일하게 된다. 그것에 대하여, 그린 시트(25e)의 측면 전극용 관통공(23e)의 안 길이 방향 중심(44e)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해 적층 편차량 Y3 만큼만 지면의 아래방향으로 어긋나며, 그린 시트(25e)의 측면 전극용 관통공(23e)의 폭방향 중심(42e)은 측면 전극 폭방향의 설계 중심(43)에 대해 적층 편차량 X3 만큼만 지면의 좌방향으로 어긋난다. 또, 그린 시트(25f)의 측면 전극용 관통공(23f)의 안 길이 방향 중심(44f)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해 적층 편차량 Y4 만큼만 지면의 윗방향으로 어긋나며, 그린 시트(25f)의 측면 전극용 관통공(23f)의 폭방향 중심(42f)은 측면 전극 폭방향의 설계 중심(43)에 대해 적층 편차량 X4 만큼만 지면의 우방향으로 어긋난다.
도 6(b)는, 상기 그린 시트 적층체(26)를 선 45b - 45b(측면 전극 안 길이 방향의 설계 중심(45)과 동일)에 따라 분단하여 얻어진 그린 시트 적층체 칩(27)의 측면 전극 근방의 부분 측면도이다. 도면을 보면 알 수 있듯이, 그린 시트(25e, 25f)의 안 길이 방향의 적층 편차량 Y3, Y4와, 폭방향의 적층 편차량 X3, X4가 모두 측면 전극의 반경보다도 작은 경우라도, 본래 전기적으로 접속해야 하는 측연 전극층(41d, 41e, 41f)이, 인접하는 그린 시트(25e)의 측연 전극층(41e)과 그린 시트(25f)의 측연 전극층(41f)의 경계부에서 단절되고 만다. 그 때문에, 적층 세라믹스 기판은 단선 불량으로 된다.
도 8(a)는, 종래의 그린 시트 적층체(26)의 원형상을 가지는 측면 전극용 관통공(23) 근방의 부분 상면도이다. 측면 전극용 관통공(23m, 23n, 23o)은 동일 형상으로 한다. 예를 들면, 그린 시트(25m, 25o)가 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 작게 지면의 윗방향으로 Y5 만큼만 적층이 어긋나고, 그린 시트(25n)가 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공의 반경보다 크게 지면의 아래방향으로 Y6 만큼만 적층이 어긋나 있는 것으로 한다. 또, 그린 시트(25m, 25n, 25o)도, 측면 전극 폭방향의 설계 중심상에 배치되어 있는 것으로 한다. 그린 시트(25m, 25o)의 측면 전극용 관통공(23m, 23o)의 안 길이 방향 중심(44m, 44o)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해 적층 편차량 Y5 만큼만 지면의 윗방향으로 어긋난다. 또, 그린 시트(25n)의 측면 전극용 관통공(23n)의 안 길이 방향 중심(44n)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해 적층 편차량 Y6 만큼만 지면의 아래방향으로 어긋난다.
8(b)는, 상기 그린 시트 적층체(26)를 선 43c - 43c(측면 전극 폭방향의 설계 중심(43)과 동일)에 따라 분단한 측면 전극 근방의 부분 단면도이다. 도면을 보면 알 수 있듯이, 본래 전기적으로 접속해야 하는 측면 전극용 관통공(23m, 23n, 23o)이, 인접하는 그린 시트(25m)의 측면 전극용 관통공(23m)과 그린 시트(25n)의 측면 전극용 관통공(23n)의 경계부, 및 인접하는 그린 시트(25n)의 측면 전극용 관통공(23n)과 그린 시트(25o)의 측면 전극용 관통공(23o)의 경계부에서 단절되어 있다. 그린 시트 적층체(26)를 선 45c - 45c(측면 전극 안 길이 방향의 설계 중심(45)과 동일)에 따라서 분단해 얻어진 그린 시트 적층체 칩(27)의 측면 전극은 단절되었기 때문에, 적층 세라믹스 기판은 단선 불량으로 된다.
상술한 바와 같이, 적층 어긋남이 원인인 단선 불량에 의해서 적층 세라믹스 기판(20)의 제조 수율이 저하된다고 하는 문제가 있었다.
그래서 본 발명의 목적은, 그린 시트 적층 어긋남이 원인인 적층 세라믹스기판(20)의 단선 불량을 경감시키는 적층 세라믹스 기판 및 그 제조 방법을 제공하는 것이다.
상기 측연 전극층이, 상기 적층 세라믹스 기판의 측면에 대략 평행 또한 노출되어 있지 않은 평행벽과, 상기 적층 세라믹스 기판의 측면에 대략 수직인 수직벽을 가지며, 상기 평행벽의 길이 La는, 이 평행벽의 상기 적층 세라믹스 기판 측면으로부터의 안 길이 Lb에 대해 La > Lb 되는 관계를 가지는 것을 특징으로 한다. 제조 방법으로서는, 도 10(b)에 나타내는 그린 시트(25)의 필요 개소에, 비어홀용 관통공, 측면 전극용 관통공(23)을 개설하는 공정에 있어서, 도 3(a)에 나타내는 바와 같이 측면 전극용 관통공(23)이, 적어도 4개의 직선부를 가지고 있다.
도 3(a)는, 본 발명의 그린 시트 적층체(26)의 측면 전극용 관통공(23) 근방의 부분 상면도이다. 측면 전극용 관통공(23g, 23h 23i)은 동일 형상이며, 그 안 길이 방향 치수(46a - 46a 사이 치수)는 도 4의 원형을 가지는 측면 전극용 관통공의 직경과 동일한 것으로 한다. 측면 전극용 관통공에 대향하는 2개의 평면벽(46a)의 길이는, 이 평면벽(46a - 46a) 사이 치수의 l/2 보다 크다. 또, 3개의 그린 시트의 측면 전극 폭방향의 설계 중심 및 측면 전극 안 길이 방향의 설계 중심에 대한 적층 편차량도, 동일하게 도 4와 완전히 같은 것으로 한다. 즉, 그린 시트(25g)가, 측면 전극 폭방향의 설계 중심상 또한 측면 전극 안 길이 방향의 설계 중심상에 배치되고, 그린 시트(25h)가 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 안 길이 치수의 1/2 보다 크게 지면의 좌방향으로 X1 만큼만 적층이 어긋나고, 그린 시트(25i)가 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 안 길이 치수의 1/2 보다 크게 지면의 우방향으로 X2 만큼만 적층 어긋나 있는 것으로 한다. 또, 그린 시트(25h, 25i)도, 측면 전극 안 길이 방향의 설계 중심상에 배치되어 있는 것으로 한다. 그린 시트(25g)의 측면 전극용 관통공(23g)의 폭방향 중심은 측면 전극 폭방향의 설계 중심(43)과 동일하게 된다. 그것에 대하여, 그린 시트(25h)의 측면 전극용 관통공(23h)의 폭방향 중심(42h)은 측면 전극 폭방향의 설계 중심(43)에 대해 적층 편차량 X1 만큼만 지면의 좌방향으로 어긋난다. 또, 그린 시트(25i)의 측면 전극용 관통공(23i)의 폭방향 중심(42i)은 측면 전극 폭방향의 설계 중심(43)에 대해 적층 편차량 X2 만큼만 지면의 우방향으로 어긋난다.
도 3(b)는, 상기 그린 시트 적층체(26)를 선 45a - 45a(측면 전극 안 길이 방향의 설계 중심(45)과 동일)에 따라 분단하여 얻어진 그린 시트 적층체 칩(27)의 측면 전극 근방의 부분 측면도이다. 도면을 보면 알 수 있듯이, 인접하는 그린 시트(25h)의 측연 전극층(41h)과 그린 시트(25i)의 측연 전극층(41i)에 서로 겹쳐지는 부분이 생기고 있고, 종래예에서 볼 수 있었던 경계부에서의 단절은 발생하지 않아, 단선 불량으로 되어 있지는 않다.
도 5(a)는, 본 발명의 그린 시트 적층체(26)의 측면 전극용 관통공(23) 근방의 부분 상면도이다. 측면 전극용 관통공(23j, 23k, 23l)은 동일 형상이며, 그 안 길이 방향 치수(46b - 46b 사이 치수)는 도 6의 원형을 가지는 측면 전극용 관통공의 직경과 동일한 것으로 한다. 측면 전극용 관통공의 대향하는 2개의 평면벽(46b)의 길이는, 이 평면벽(46b - 46b) 사이 치수의 1/2 보다 크다. 또, 3개의 그린 시트의 측면 전극 폭방향의 설계 중심 및 측면 전극 안 길이 방향의 설계 중심에 대한 적층 편차량도, 동일하게 도 6과 완전히 같은 것으로 한다. 즉, 그린 시트(25j)가, 측면 전극 폭방향의 설계 중심상 또한 측면 전극 안 길이 방향의 설계 중심상에 배치되며, 그린 시트(25k)가 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공의 안 길이 치수의 1/2 보다 작게 지면의 아래방향으로 Y3 만큼만 적층이 어긋나고, 또한 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 안 길이 치수의 1/2 보다 작게 지면의 좌방향으로 X3 만큼만 적층이 어긋나 있고, 그린 시트(25l)가 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공의 안 길이 치수의 1/2 보다 작게 지면의 윗방향으로 Y4 만큼만 적층이 어긋나고, 또한 측면 전극 폭방향의 설계 중심에 대해 측면 전극용 관통공의 안 길이 치수의 1/2 보다 작게 지면의 우방향으로 X4 만큼만 적층이 어긋나 있는 것으로한다. 그린 시트(25j)의 측면 전극용 관통공(23j)의 안 길이 방향 중심은 측면 전극 안 길이 방향의 설계 중심(45)과, 폭방향 중심은 측면 전극 폭방향의 설계 중심(43)과 동일하게 된다. 그것에 대하여, 그린 시트(25k)의 측면 전극용 관통공(23k)의 안 길이 방향 중심(44k)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해 적층 편차량 Y3 만큼만 지면의 아래방향으로 어긋나고, 그린 시트(25k)의 측면 전극용 관통공(23k)의 폭방향 중심(42k)은 측면 전극 폭방향의 설계 중심(43)에 대해 적층 편차량 X3 만큼만 지면의 좌방향으로 어긋난다. 또, 그린 시트(25l)의 측면 전극용 관통공(23l)의 안 길이 방향 중심(44l)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해서 적층 편차량 Y4 만큼만 지면의 윗방향으로 어긋나고, 그린 시트(25l)의 측면 전극용 관통공(23l)의 폭방향 중심(42l)은 측면 전극 폭방향의 설계 중심(43)에 대해서 적층 편차량 X4 만큼만 지면의 우방향으로 어긋난다.
도 5(b)는, 상기 그린 시트 적층체(26)를 선 45b - 45b(측면 전극 안 길이 방향의 설계 중심(45)과 동일)에 따라 분단하여 얻어진 그린 시트 적층체 칩(27)의 측면 전극 근방의 부분 측면도이다. 도면을 보면 알 수 있듯이, 인접하는 그린 시트(25k)의 측연 전극층(41k)과 그린 시트(25l)의 측연 전극층(41l)에 서로 겹쳐지는 부분이 생기고 있고, 종래 예에서 볼 수 있었던 경계부에서의 단절은 발생하지 않아, 단선 불량으로 되어 있지는 않다.
도 7(a)는, 본 발명의 그린 시트 적층체(26)의 측면 전극용 관통공(23) 근방의 부분 상면도이다. 측면 전극용 관통공(23p, 23r)은 동일 형상이며, 그 안 길이 방향 치수(46c - 46c 사이 치수)는 도 8의 원형을 가지는 측면 전극용 관통공의 직경과 동일하고, 측면 전극용 관통공(23q)의 안 길이 방향 치수(46d - 46d 사이 치수)는 도 8의 원형을 가지는 측면 전극용 관통공의 직경보다도 큰 것으로 한다. 측면 전극용 관통공(23p, 23r)도, 대향하는 2개의 평면벽(46c)의 길이는 이 평면벽(46c - 46c) 사이 치수의 1/2 보다 크고, 측면 전극용 관통공(23q)의 대향하는 2개의 평면벽(46d)의 길이는 이 평면벽(46d - 46d) 사이 치수의 1/2 보다 크다. 또, 3개의 그린 시트의, 측면 전극 폭방향의 설계 중심 및 측면 전극 안 길이 방향의 설계 중심에 대한 적층 편차량도, 동일하게 도 8과 완전히 같은 것으로 한다. 즉, 그린 시트(25p, 25r)가, 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공(23p)의 안 길이 치수의 1/2 보다 작게 지면의 윗방향으로 Y5 만큼만 적층이 어긋나고, 그린 시트(25q)가 측면 전극 안 길이 방향의 설계 중심에 대해 측면 전극용 관통공(23p)의 안 길이 치수의 1/2 보다 크게 지면의 아래방향으로 Y6 만큼만 적층이 어긋나고 있는 것으로 한다. 또, 그린 시트(25p, 25q, 25r)도, 측면 전극 폭방향의 설계 중심상에 배치되어 있는 것으로 한다. 그린 시트(25p, 25r)의 측면 전극용 관통공(23p, 23r)의 안 길이 방향 중심(44p, 44r)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해서 적층 편차량 Y5 만큼만 지면의 윗방향으로 어긋난다. 또, 그린 시트(25q)의 측면 전극용 관통공(23q)의 안 길이 방향 중심(44q)은 측면 전극 안 길이 방향의 설계 중심(45)에 대해 적층 편차량 Y6 만큼만 지면의 아래방향으로 어긋난다.
도 7(b)는, 상기 그린 시트 적층체(26)를 선 43c - 43c(측면 전극 폭방향의 설계 중심(43)과 동일)에 따라서 분단한 측면 전극 근방의 부분 단면도이다. 도면을 보면 알 수 있듯이, 인접하는 그린 시트(25p)의 측면 전극용 관통공(23p)과 그린 시트(25q)의 측면 전극용 관통공(23q)의 경계부, 및 인접하는 그린 시트(25q)의 측면 전극용 관통공(23q)과 그린 시트(25r)의 측면 전극용 관통공(23r)의 경계부에 각각 서로 겹치는 부분이 생기고 있다. 따라서, 그린 시트 적층체(26)를 선 45c - 45c(측면 전극 안 길이 방향의 설계 중심(45)과 동일)에 따라 분단하여 얻어진 그린 시트 적층체 칩(27)의 측면 전극은 단절되지 않기 때문에, 적층 세라믹스 기판은 단선 불량으로는 되지 않는다.
이상과 같이, 측연 전극층이 적층 세라믹스 기판의 측면에 대략 평행 또한 노출되어 있지 않은 평행벽과, 상기 적층 세라믹스 기판의 측면에 대략 수직인 수직벽을 구비하며, 상기 평행벽의 길이 La는, 해당 평행벽의 상기 적층 세라믹스 기판 측면으로부터의 안 길이 Lb에 대하여, La > Lb 되는 관계를 가지도록 하면, 적층 어긋남이 원인인 측면 전극의 단절의 발생율을 경감 시킬 수 있고, 따라서 적층 세라믹스 기판의 단선 불량을 경감시켜서 적층 세라믹스 기판의 제조 수율을 향상시킬 수 있다.
도 9(a)는, 적층 세라믹스 기판(20)의 정면도이다. 도 9(b) ∼ (d)는, 상기 세라믹스 기판(20)을 선 60 - 60을 따라서 분단한 개략 단면도이며, 도면의 간략화를 위해 측연 전극층(47) 이외는 생략하고 있다.
측연 전극층의 안 길이 치수 Lb 값의 2배 되는 안 길이 치수를 가지는 측면 전극용 관통공을 개설한, 최상층으로부터 보아 홀수층째의 그린 시트와, 상기 홀수층째의 그린 시트의 측면 전극용 관통공에 대해 안 길이 치수만이 큰 측면 전극용 관통공을 개설한, 최상층으로부터 보아 짝수층째의 그린 시트를 번갈아 적층하여 적층 세라믹스 기판을 완성시킨다. 그 절단면은 도 9(b)에 나타내듯이 최상층에서부터 최하층에 걸쳐서 측연 전극층(41)의 안 길이 치수의 작은 세라믹스층(2a)과 큰 세라믹스층(2b)이 상호 교차한 형상, 즉, 대향하는 측연 전극층(41)의 안 길이 치수의 합 LbL + LbR이, 적층 방향에 관해 부분적으로 다른 형상으로 되나, 다시 적층 어긋남이 원인인 측면 전극의 단절의 발생율을 경감 시킬 수 있다.
도 9(c)와 같이 얇은 그린 시트나 대면적의 GND 패턴이 인쇄된 그린 시트 등의 적층 어긋남이 발생하기 쉬운 그린 시트에 의해 형성된 세라믹층(2c)에만 큰 안 길이 치수를 가지는 측연 전극층(41)을 배치해도 되며, 도 9(d)와 같이 상기 세라믹스층(2c)의 바로 윗 및/또는 바로 아래의 층에만 큰 안 길이 치수를 가지는 측연 전극층(41)을 배치해도 된다.
큰 안 길이 치수를 가지는 측연 전극층(41)을 배치하는 세라믹스층의 수·위치는 한정되지 않으나, 측연 전극층(41)의 안 길이 치수를 크게 하면, 그 세라믹스층 상의 회로 소자 패턴(3)을 배치하기 위한 영역이 좁아지기 때문에, 큰 안 길이 치수를 가지는 측연 전극층(41)을 배치한 세라믹스층의 수는 필요 최소한으로 하는 것이 바람직하다.
도 1은 본 발명의 실시예 1에 관련되는 부분 상면도 및 부분 사시도.
도 2는 본 발명의 실시예 2에 관련되는 부분 상면도 및 부분 사시도.
도 3은 본 발명에 관련되는 적층 세라믹스 기판의 한 공정도.
도 4는 종래예에 관련되는 적층 세라믹스 기판의 한 공정도.
도 5는 본 발명에 관련되는 적층 세라믹스 기판의 한 공정도.
도 6은 종래예에 관련되는 적층 세라믹스 기판의 한 공정도.
도 7은 본 발명에 관련되는 적층 세라믹스 기판의 한 공정도.
도 8은 종래예에 관련되는 적층 세라믹스 기판의 한 공정도.
도 9는 본 발명에 관련되는 적층 세라믹스 기판의 정면도 및 개략 단면도.
도 10은 본 발명 및 종래예에 관련되는 적층 세라믹스 기판의 일련의 공정도.
도 11은 본 발명 및 종래예에 관련되는 적층 세라믹스 기판을 이용한 적층 세라믹스 부품의 단면도.
이하, 본 발명의 실시의 형태에 대해, 도면에 따라 구체적으로 설명한다.
본 발명에 관련되는 적층 세라믹스 기판(20)은, 도 11에 나타내는 것과 같이, 복수의 세라믹스층(2)을 적층하여 구성되어 있다. 각 세라믹스층(2)의 표면에는, 인덕터나 콘덴서를 구성하는 복수의 회로 소자 패턴(3)이 형성되고 있다. 이들의 회로 소자 패턴(3)은, 세라믹스층(2)을 관통하여 형성된 비어홀(31)에 의해 서로 접속되고 있다. 적층 세라믹스 기판(20)의 측면에는 측면 전극(47)이 설치되며 회로 소자 패턴(3)과 접속되고 있다. 적층 세라믹스 기판(20)의 표면에는 캐비티(21)가 오목하게 설치되고 있다.
또한, 적층 세라믹스 기판(20)을 사용한 적층 세라믹스 부품(1)에는, 캐비티(21)의 저면에, 탄성 표면파 필터 등의 전자 부품(4)이 탑재되어 있고, 이 전자 부품(4)은 본딩 와이어(32)를 통해 전기 회로 소자 패턴(3)과 접속되고 있다. 또, 적층 세라믹스 기판(20)의 표면에는, 캐비티(21)를 덮는 덮개(5)가 설치되고, 패키지화된 적층 세라믹스 부품(1)을 구성하고 있다.
상기 적층 세라믹스 기판(20)은, 도 10에 나타내는 공정에 의해 제조되고 있다.
먼저 도 10(a)와 같이, 세라믹스 혼합 재료로 이루어지는 그린 시트(25)를 제작한다. 다음에, 같은 도면 (b)와 같이 그린 시트(25)의 필요 개소에 캐비티용 관통공(22), 비어홀용 관통공, 측면 전극용 관통공(23)을 개설한다.
이와 같이 하여 얻어진 복수매의 그린 시트(25)의 비어홀용 관통공 및 측면 전극용 관통공(23)에 도전재료(24)를 충전한다.
그 후, 복수매의 그린 시트(25)의 표면에 도전재료(24)에 의해 회로 소자 패턴(30)을 인쇄한다. 이와 같이 하여 얻어진 그린 시트(25)를 적층하고, 열프레스 등에 의해 일체화시켜서 그린 시트 적층체(26)를 제작한다.
다음에, 도 10(f)에 나타내는 바와 같이 그린 시트 적층체(26)를 캐비티(21) 마다 분단하고, 복수의 그린 시트 적층체 칩(27)을 얻는다. 그리고, 같은 도면 (g)에 나타내는 바와 같이 각 그린 시트 적층체 칩(27)에 소성을 실시하고, 적층 세라믹스 기판(20)을 얻는다.
(실시예 1) 도 l(a)는, 본 발명에 의한 적층 세라믹스 기판의 측면 전극 근방의 부분 상면도이며, 같은 도면 (b)는, 상기 세라믹스 기판의 측면 전극 근방의 부분 사시도이다. 적층 세라믹스 기판(20)의 측면에는 최상층으로부터 최하층에 걸쳐서 측연 전극층(41)이 겹쳐서 연결된 측면 전극(47)이 설치되어 있다. 상기 측연 전극층이, 상기 적층 세라믹스 기판의 측면에 대략 평행 또한 노출되어 있지 않은 평행벽과, 상기 적층 세라믹스 기판의 측면에 대략 수직인 수직벽을 구비하며, 상기 평행벽의 길이 La는, 이 평행벽의 상기 적층 세라믹스 기판 측면으로부터의 안 길이 Lb에 대하여 La > Lb 되는 관계를 가지고 있다.
또, 상기 평행벽과 수직벽은, R 형상의 코너부(46)에 의해 연결되어 있다. 상기 R 형상을 마련하지 않는 경우, 상기 코너부(46)에 도전재료(24)가 충전되기 어렵기 때문에, 도전재료(24)의 충전부족으로 되기 쉽다. 이 때문에 소성 후에 적층 세라믹스 기판(20)의 측면 전극(47)의 도전재료 측벽과 세라믹스 측벽과의 밀착 면적이 적게 되며, 측면 전극(47)의 세라믹스부에 대한 박리 강도가 저하된다. 또, 상기 코너부(46)에 도전재료(24)를 완전히 충전하려고 하면, 충전 공정의 관리가 복잡하게 되며 생산성이 저하된다. 따라서, 본 실시예와 같이 코너부(46)에 R 형상을 마련하는 것이 바람직하다. R 의 범위로서는, 0.02mm 보다 크면 충분하다.
(실시예 2) 도 2(a)는, 본 발명의 제 2 실시예에 의한 적층 세라믹스 기판의 측면 전극 근방의 부분 상면도이며, 같은 도면 (b)는, 상기 세라믹스 기판의 측면 전극 근방의 부분 사시도이다. 적층 세라믹스 기판(20)의 측면에 있는 측면 전극은, 최상층에 측연 전극층이 설치되지 않으나, 최상층의 바로아래의 층으로부터 최하층에 걸쳐서 측연 전극층이 설치되어 있는 것이다. 본 실시예에서는, 최상층에 측연 전극층이 설치되어 있지 않는 구조를 나타내었으나, 최상층으로 한정되는 것은 아니며, 다른 층에 측연 전극층이 설치되어 있지 않는 구조로 해도 되며, 또 복수의 층에 측연 전극층이 설치되어 있지 않는 구조로 해도 된다.
또한, 본 실시예에서는, 그린 시트 적층체(26)를 분단한 후에 소성을 실시하였으나, 그린 시트 적층체(26)를 소성한 후에 분단을 실시해도 같은 효과가 있음은 말할 것도 없다. 또, 비어홀용 관통공 및 측면 전극용 관통공(23)에의 도전재료(24)의 충전과, 그린 시트(25)의 표면에의 도전재료(24)에 의한 회로 소자 패턴 (30)의 인쇄를 동시에 행해도 된다.
본 발명의 실시형태를 실시예에 의해 구체적으로 설명하였으나, 본 발명은 이들 실시예로 한정되는 것은 아니다.
본 발명에 의하면, 적층 어긋남이 원인인 측면 전극의 단절의 발생율을 경감시킬 수 있고, 따라서 적층 세라믹스 기판의 단선 불량을 경감시켜서 적층 세라믹스 기판의 제조 수율을 향상시킬 수 있다.

Claims (8)

  1. 표면에 회로 소자 패턴이 형성된 세라믹스층을 적층하여 이루어지는 적층 세라믹스 기판에 있어서,
    상기 적층 세라믹스 기판은, 상기 세라믹스층의 측연부에 형성된 측연 전극층이 바로 위 및/또는 바로 아래의 세라믹스층의 측연부에 형성된 측연 전극층과 겹쳐 연결된 측면 전극을 가지며,
    상기 측연 전극층은 상기 적층 세라믹스 기판의 측면에 대략 평행 또한 노출되어 있지 않는 평행벽과, 상기 적층 세라믹스 기판의 측면에 대략 수직인 수직벽을 가지며,
    상기 평행벽의 길이 La는, 이 평행벽의 상기 적층 세라믹스 기판 측면으로부터의 안 길이 Lb에 대하여, La > Lb 가 되는 관계를 가지는 것을 특징으로 하는 적층 세라믹스 기판.
  2. 제 1항에 있어서, 상기 평행벽과 수직벽은
    R의 크기가 0.02mm 보다 큰 R 형상의 코너부에 의해 연결되어 있는 것을 특징으로 하는 적층 세라믹스 기판.
  3. 제 1항 또는 제 2항에 있어서,
    대향하는 측연 전극층의 안 길이 치수의 합이, 적층 방향에 관하여 부분적으 로 다른 것을 특징으로 하는 적층 세라믹스 기판.
  4. 표면에 회로 소자 패턴이 형성된 세라믹스층을 적층하여 이루어지는 적층 세라믹스 기판의 제조 방법에 있어서,
    세라믹스층으로 되는 그린 시트에, 적어도 4개의 직선부를 포함하는 측면 전극용 관통공을 개설하는 공정을 구비하는 것을 특징으로 하는 적층 세라믹스 기판의 제조 방법.
  5. 제 4항에 있어서,
    적어도 1개의 그린 시트에 개설된 상기 측면 전극용 관통공이, 다른 그린 시트에 개설된 측면 전극용 관통공과 크기가 다른 것을 특징으로 하는 적층 세라믹스 기판의 제조 방법.
  6. 제 4항 또는 제 5항에 있어서,
    표면에 회로 소자 패턴이 형성된 세라믹스층을 적층하여 이루어지는 적층 세라믹스 기판의 제조 방법에 있어서,
    세라믹스층으로 되는 그린 시트를 복수매 제작하고, 그 중의 필요 매수의 그린 시트에 회로 소자 패턴으로 되는 비어홀용 관통공과, 적어도 4개의 직선부를 포함하는 측면 전극용 관통공을 개설하는 제 l 공정과,
    제 1 공정을 거친 복수매의 그린 시트의 비어홀용 관통공 및 측면 전극용 관 통공에 도전재료를 충전하는 제 2 공정과,
    제 2 공정을 거친 복수매의 그린 시트의 표면에, 도전재료에 의해 회로 소자 패턴을 인쇄하는 제 3 공정과,
    제 3 공정을 거친 그린 시트를 적층하며, 열프레스 등에 의해 일체화시켜서 그린 시트 적층체를 얻는 제 4 공정과,
    제 4 공정을 거친 그린 시트 적층체를 분단함으로써, 그린 시트 적층체 칩을 얻는 제 5 공정과,
    제 5 공정을 거친 그린 시트 적층체 칩을 소성함으로써, 적층 세라믹스 기판을 얻는 제 6 공정을 구비하는 것을 특징으로 하는 적층 세라믹스 기판의 제조방법.
  7. 제 4항 내지 제 6항 중 어느 한 항에 있어서,
    제 4 공정을 거친 그린 시트 적층체를 소성함으로써, 마더 적층 세라믹스 기판을 얻는 제 5 공정과,
    제 5 공정을 거친 마더 적층 세라믹스 기판을 분단함으로써, 적층 세라믹스 기판을 얻는 제 6 공정을 구비하는 것을 특징으로 하는 적층 세라믹스 기판의 제조 방법.
  8. 제 4항 내지 제7항 중 어느 한 항에 있어서,
    제 2 공정으로 실시하는 비어홀용 관통공 및 측면 전극용 관통공에의 도전재 료의 충전과, 제 3 공정으로 행하는 그린 시트의 표면에의 도전재료에 의한 회로 소자 패턴의 인쇄를 동시에 행하는 것을 특징으로 하는 적층 세라믹스 기판의 제조 방법.
KR1020057017438A 2003-10-06 2004-09-27 적층 세라믹스 기판 및 그 제조 방법 KR20070000967A (ko)

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9713258B2 (en) * 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
US7838976B2 (en) * 2006-07-28 2010-11-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a semiconductor chip enclosed by a body structure and a base
US8232621B2 (en) * 2006-07-28 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101478810B1 (ko) * 2006-07-28 2015-01-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 축전 장치
CN101785374B (zh) * 2007-08-29 2011-12-07 株式会社村田制作所 陶瓷多层基板
DE102010018499A1 (de) * 2010-04-22 2011-10-27 Schweizer Electronic Ag Leiterplatte mit Hohlraum
KR102520038B1 (ko) 2018-01-10 2023-04-12 삼성전자주식회사 가스 센서 패키지 및 이를 포함하는 센싱 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3612963A (en) * 1970-03-11 1971-10-12 Union Carbide Corp Multilayer ceramic capacitor and process
US4821007A (en) * 1987-02-06 1989-04-11 Tektronix, Inc. Strip line circuit component and method of manufacture
US4907128A (en) * 1988-12-15 1990-03-06 Grumman Aerospace Corporation Chip to multilevel circuit board bonding
JPH0385793A (ja) * 1989-08-30 1991-04-10 Murata Mfg Co Ltd 厚膜配線板の外部端子形成方法
US5140745A (en) * 1990-07-23 1992-08-25 Mckenzie Jr Joseph A Method for forming traces on side edges of printed circuit boards and devices formed thereby
JPH04221888A (ja) * 1990-12-21 1992-08-12 Matsushita Electric Ind Co Ltd セラミック配線基板とその製造方法
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
JP3223199B2 (ja) * 1991-10-25 2001-10-29 ティーディーケイ株式会社 多層セラミック部品の製造方法および多層セラミック部品
US5621193A (en) * 1995-05-23 1997-04-15 Northrop Grumman Corporation Ceramic edge connect process
JPH0983090A (ja) * 1995-09-19 1997-03-28 Murata Mfg Co Ltd 電子部品
JP3336913B2 (ja) 1997-06-30 2002-10-21 株式会社村田製作所 電子部品のパッケージ構造
JP3855798B2 (ja) * 2002-02-27 2006-12-13 株式会社村田製作所 積層セラミック電子部品およびその製造方法
US6760227B2 (en) 2000-11-02 2004-07-06 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component and manufacturing method thereof
JP2002232135A (ja) 2001-01-30 2002-08-16 Matsushita Electric Ind Co Ltd 積層用両面回路基板とその製造方法及びそれを用いた多層プリント配線板
JP2003017851A (ja) * 2001-06-29 2003-01-17 Murata Mfg Co Ltd 多層セラミック基板の製造方法
US6958899B2 (en) * 2003-03-20 2005-10-25 Tdk Corporation Electronic device

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