JP4112415B2 - 液晶表示装置の駆動方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、横方向電界方式におけるアクティブマトリクス型の液晶表示装置の駆動方法に関する。
【０００２】
【従来の技術】
従来の液晶表示装置においては、長時間にわたって同一パターンを表示した後で別の画面に切り換えた時、前のパターンが長時間残るやきつきがおこる。この問題を解決するためにオフセット補償駆動方法を適用し、ゲート信号によって誘起される電位の低下の階調依存性を補償している。また、たとえば、ソース信号の振幅が大きい段階では従来と同様にコモン信号の電位およびソース信号の中心電位を、ゲート信号によって誘起される電位の低下を補償するように設定し、ソース信号の振幅の小さい階調においてはソース信号の中心電位を、前記ゲート信号によって誘起される電位の低下を補償するソース信号の中心電位よりも、高い電位に設定することによってヤキツキを軽減でき、フリッカも見られないという技術もＴＮ方式の液晶表示装置において、開示されている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−３３７３１０号公報（第2―5ページ 図8、9）
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された駆動方法を横電界方式（ＩＰＳモード）の液晶セルに適用した場合でも、ヤキツキが発生する。これは横電界方式の液晶セルの電極構造が上下方向で非対称に形成されているため、従来のＴＮモードと比較して、上下方向の残留ＤＣ電圧が発生し易く、結果としてヤキツキが発生するという問題があるためである。
【０００５】
本発明は、このような問題点を解決するためになされたもので、横電界方式の液晶表示装置において、従来のオフセット補償駆動方法にて、画素電極電位と共通電極電位間のＤＣ成分の偏りが発生しないように最適Ｖｃｏｍを設定するのではなく、上下方向の残留ＤＣ電圧が発生しにくく、ヤキツキが発生しにくいオフセット値を設定して、ヤキツキの発生を低減することができる液晶表示装置の駆動方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の液晶表示装置の駆動方法は、一対の基板と、その一対の基板間に液晶層を有し、前記一対のうち一方の基板上に形成された複数のゲート線と、前記ゲート線と絶縁膜を介して交差する複数のソース線と、前記ゲート線と前記ソース線の交差部付近に形成されたスイッチング素子と、前記ソース線と前記スイッチング素子を介して接続された画素電極とを有し、前記ソース線により画像表示に必要な信号電位を前記スイッチング素子を介して前記画素電極に供給し、前記基板面に平行な電界を印加する横電界方式の液晶表示装置の駆動方法において、前記スイッチング素子をオフした後における前記画素電極の正極性時と負極性時の電位をヤキツキが少なくなるように、前記画素電極の電位の正極性時と負極性時の平均値が、表示する階調により異なって設定することを特徴とする。
【０００７】
【発明の実施の形態】
実施の形態１．
透過型液晶表示装置は、基板の間に注入された液晶に電界を印加し、この電界の強さに応じて液晶分子の配列方向を制御し基板を透過する光量を調整している。これによって所望する輝度の画像を得ることが可能となる。一方、薄膜トランジスタ(TFT)等よりなるスイッチング素子を使ったアクティブマトリクス型の液晶表示装置において、液晶に印加する電界の方向を基板に対して平行な方向とする横電界方式が主に超広視野角を得る手法として用いられている。この方式を用いると視角方向を変化させた際のコントラストの変化、階調レベルの反転がほとんどなくなることが明らかにされている。
【０００８】
図１（ａ）に一般的な横電界方式の液晶表示装置の画素領域の平面図、図１（ｂ）にその断面図を示す。図において、１００はTFTアレイ基板、２００はカラーフィルタ基板を示している。
１００のＴＦＴアレイ基板において、１は絶縁性基板１０１上に形成された複数本のゲート線、２はゲート線を覆うように形成された絶縁膜、３は複数のゲート線と交差するように設けられたソース線、４はソース線３上に設けられた絶縁膜である。ゲート線１及びソース線３は交差部に設けられたＴＦＴ素子等のスイッチング素子５と接続されている。スイッチング素子５には、ソース線３と平行に設けられた複数本の電極よりなる櫛状の画素電極６が接続されている。画素電極６の複数本の電極は平行かつ交互に複数本の電極よりなる櫛状の共通電極７が配置されている。画素電極６はクロム（Ｃｒ）、アルミ（Ａｌ）、モリブデン（Ｍｏ）等の金属やＩＴＯ（Inｄium Tin Oxiｄe）等の透明性導電膜により形成されている。８はクロム（Ｃｒ）、アルミ（Ａｌ）、モリブデン（Ｍｏ）等の金属よりなる補助容量配線でありスルーホールを介して共通電極７と接続されている。このTFTアレイ基板１００と２００のカラーフィルタ基板を対向配置し、両基板間に液晶層９を狭持した液晶パネル１０にバックライト等を配置し、液晶表示装置が完成する。画素電極及び共通電極間の液晶層９に電圧を印加することによって、基板面にほぼ平行な電界を液晶層に印加している。
【０００９】
また、横電界方式の液晶表示装置は図６（ａ）に示したように一般的に液晶駆動領域は配向膜（ＰＩ）６１、保護膜（ＯＣ）６２、カラーフィルタ（ＣＦ）６３の色材、絶縁性基板１０１の材料であるガラス等の誘電体積層膜に囲まれており、液晶を駆動するための画素電極６と共通電極７間の電界Eがこの積層膜中まで広がる。一方、従来のＴＮモードの液晶表示装置の場合は図６（ｂ）に示すように画素電極６と共通電極７間は対称形となっており、液晶を駆動する電界Ｅは画素電極６と共通電極７の間にのみに形成される。従って、ＴＮモードでは、画素電極６と共通電極７の間にＤＣ成分が発生しないようにすることでヤキツキを防止できたが、横電界方式では従来のオフセット駆動補償方法を採用するのみでは、誘電体積層膜中に残留ＤＣが発生しヤキツキ現象が発生する。
【００１０】
図２に横電界方式の液晶表示装置における回路図を示す。図に示すように図中左右方向に複数伸びるゲート線１、ゲート線１と直交して上下方向に複数のソース線３が形成されている。これらのゲート線１とソース線３とで囲まれる領域が一画素領域であり、両配線の交差位置付近にスイッチング素子５が設けられている。画素電極６はドレイン電極２３と接続されており、前述した通り共通電極７と平行に形成されている。ソース線３には信号電位を供給するソース線駆動回路１１が搭載されている。ソース線駆動回路１１からは駆動すべき画素表示に応じた階調信号（信号電位）が液晶パネル１０に供給される。ゲート線駆動回路１２からはスイッチング素子５をON/OFFするためのゲート電位が供給される。また、共通電極７にはコモン電位が供給される。
【００１１】
Ｃｌｃは画素電極６と対向電極との間に挟持された液晶による結合容量、Ｃｇｄはゲート／ドレイン間の結合容量、Ｃｓｔは補助容量をそれぞれ表す。一定のコモン電位に保持された共通電極７に対してスイッチング素子５よりドレイン電極２３を介して画素電極６に信号電位３２を書き込んで液晶層９での電界を制御することにより、画像を表示している。
【００１２】
次に図３にゲート線１、ソース線３に印加される電圧の波形を示し、画素電極の電圧（以下画素電位３１と称する）の動作を説明する。一般に液晶表示装置では液晶の劣化を防止するため、コモン電位３４に対する画素電位３１の極性をフレーム毎に反転させている。すなわち、全てのゲート線１を順次選択するのに必要な期間(１フレーム)毎にコモン電位３４に対して画素電極６の極性を反転させている。
【００１３】
ゲート電極２１にスイッチング素子５のしきい値電圧以上の正パルスが印加されるとスイッチング素子５はオン状態（Ｈｉｇｈレベル：ソース電極２２とドレイン電極２３間が導通状態）になるため、ソース線１を伝播する信号電位３２は、画素電極６に送られる。信号電位３２は中心電位Ｖｓｏを中心とする振幅Ｖｓａの交流電圧である。振幅Ｖｓａは表示させる階調に対応している。このとき、図３に示すように画素電位３１はゲート電位３３に同期して立ち上り、次にスイッチング素子５をＯＦＦ状態にするためにゲート電位３３をＬｏｗレベルに切り換える際、画素電位３１にはゲート／ドレイン間の結合容量Ｃｇｄ の影響で△Ｖｇｄ分のフィードスルーが発生する。その後１フレーム期間中、画素電位３１は補助容量Ｃｓｔによって保持される。一般にコモン電位３４は第１フレームで液晶に印加される電圧Ｖ１と、第２フレームで印加される電圧Ｖ２の絶対値と等しくなるよう設定され、このときのコモン電位３４を最適Ｖｃｏｍと呼ぶ。通常、コモン電位３４は可変抵抗器を用いて調整が可能であり、Ｖ１およびＶ２の絶対値が等しくなるよう調節する。
【００１４】
画素電位３１のフィードスルーによる電圧降下量△Ｖｇｄは次式で示される。△Ｖｇｄ=△Ｖｇ×Ｃｇｄ/（Ｃｌｃ＋Ｃｇｄ＋Ｃst）・・・・・式１
＊ △Ｖｇはゲート電位の変化量である。
このとき、画素電位３１の値を１フレーム期間保持した後、第２フレームにおいて、再びゲート電位３３がＨｉｇｈレベルになると画素電位３１は前回のフレーム（第１フレーム）とは逆極性の信号電位３２のレベルとなる。その後、ゲート電位３３がＬｏｗレベルになると第１フレームと同様にゲート電位３３に同期して立ち下がり、画素電位３１はフィードスルーにより△Ｖｇｄの電圧降下をする。
【００１５】
式１の成分のうち、Ｃｌｃは信号電位（階調電圧）に対する依存性を有しており、液晶に印加する画像の階調によって液晶による結合容量Ｃｌｃの値は異なる。また、Ｃｓｔ、Ｃｇｄには電圧依存性はほとんどない。
図４にＣｌｃと信号電位３２の振幅Ｖｓaの関係を示した。信号電位３２が高くなるとＣｌｃは高くなるため、△Ｖｇｄは信号電位が高くなると反比例して△Ｖｇｄが低くなることがわかる。従って、式１で示されるように△Ｖｇｄは常に一定ではなく信号電位３２の振幅によって変化する。このため、第１フレームにて印加される電圧Ｖ１と第２フレームにて印加される電圧Ｖ２の絶対値を各階調で等しくするためには△Ｖｇｄの変化に対応する様にＶｓｏを設定する必要があり、これをオフセット補償方法と呼んでいる。ＴＮ方式の液晶表示装置では、一般にこの方法によりヤキツキを防止している。また、前述したように、さらにＶｓａが小さい階調でのＶｓoを高く設定し、ヤキツキを防止する方法もある。本実施の形態では、上記の方法によりＶｓｏの設定を行わず、横電界方式の液晶表示装置において、ヤキツキが発生しないようにＶｓｏを設定するものである。
【００１６】
以下、Ｖｓｏの設定方法について説明する。図２、図３においてゲート線駆動回路１２から出力されるゲート電位３３、ソース線駆動回路１１から出力される信号電位３２、および共通電極に印加されるコモン電位３４の各出力タイミングおよび電圧値は、制御回路１３により制御される。例えば、階調再現数が２５６階調の場合、階調を再現するために、画素電極には正極性側、負極性側各々２５６レベルの大きさの電圧から選択された所望の大きさの信号電位３２が印加される。したがって、互いに異なる正極性、負極性各２５６レベルの大きさの信号電位３２をソース線駆動回路１１から出力する必要がある。
【００１７】
つぎに、前記２５６レベルの信号電位３２を発生させるための手段について説明する。図５は２５６レベルの信号電位を発生させるための手段であるソース線駆動回路１１の一例を示す説明図である。図において、４１はＤＣ電源１４よりソース線駆動回路への入力端子、４２は制御回路よりソース線駆動回路への入力端子、４３は分割抵抗、４４はソース線駆動回路の出力端子を示す。ソース線駆動回路１１の入力端子４２は制御回路１３に接続され、制御信号が入力される。また、ソース線駆動回路１１の他の入力端子４１はＤＣ電源１４に接続され、互いにレベル（大きさ）の異なる１６種類の階調参照電圧が入力される。例えば、ＤＣ電源１４の各出力端子から１６種類の階調参照電圧、すなわち第１の階調参照電圧（Ｖｒｅｆ０）、第２の階調参照電圧（Ｖｒｅｆ１）・・・・第１５の階調参照電圧（Ｖｒｅｆ１４）、第１６の階調参照電圧（Ｖｒｅｆ１５）が各入力端子４１に印加されている。各入力端子４１間には、互いに直列に接続された分割抵抗４３が接続される。
【００１８】
たとえば、第１の階調参照電圧（Ｖｒｅｆ０）が印加された入力端子４１と、第２の階調参照電圧（Ｖｒｅｆ１）が印加された入力端子４１とのあいだに接続された１５個の分割抵抗４３の各接続部に設けられた出力端子４５からは、１５個の分割抵抗により分割された、互いにレベルの異なる１５個の信号電位として、第１の表示電圧（Ｖｓ０）、第２の表示電圧（Ｖｓ１）・・・・第１６の表示電圧（Ｖｓ１５）を示す信号電位がそれぞれ出力され、すべてのＶｒｅｆ間を合わせると２５６階調の正極性側と負極性側の電位である２５６×２レベルの信号電位を発生させることができる。信号電位は選択回路４６にて所望の電位が選択され４４の出力端子より液晶パネルへ出力される。
【００１９】
表１に本実施の形態によるソース線駆動回路１１に入力される階調参照電圧(Ｖｒｅｆ)の電圧値、また、ソース線駆動回路から出力される信号電位３２の振幅Ｖｓａと信号電位の中心電位Ｖｓｏの電圧値を示す。たとえば、２５５階調の場合、ソース駆動回路１１に入力する信号電位３２の中心電位Ｖｓｏは階調参照電圧Ｖｒｅｆ０=１４．６７０ＶとＶｒｅｆ１5=０．２００Ｖの２値の平均値である７．４３５Ｖとなる。０階調の場合はＶｒｅｆ７＝７．９８５ＶとＶｒｅｆ８＝６．７２５Ｖの平均値である７．３５５Ｖとなる。この設定は各Ｖｒｅｆを変化させながらヤキツキの強度を調べる実験を行い決定した。また、液晶表示装置の仕様に応じて種々変更可能である。これにより誘電体積層膜中にＤＣ成分が滞留することなく、ヤキツキを最小にすることができる。
【表１】
【００２０】
本実施の形態では、２５５階調のＶｓｏ（Ｖｓｏ２５５）と１２７階調のＶｓｏ(Ｖｓｏ１２７)との差（Ｖｓｏ２５５−Ｖｓｏ１２７）は４８０ｍV、０階調のＶｓｏ（Ｖｓｏ０）とＶｓｏ１２７の差（Ｖｓｏ０−Ｖｓｏ１２７）が４００ｍＶの例を示したが、これらのどちらかあるいは両方が、およそ０ｍＶや負の値となる場合もある。これらの値は配向膜６１、保護膜６２、カラーフィルタ６３の材料の組合せや界面状態により変化する。
【００２１】
ところで、本実施の形態における液晶表示装置においても、一般的な液晶表示装置同様、Ｖｃｏｍ調整は、０および２５５階調の中間値である１２７階調（中間調）表示にて行う。ドット反転駆動方式等を採用した場合は、市松などのパターンを表示させフリッカーが最小になる部分を最適Ｖｃｏｍとなるよう調整する。このため、１２７階調でのフリッカーはほぼ０となるが、１２７階調以外の階調では最適Ｖｃｏｍに対してＶｃｏｍ値がずれるため、フリッカーが生じやすくなる。これに対しては図７（ａ）に示すような極性を一画素毎に反転させるドット反転駆動や図７（ｂ）に示すような１×２駆動、または、極性反転をランダムに発生させる駆動（図示せず）を行うことで通常画面を表示した際のフリッカーを防ぐことができる。上記では１２７階調にてＶｃｏｍ調整を行う例を示したが、他の階調にてＶｃｏｍ調整を行っても、同様の効果を得ることができる。
【００２２】
【発明の効果】
本発明によれば横電界方式の液晶表示装置の駆動方法において、画素電極に供給された信号電位の正極性時と負極性時の平均値が、階調により異なるように、前記信号電位の平均値を設定して入力することで、ヤキツキが最小となる液晶表示装置の駆動方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における液晶表示装置を示す図である。
【図２】本発明の実施の形態における液晶表示装置の回路図である。
【図３】 本発明の実施の形態における液晶表示装置の信号波形を示す図である。
【図４】本発明の実施の形態における液晶表示装置で示す図である。
【図５】本発明の実施の形態における液晶表示装置の回路図である。
【図６】本発明の実施の形態におけるIPSモードとTNモードの主要部断面図である。
【図７】本発明の実施の形態における液晶表示装置の極性反転方式を示す図である。
【符号の説明】
１：ソース線
２：絶縁膜
３：ゲート線
４：絶縁膜
５：スイッチング素子
６：画素電極
７：共通電極
８：補助容量配線
９：液晶層
１０：液晶パネル
１１：ソース線駆動回路
１２：ゲート線駆動回路
１３：制御回路
１４：電源
２１：ゲート電極
２２：ソース電極
２３：ドレイン電極
３１：画素電位
３２：信号電位
３３：ゲート電位
３４：コモン電位
４１：入力端子
４２：入力端子
４３：分割抵抗
４４：出力端子
４５：出力端子
４６：選択回路
６１：配向膜
６２：保護膜
６３：カラーフィルタ
１００：ＴＦＴアレイ基板
１０１：絶縁性基板
２００：カラーフィルタ基板
【発明の属する技術分野】
本発明は、横方向電界方式におけるアクティブマトリクス型の液晶表示装置の駆動方法に関する。
【０００２】
【従来の技術】
従来の液晶表示装置においては、長時間にわたって同一パターンを表示した後で別の画面に切り換えた時、前のパターンが長時間残るやきつきがおこる。この問題を解決するためにオフセット補償駆動方法を適用し、ゲート信号によって誘起される電位の低下の階調依存性を補償している。また、たとえば、ソース信号の振幅が大きい段階では従来と同様にコモン信号の電位およびソース信号の中心電位を、ゲート信号によって誘起される電位の低下を補償するように設定し、ソース信号の振幅の小さい階調においてはソース信号の中心電位を、前記ゲート信号によって誘起される電位の低下を補償するソース信号の中心電位よりも、高い電位に設定することによってヤキツキを軽減でき、フリッカも見られないという技術もＴＮ方式の液晶表示装置において、開示されている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−３３７３１０号公報（第2―5ページ 図8、9）
【０００４】
【発明が解決しようとする課題】
しかしながら、特許文献１に記載された駆動方法を横電界方式（ＩＰＳモード）の液晶セルに適用した場合でも、ヤキツキが発生する。これは横電界方式の液晶セルの電極構造が上下方向で非対称に形成されているため、従来のＴＮモードと比較して、上下方向の残留ＤＣ電圧が発生し易く、結果としてヤキツキが発生するという問題があるためである。
【０００５】
本発明は、このような問題点を解決するためになされたもので、横電界方式の液晶表示装置において、従来のオフセット補償駆動方法にて、画素電極電位と共通電極電位間のＤＣ成分の偏りが発生しないように最適Ｖｃｏｍを設定するのではなく、上下方向の残留ＤＣ電圧が発生しにくく、ヤキツキが発生しにくいオフセット値を設定して、ヤキツキの発生を低減することができる液晶表示装置の駆動方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の液晶表示装置の駆動方法は、一対の基板と、その一対の基板間に液晶層を有し、前記一対のうち一方の基板上に形成された複数のゲート線と、前記ゲート線と絶縁膜を介して交差する複数のソース線と、前記ゲート線と前記ソース線の交差部付近に形成されたスイッチング素子と、前記ソース線と前記スイッチング素子を介して接続された画素電極とを有し、前記ソース線により画像表示に必要な信号電位を前記スイッチング素子を介して前記画素電極に供給し、前記基板面に平行な電界を印加する横電界方式の液晶表示装置の駆動方法において、前記スイッチング素子をオフした後における前記画素電極の正極性時と負極性時の電位をヤキツキが少なくなるように、前記画素電極の電位の正極性時と負極性時の平均値が、表示する階調により異なって設定することを特徴とする。
【０００７】
【発明の実施の形態】
実施の形態１．
透過型液晶表示装置は、基板の間に注入された液晶に電界を印加し、この電界の強さに応じて液晶分子の配列方向を制御し基板を透過する光量を調整している。これによって所望する輝度の画像を得ることが可能となる。一方、薄膜トランジスタ(TFT)等よりなるスイッチング素子を使ったアクティブマトリクス型の液晶表示装置において、液晶に印加する電界の方向を基板に対して平行な方向とする横電界方式が主に超広視野角を得る手法として用いられている。この方式を用いると視角方向を変化させた際のコントラストの変化、階調レベルの反転がほとんどなくなることが明らかにされている。
【０００８】
図１（ａ）に一般的な横電界方式の液晶表示装置の画素領域の平面図、図１（ｂ）にその断面図を示す。図において、１００はTFTアレイ基板、２００はカラーフィルタ基板を示している。
１００のＴＦＴアレイ基板において、１は絶縁性基板１０１上に形成された複数本のゲート線、２はゲート線を覆うように形成された絶縁膜、３は複数のゲート線と交差するように設けられたソース線、４はソース線３上に設けられた絶縁膜である。ゲート線１及びソース線３は交差部に設けられたＴＦＴ素子等のスイッチング素子５と接続されている。スイッチング素子５には、ソース線３と平行に設けられた複数本の電極よりなる櫛状の画素電極６が接続されている。画素電極６の複数本の電極は平行かつ交互に複数本の電極よりなる櫛状の共通電極７が配置されている。画素電極６はクロム（Ｃｒ）、アルミ（Ａｌ）、モリブデン（Ｍｏ）等の金属やＩＴＯ（Inｄium Tin Oxiｄe）等の透明性導電膜により形成されている。８はクロム（Ｃｒ）、アルミ（Ａｌ）、モリブデン（Ｍｏ）等の金属よりなる補助容量配線でありスルーホールを介して共通電極７と接続されている。このTFTアレイ基板１００と２００のカラーフィルタ基板を対向配置し、両基板間に液晶層９を狭持した液晶パネル１０にバックライト等を配置し、液晶表示装置が完成する。画素電極及び共通電極間の液晶層９に電圧を印加することによって、基板面にほぼ平行な電界を液晶層に印加している。
【０００９】
また、横電界方式の液晶表示装置は図６（ａ）に示したように一般的に液晶駆動領域は配向膜（ＰＩ）６１、保護膜（ＯＣ）６２、カラーフィルタ（ＣＦ）６３の色材、絶縁性基板１０１の材料であるガラス等の誘電体積層膜に囲まれており、液晶を駆動するための画素電極６と共通電極７間の電界Eがこの積層膜中まで広がる。一方、従来のＴＮモードの液晶表示装置の場合は図６（ｂ）に示すように画素電極６と共通電極７間は対称形となっており、液晶を駆動する電界Ｅは画素電極６と共通電極７の間にのみに形成される。従って、ＴＮモードでは、画素電極６と共通電極７の間にＤＣ成分が発生しないようにすることでヤキツキを防止できたが、横電界方式では従来のオフセット駆動補償方法を採用するのみでは、誘電体積層膜中に残留ＤＣが発生しヤキツキ現象が発生する。
【００１０】
図２に横電界方式の液晶表示装置における回路図を示す。図に示すように図中左右方向に複数伸びるゲート線１、ゲート線１と直交して上下方向に複数のソース線３が形成されている。これらのゲート線１とソース線３とで囲まれる領域が一画素領域であり、両配線の交差位置付近にスイッチング素子５が設けられている。画素電極６はドレイン電極２３と接続されており、前述した通り共通電極７と平行に形成されている。ソース線３には信号電位を供給するソース線駆動回路１１が搭載されている。ソース線駆動回路１１からは駆動すべき画素表示に応じた階調信号（信号電位）が液晶パネル１０に供給される。ゲート線駆動回路１２からはスイッチング素子５をON/OFFするためのゲート電位が供給される。また、共通電極７にはコモン電位が供給される。
【００１１】
Ｃｌｃは画素電極６と対向電極との間に挟持された液晶による結合容量、Ｃｇｄはゲート／ドレイン間の結合容量、Ｃｓｔは補助容量をそれぞれ表す。一定のコモン電位に保持された共通電極７に対してスイッチング素子５よりドレイン電極２３を介して画素電極６に信号電位３２を書き込んで液晶層９での電界を制御することにより、画像を表示している。
【００１２】
次に図３にゲート線１、ソース線３に印加される電圧の波形を示し、画素電極の電圧（以下画素電位３１と称する）の動作を説明する。一般に液晶表示装置では液晶の劣化を防止するため、コモン電位３４に対する画素電位３１の極性をフレーム毎に反転させている。すなわち、全てのゲート線１を順次選択するのに必要な期間(１フレーム)毎にコモン電位３４に対して画素電極６の極性を反転させている。
【００１３】
ゲート電極２１にスイッチング素子５のしきい値電圧以上の正パルスが印加されるとスイッチング素子５はオン状態（Ｈｉｇｈレベル：ソース電極２２とドレイン電極２３間が導通状態）になるため、ソース線１を伝播する信号電位３２は、画素電極６に送られる。信号電位３２は中心電位Ｖｓｏを中心とする振幅Ｖｓａの交流電圧である。振幅Ｖｓａは表示させる階調に対応している。このとき、図３に示すように画素電位３１はゲート電位３３に同期して立ち上り、次にスイッチング素子５をＯＦＦ状態にするためにゲート電位３３をＬｏｗレベルに切り換える際、画素電位３１にはゲート／ドレイン間の結合容量Ｃｇｄ の影響で△Ｖｇｄ分のフィードスルーが発生する。その後１フレーム期間中、画素電位３１は補助容量Ｃｓｔによって保持される。一般にコモン電位３４は第１フレームで液晶に印加される電圧Ｖ１と、第２フレームで印加される電圧Ｖ２の絶対値と等しくなるよう設定され、このときのコモン電位３４を最適Ｖｃｏｍと呼ぶ。通常、コモン電位３４は可変抵抗器を用いて調整が可能であり、Ｖ１およびＶ２の絶対値が等しくなるよう調節する。
【００１４】
画素電位３１のフィードスルーによる電圧降下量△Ｖｇｄは次式で示される。△Ｖｇｄ=△Ｖｇ×Ｃｇｄ/（Ｃｌｃ＋Ｃｇｄ＋Ｃst）・・・・・式１
＊ △Ｖｇはゲート電位の変化量である。
このとき、画素電位３１の値を１フレーム期間保持した後、第２フレームにおいて、再びゲート電位３３がＨｉｇｈレベルになると画素電位３１は前回のフレーム（第１フレーム）とは逆極性の信号電位３２のレベルとなる。その後、ゲート電位３３がＬｏｗレベルになると第１フレームと同様にゲート電位３３に同期して立ち下がり、画素電位３１はフィードスルーにより△Ｖｇｄの電圧降下をする。
【００１５】
式１の成分のうち、Ｃｌｃは信号電位（階調電圧）に対する依存性を有しており、液晶に印加する画像の階調によって液晶による結合容量Ｃｌｃの値は異なる。また、Ｃｓｔ、Ｃｇｄには電圧依存性はほとんどない。
図４にＣｌｃと信号電位３２の振幅Ｖｓaの関係を示した。信号電位３２が高くなるとＣｌｃは高くなるため、△Ｖｇｄは信号電位が高くなると反比例して△Ｖｇｄが低くなることがわかる。従って、式１で示されるように△Ｖｇｄは常に一定ではなく信号電位３２の振幅によって変化する。このため、第１フレームにて印加される電圧Ｖ１と第２フレームにて印加される電圧Ｖ２の絶対値を各階調で等しくするためには△Ｖｇｄの変化に対応する様にＶｓｏを設定する必要があり、これをオフセット補償方法と呼んでいる。ＴＮ方式の液晶表示装置では、一般にこの方法によりヤキツキを防止している。また、前述したように、さらにＶｓａが小さい階調でのＶｓoを高く設定し、ヤキツキを防止する方法もある。本実施の形態では、上記の方法によりＶｓｏの設定を行わず、横電界方式の液晶表示装置において、ヤキツキが発生しないようにＶｓｏを設定するものである。
【００１６】
以下、Ｖｓｏの設定方法について説明する。図２、図３においてゲート線駆動回路１２から出力されるゲート電位３３、ソース線駆動回路１１から出力される信号電位３２、および共通電極に印加されるコモン電位３４の各出力タイミングおよび電圧値は、制御回路１３により制御される。例えば、階調再現数が２５６階調の場合、階調を再現するために、画素電極には正極性側、負極性側各々２５６レベルの大きさの電圧から選択された所望の大きさの信号電位３２が印加される。したがって、互いに異なる正極性、負極性各２５６レベルの大きさの信号電位３２をソース線駆動回路１１から出力する必要がある。
【００１７】
つぎに、前記２５６レベルの信号電位３２を発生させるための手段について説明する。図５は２５６レベルの信号電位を発生させるための手段であるソース線駆動回路１１の一例を示す説明図である。図において、４１はＤＣ電源１４よりソース線駆動回路への入力端子、４２は制御回路よりソース線駆動回路への入力端子、４３は分割抵抗、４４はソース線駆動回路の出力端子を示す。ソース線駆動回路１１の入力端子４２は制御回路１３に接続され、制御信号が入力される。また、ソース線駆動回路１１の他の入力端子４１はＤＣ電源１４に接続され、互いにレベル（大きさ）の異なる１６種類の階調参照電圧が入力される。例えば、ＤＣ電源１４の各出力端子から１６種類の階調参照電圧、すなわち第１の階調参照電圧（Ｖｒｅｆ０）、第２の階調参照電圧（Ｖｒｅｆ１）・・・・第１５の階調参照電圧（Ｖｒｅｆ１４）、第１６の階調参照電圧（Ｖｒｅｆ１５）が各入力端子４１に印加されている。各入力端子４１間には、互いに直列に接続された分割抵抗４３が接続される。
【００１８】
たとえば、第１の階調参照電圧（Ｖｒｅｆ０）が印加された入力端子４１と、第２の階調参照電圧（Ｖｒｅｆ１）が印加された入力端子４１とのあいだに接続された１５個の分割抵抗４３の各接続部に設けられた出力端子４５からは、１５個の分割抵抗により分割された、互いにレベルの異なる１５個の信号電位として、第１の表示電圧（Ｖｓ０）、第２の表示電圧（Ｖｓ１）・・・・第１６の表示電圧（Ｖｓ１５）を示す信号電位がそれぞれ出力され、すべてのＶｒｅｆ間を合わせると２５６階調の正極性側と負極性側の電位である２５６×２レベルの信号電位を発生させることができる。信号電位は選択回路４６にて所望の電位が選択され４４の出力端子より液晶パネルへ出力される。
【００１９】
表１に本実施の形態によるソース線駆動回路１１に入力される階調参照電圧(Ｖｒｅｆ)の電圧値、また、ソース線駆動回路から出力される信号電位３２の振幅Ｖｓａと信号電位の中心電位Ｖｓｏの電圧値を示す。たとえば、２５５階調の場合、ソース駆動回路１１に入力する信号電位３２の中心電位Ｖｓｏは階調参照電圧Ｖｒｅｆ０=１４．６７０ＶとＶｒｅｆ１5=０．２００Ｖの２値の平均値である７．４３５Ｖとなる。０階調の場合はＶｒｅｆ７＝７．９８５ＶとＶｒｅｆ８＝６．７２５Ｖの平均値である７．３５５Ｖとなる。この設定は各Ｖｒｅｆを変化させながらヤキツキの強度を調べる実験を行い決定した。また、液晶表示装置の仕様に応じて種々変更可能である。これにより誘電体積層膜中にＤＣ成分が滞留することなく、ヤキツキを最小にすることができる。
【表１】
本実施の形態では、２５５階調のＶｓｏ（Ｖｓｏ２５５）と１２７階調のＶｓｏ(Ｖｓｏ１２７)との差（Ｖｓｏ２５５−Ｖｓｏ１２７）は４８０ｍV、０階調のＶｓｏ（Ｖｓｏ０）とＶｓｏ１２７の差（Ｖｓｏ０−Ｖｓｏ１２７）が４００ｍＶの例を示したが、これらのどちらかあるいは両方が、およそ０ｍＶや負の値となる場合もある。これらの値は配向膜６１、保護膜６２、カラーフィルタ６３の材料の組合せや界面状態により変化する。
【００２１】
ところで、本実施の形態における液晶表示装置においても、一般的な液晶表示装置同様、Ｖｃｏｍ調整は、０および２５５階調の中間値である１２７階調（中間調）表示にて行う。ドット反転駆動方式等を採用した場合は、市松などのパターンを表示させフリッカーが最小になる部分を最適Ｖｃｏｍとなるよう調整する。このため、１２７階調でのフリッカーはほぼ０となるが、１２７階調以外の階調では最適Ｖｃｏｍに対してＶｃｏｍ値がずれるため、フリッカーが生じやすくなる。これに対しては図７（ａ）に示すような極性を一画素毎に反転させるドット反転駆動や図７（ｂ）に示すような１×２駆動、または、極性反転をランダムに発生させる駆動（図示せず）を行うことで通常画面を表示した際のフリッカーを防ぐことができる。上記では１２７階調にてＶｃｏｍ調整を行う例を示したが、他の階調にてＶｃｏｍ調整を行っても、同様の効果を得ることができる。
【００２２】
【発明の効果】
本発明によれば横電界方式の液晶表示装置の駆動方法において、画素電極に供給された信号電位の正極性時と負極性時の平均値が、階調により異なるように、前記信号電位の平均値を設定して入力することで、ヤキツキが最小となる液晶表示装置の駆動方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における液晶表示装置を示す図である。
【図２】本発明の実施の形態における液晶表示装置の回路図である。
【図３】 本発明の実施の形態における液晶表示装置の信号波形を示す図である。
【図４】本発明の実施の形態における液晶表示装置で示す図である。
【図５】本発明の実施の形態における液晶表示装置の回路図である。
【図６】本発明の実施の形態におけるIPSモードとTNモードの主要部断面図である。
【図７】本発明の実施の形態における液晶表示装置の極性反転方式を示す図である。
【符号の説明】
１：ソース線
２：絶縁膜
３：ゲート線
４：絶縁膜
５：スイッチング素子
６：画素電極
７：共通電極
８：補助容量配線
９：液晶層
１０：液晶パネル
１１：ソース線駆動回路
１２：ゲート線駆動回路
１３：制御回路
１４：電源
２１：ゲート電極
２２：ソース電極
２３：ドレイン電極
３１：画素電位
３２：信号電位
３３：ゲート電位
３４：コモン電位
４１：入力端子
４２：入力端子
４３：分割抵抗
４４：出力端子
４５：出力端子
４６：選択回路
６１：配向膜
６２：保護膜
６３：カラーフィルタ
１００：ＴＦＴアレイ基板
１０１：絶縁性基板
２００：カラーフィルタ基板
Claims (2)
- 一対の基板と、その一対の基板間に液晶層を有し、前記一対のうち一方の基板上に形成された複数のゲート線と、前記ゲート線と絶縁膜を介して交差する複数のソース線と、前記ゲート線と前記ソース線の交差部付近に形成されたスイッチング素子と、前記ソース線と前記スイッチング素子を介して接続された画素電極とを有し、前記ソース線により画像表示に必要な信号電位を前記スイッチング素子を介して前記画素電極に供給し、
前記基板面に平行な電界を印加する横電界方式の液晶表示装置の駆動方法において、
前記スイッチング素子をオフした後における前記画素電極の正極性時と負極性時の電位をヤキツキが少なくなるように、前記画素電極の電位の正極性時と負極性時の平均値が、表示する階調により異なって設定することを特徴とする液晶表示装置の駆動方法。 - 前記信号電位の平均値は
前記信号電位を作成するソース線駆動回路に外部より入力された階調参照電圧の２値の平均値であることを特徴とする請求項１記載の液晶表示装置の駆動方法。
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