JP4106865B2

JP4106865B2 - アクティブマトリクス型表示装置および携帯端末

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Publication number: JP4106865B2
Application number: JP2000372354A
Authority: JP
Inventors: 義晴仲島; 敏一前川
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-12-07
Filing date: 2000-12-07
Publication date: 2008-06-25
Anticipated expiration: 2020-12-07
Also published as: JP2002175035A

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス型表示装置および携帯端末に関し、特にアクティブマトリクス型表示装置の駆動系を制御するための各種のタイミングパルスを発生するタイミング発生回路を搭載したアクティブマトリクス型表示装置およびこの表示装置を表示部として用いた携帯端末に関する。
【０００２】
【従来の技術】
近年、携帯電話機やＰＤＡ(Personal Digital Assistants)などの携帯端末の普及がめざましい。これら携帯端末の急速な普及の要因の一つとして、その出力表示部として搭載されている液晶表示装置が挙げられる。その理由は、液晶表示装置が原理的に駆動するための電力を要しない特性を持ち、低消費電力の表示デバイスであるためである。
【０００３】
この液晶表示装置など、画素がマトリクス状に配置され、これら画素の各々を駆動する構成の表示装置には、各画素を行単位で選択する垂直駆動系と、この垂直駆動系によって選択された行の各画素に情報を書き込む水平駆動系とが設けられている。そして、これら駆動系では、その駆動制御のために各種のタイミングパルスが用いられることになる。
【０００４】
これらのタイミングパルスは、タイミング発生回路において、専用のタイミング信号作成用カウンタ回路などを用いて、水平同期信号ＨＤ、垂直同期信号ＶＤおよびマスタークロック信号ＭＣＫに基づいて適当なタイミングで発生される。これらタイミングパルスを発生するタイミング発生回路は、従来、表示エリア部が形成される基板とは別基板である単結晶シリコン基板上に形成されていた。
【０００５】
【発明が解決しようとする課題】
上述したように、液晶表示装置に代表される表示装置において、表示駆動のための種々のタイミング信号を発生するタイミング発生回路を、表示エリア部が形成される基板とは別の基板上に形成したのでは、セットを構成する部品点数が増えるとともに、それぞれ別々のプロセスで作成しなければならないため、セットの小型化、低コスト化の妨げになるという問題があった。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、セットの小型化、低コスト化に寄与し得るアクティブマトリクス型表示装置およびこの表示装置を表示部として用いた携帯端末を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明では、電気光学素子と薄膜トランジスタを有する画素がマトリクス状に配置されてなる表示エリア部と、この表示エリア部の各画素に対して画像信号を供給する水平駆動回路と、この水平駆動回路で生成されるタイミング情報を基に当該水平駆動回路で用いるタイミング信号を発生するタイミング発生回路とを備えたアクティブマトリクス型表示装置において、
前記水平駆動回路は、
アドレス制御を行いかつタイミングデータを生成するためのカウント動作を行うシフトレジスタもしくはカウンタ回路と、
前記シフトレジスタもしくは前記カウンタ回路から順次出力されるタイミングデータに基づいて前記表示エリア部に表示する映像信号をラッチするサンプリングラッチ回路と、
前記サンプリングラッチ回路でラッチされた映像信号を１ライン単位でラッチする線順次化ラッチ回路とを有し、
前記タイミング発生回路は、前記シフトレジスタもしくは前記カウンタ回路で異なるタイミングで生成される複数の前記タイミングデータを用いて前記線順次化ラッチ回路のラッチ制御パルスを発生し、
前記タイミング発生回路を構成する少なくともトランジスタ回路は、薄膜トランジスタにより前記表示エリア部と同一基板上に一体的に形成される
構成となっている。そして、このアクティブマトリクス型表示装置は、携帯端末の表示部として用いられる。
【０００８】
上記構成のアクティブマトリクス型表示装置あるいはこれを用いた携帯端末において、水平駆動回路で生成されるタイミング情報を基に当該水平駆動回路で用いるタイミング信号を生成する、より具体的には、シフトレジスタもしくはカウンタ回路で異なるタイミングで生成される複数のタイミングデータを用いて線順次化ラッチ回路のラッチ制御パルスを生成するということは、水平駆動回路の一部をタイミング信号の生成に兼用することである。したがって、その兼用する回路分だけタイミング発生回路の回路構成を簡略化できる。特に、タイミング発生回路を構成する少なくともトランジスタ回路を、薄膜トランジスタにより表示エリア部と同一基板上に一体的に形成することで、タイミング発生回路の回路構成が極めて簡単であり、消費電力も低いことから、表示装置の狭額縁化、低コスト化、さらには低消費電力化が可能になる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る表示装置の構成例を示す概略構成図である。ここでは、例えば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明するものとする。
【００１０】
図１において、透明絶縁基板、例えばガラス基板１１上には、液晶セルを含む画素がマトリクス状に多数配置されてなる表示エリア部１２、上下一対のＨドライバ（水平駆動回路）１３Ｕ，１３ＤおよびＶドライバ（垂直駆動回路）１４とともに、Ｈドライバ１３Ｕ，１３ＤやＶドライバ１４を駆動するための各種のタイミングパルスを発生するタイミング発生回路１５が集積されている。ガラス基板１１は、能動素子（例えば、トランジスタ）を含む多数の画素回路がマトリクス状に配置形成される第１の基板と、この第１の基板と所定の間隙をもって対向して配置される第２の基板とによって構成される。そして、これら第１，第２の基板間に液晶が封入される。
【００１１】
図２に、表示エリア部１２の具体的な構成の一例を示す。ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。図２において、表示エリア部１２には、垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…と、データライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素２３が配置されている。
【００１２】
単位画素２３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００１３】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…に接続され、ソース電極がデータライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に接続されている。液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン２４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン２４との間に接続されている。共通ライン２４には、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００１４】
垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…の各一端は、図１に示すＶドライバ１４の対応する行の各出力端にそれぞれ接続される。Ｖドライバ１４は、例えばシフトレジスタによって構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，…に与えることによって垂直走査を行う。
【００１５】
一方、表示エリア部１２において、例えば、奇数番目のデータライン…，２２ｍ−１，２２ｍ＋１，…の各一端が図１に示すＨドライバ１３Ｕの対応する列の各出力端に、偶数番目のデータライン…，２２ｍ−２，２２ｍ，…の各他端が図１に示すＨドライバ１３Ｄの対応する列の各出力端にそれぞれ接続される。Ｈドライバ１３Ｕ，１３Ｄの具体的な構成の一例を図３に示す。
【００１６】
図３に示すように、Ｈドライバ１３Ｕは、シフトレジスタ２５Ｕ、サンプリングラッチ回路（データ信号入力回路）２６Ｕ、線順次化ラッチ回路２７ＵおよびＤＡ変換回路２８Ｕを有する構成となっている。シフトレジスタ２５Ｕは、水平転送クロックＨＣＫ（図示せず）に同期して各転送段から順次シフトパルスを出力することによって水平走査を行う。サンプリングラッチ回路２６Ｕは、シフトレジスタ２５Ｕから与えられるシフトパルスに応答して、入力される所定ビットのディジタル画像データを点順次にてサンプリングしてラッチする。
【００１７】
線順次化ラッチ回路２７Ｕは、サンプリングラッチ回路２６Ｕで点順次にてラッチされたディジタル画像データを１ライン単位で再度ラッチすることによって線順次化し、この１ライン分のディジタル画像データを一斉に出力する。ＤＡ変換回路２８Ｕは例えば基準電圧選択型の回路構成をとり、線順次化ラッチ回路２７Ｕから出力される１ライン分のディジタル画像データをアナログ画像信号に変換して先述した画素エリア部１２のデータライン…，２２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に与える。
【００１８】
下側のＨドライバ１３Ｄについても、上側のＨドライバ１３Ｕと全く同様に、シフトレジスタ２５Ｄ、サンプリングラッチ回路２６Ｄ、線順次化ラッチ回路２７ＤおよびＤＡ変換回路２８Ｄを有する構成となっている。なお、本例に係る液晶表示装置では、表示エリア部１２の上下にＨドライバ１３Ｕ，１３Ｄを配する構成を採ったが、これに限定されるものではなく、上下のいずれか一方のみに配する構成を採ることも可能である。
【００１９】
図１および図３から明らかなように、タイミング発生回路１５についても、Ｈドライバ１３Ｕ，１３ＤおよびＶドライバ１４と同様に、表示エリア部１２と共に同一のガラス基板１１上に集積される。ここで、例えば表示エリア部１２の上下にＨドライバ１３Ｕ，１３Ｄを配する構成を採る液晶表示装置の場合には、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の額縁エリア（表示エリア部１２の周辺エリア）にタイミング発生回路１５を搭載するのが好ましい。
【００２０】
何故ならば、Ｈドライバ１３Ｕ，１３Ｄは、上述した如くＶドライバ１４に比べて構成要素が多く、その回路面積が非常に大きくなる場合が多いことから、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の額縁エリアに搭載することで、有効画面率（ガラス基板１１に対する有効エリア部１２の面積率）を低下させることなく、タイミング発生回路１５を表示エリア部１２と同一のガラス基板１１上に集積することができるからである。
【００２１】
なお、本例に係る液晶表示装置においては、Ｈドライバ１３Ｕ，１３Ｄが搭載されていない辺の額縁エリアの一方側にはＶドライバ１４が集積されていることから、その反対側の辺の額縁エリアにタイミング発生回路１５を集積する構成を採っている。
【００２２】
また、タイミング発生回路１５の集積に際しては、表示エリア部１２の各画素トランジスタとして薄膜トランジスタＴＦＴを用いていることから、タイミング発生回路１５を構成するトランジスタとしても薄膜トランジスタを用い、少なくともこれらトランジスタ回路を表示エリア部１２と同一プロセスを用いて作成することにより、その製造が容易になるとともに、低コストにて実現できる。
【００２３】
薄膜トランジスタについては、近年の性能向上や消費電力の低下に伴って集積化が容易になっているのが現状である。したがって、タイミング発生回路１５、特に少なくともトランジスタ回路を表示エリア部１２の画素トランジスタと同じ薄膜トランジスタを用いて同一のガラス基板１１上に同一プロセスにて一体的に形成することにより、製造プロセスの簡略化に伴う低コスト化、さらには集積化に伴う薄型化、コンパクト化を図ることができる。
【００２４】
なお、ここでは、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００２５】
図４は、タイミング発生回路１５を備えた本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。ここでは、図面の簡略化のために、上側のＨドライバ１３Ｕのみを示しているが、下側のＨドライバ１３Ｄとの関係についても上側のＨドライバ１３Ｕと同様である。
【００２６】
タイミング発生回路１５は、外部から与えられる水平同期信号ＨＤ、垂直同期信号ＶＤおよびマスタークロックＭＣＫを入力とし、これらを基準にして先ず、Ｈドライバ１３Ｕのシフトレジスタ２５Ｕに与える水平スタートパルスＨＳＴおよび水平転送パルスＨＣＫ、並びにＶドライバ１４のシフトレジスタ２９に与える垂直スタートパルスＶＳＴおよび垂直転送パルスＶＣＫを発生する。
【００２７】
ここで、水平スタートパルスＨＳＴは水平同期信号ＨＤの発生後所定時間経過後に発生するパルス信号であり、水平転送パルスＨＣＫはマスタークロックＭＣＫを例えば分周することによって得られるパルス信号である。また、垂直スタートパルスＶＳＴは、垂直同期信号ＶＤの発生後所定時間経過後に発生するパルス信号であり、垂直転送パルスＶＣＫは水平転送パルスＨＣＫを例えば分周することによって得られるパルス信号である。
【００２８】
したがって、タイミング発生回路１５において、水平同期信号ＨＤ、垂直同期信号ＶＤおよびマスタークロックＭＣＫを基準にして、水平スタートパルスＨＳＴ、水平転送パルスＨＣＫ、垂直スタートパルスＶＳＴおよび垂直転送パルスＶＣＫを生成するための回路としては、数段の簡単なカウンタ回路で実現できることになる。
【００２９】
タイミング発生回路１５はさらに、Ｈドライバ１３Ｕのシフトレジスタ２５Ｕの適当な転送段から得られるタイミングデータおよびＶドライバ１４のシフトレジスタ２９の適当な転送段から得られるタイミングデータ（タイミング情報）をも入力とし、これらタイミングデータを基にして、Ｈドライバ１３Ｕで用いるタイミングパルスや、Ｖドライバ１４で用いるタイミングパルスをも発生する構成となっている。
【００３０】
ここで、Ｈドライバ１３Ｕで用いるタイミングパルスとしては、一例として、図３に示す線順次化ラッチ回路２７Ｕで用いるラッチ制御パルスが挙げられる。ただし、これに限られるものではない。一方、Ｖドライバ１４で用いるタイミングパルスとしては、一例として、表示エリア部１２の垂直方向のある期間だけ表示を行う部分表示モードのときにその表示期間を特定するための表示期間制御パルスが挙げられる。ただし、これに限られるものではない。
【００３１】
図５は、タイミング発生回路１５の具体的な構成例を示すブロック図である。ここでは、タイミング発生回路１５がＨドライバ１３Ｕのシフトレジスタ２５Ｕから与えられるタイミングデータに基づいて、線順次化ラッチ回路２７Ｕで用いるラッチ制御パルスを発生する場合を例に採って説明するものとする。
【００３２】
図５において、先ず、Ｈドライバ１３Ｕのシフトレジスタ２５Ｕは、表示エリア部１２における水平画素数Ｎ以上のＭ段のＤ型フリップフロップ（以下、ＤＦＦと記す）３１−１〜３１−Ｍによって構成されている。かかる構成のシフトレジスタ２５Ｕは、水平スタートパルスＨＳＴが与えられると、水平転送パルスＨＣＫに同期してシフト動作を行う。その結果、ＤＦＦ３１−１〜３１−Ｍの各Ｑ出力端からは、水平転送パルスＨＣＫに同期して順次パルス（タイミング情報）が出力される。
【００３３】
これらＤＦＦ３１−１〜３１−Ｍの各Ｑ出力パルスは、サンプリングパルスとしてサンプリングラッチ回路２６Ｕに順次与えられる。また、ＤＦＦ３１−１〜３１−Ｍの各Ｑ出力パルスのうち、適当な転送段のＱ出力パルス、ここでは一例として、１段目のＤＦＦ３１−１のＱ出力パルスＡと、Ｍ−１段目のＤＦＦ３１−Ｍ−１のＱ出力パルスＢとがタイミング発生回路１５に供給される。
【００３４】
タイミング発生回路１５において、ラッチ制御パルスを発生するためのラッチ制御パルス発生回路３２は、例えばＤＦＦ３３およびバッファ３４からなる構成となっている。ＤＦＦ３３は、シフトレジスタ２５Ｕから供給される１段目のＤＦＦ３１−１のＱ出力パルスＡをクロック（ＣＫ）入力、Ｍ−１段目のＤＦＦ３１−Ｍ−１のＱ出力パルスＢをクリア（ＣＬＲ）入力とし、自身の反転Ｑ出力をデータ（Ｄ）入力としている。
【００３５】
これにより、図６のタイミングチャートから明らかなように、ＤＦＦ３１−１のＱ出力パルスＡの立ち上がりタイミングからＤＦＦ３１−Ｍ−１のＱ出力パルスＢの立ち上がりタイミングまでの期間において“Ｈ”レベル（高レベル）となるパルスが、ＤＦＦ３３のＱ出力端からバッファ３４を介してラッチ制御パルスＣとして得られる。
【００３６】
上述したように、表示装置用のタイミング発生回路１５において、Ｈドライバ１３Ｕ，１３ＤやＶドライバ１４で用いるタイミングパルスの生成に、Ｈドライバ１３Ｕ，１３Ｄのシフトレジスタ２５Ｕ，２５ＤやＶドライバ１４のシフトレジスタ２９を兼用し、これらシフトレジスタから得られるタイミングデータを基にタイミングパルスを生成するようにしたことにより、カウンタ回路などの専用の回路が不要になり、回路構成を簡略化できるため、セットの小型化、低コスト化、さらには低消費電力化が可能になる。
【００３７】
特に、タイミング発生回路１５をＨドライバ１３Ｕ，１３ＤやＶドライバ１４と同様に、表示エリア部１２と共に同一のガラス基板１１上に一体的に形成した場合には、タイミング発生回路１５の回路構成が極めて簡単であり、消費電力も低いことから、ディスプレイの狭額縁化、低コスト化、さらには低消費電力化が可能になる。
【００３８】
なお、上記実施形態では、水平同期信号ＨＤ、垂直同期信号ＶＤおよびマスタークロックＭＣＫを基に水平スタートパルスＨＳＴ、水平転送パルスＨＣＫ、垂直スタートパルスＶＳＴおよび垂直転送パルスＶＣＫを発生するための回路部分についても、ガラス基板１１上に一体形成するとしたが、この回路部分についてはガラス基板１１とは別基板上に形成するようにしても良い。なぜならば、先述したように、上記の回路部分については簡単なカウンタ回路で実現できることから、別基板上に形成したとしても、周辺回路の構成がそれ程複雑化することはないからである。
【００３９】
また、上記実施形態では、Ｈドライバ１３Ｕ，１３ＤやＶドライバ１４がシフトレジスタを用いた構成の場合を前提とした説明したが、シフトレジスタを用いた場合に限られるものではなく、Ｈドライバ１３Ｕ，１３ＤやＶドライバ１４におけるアドレス制御を行い、かつ、タイミングデータを生成するためのカウント動作を行うものであれば、それぞれ別なタイプのカウンタ回路を用いた構成の場合にも同様に適用可能である。
【００４０】
図７は、タイミング発生回路１５を備えた本発明の他の実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図であり、図中、図４と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、上側のＨドライバ１３Ｕのみを示しているが、下側のＨドライバ１３Ｄとの関係についても上側のＨドライバ１３Ｕと同様である。
【００４１】
本実施形態に係るアクティブマトリクス型表示装置では、タイミング発生回路１５に加えて電源回路１６を備え、この電源回路１６についても、タイミング発生回路１５と同様に、表示エリア部１２と共に同一のガラス基板１１上に一体的に形成した構成を採っている。
【００４２】
電源回路１６は、例えばチャージポンプ型の電源電圧変換回路（ＤＣ−ＤＣコンバータ）からなり、外部から与えられる単一の直流電源電圧ＶＣＣを電圧値の異なる複数種類の直流電圧に変換し、これら直流電圧をＨドライバ１３Ｕ，１３ＤやＶドライバ１４などに与える。そして、本実施形態においては、タイミング発生回路１５は、この電源回路１６で用いるタイミングパルスをも発生する構成を採っている。
【００４３】
電源回路１６の具体的な構成について説明する。ここでは、電源回路１６として例えばチャージポンプ型の電源電圧変換回路を用いる場合を例に採って説明するものとする。
【００４４】
図８は、チャージポンプ型の電源電圧変換回路の構成例を示す回路図であり、（Ａ）は負電圧発生タイプを、（Ｂ）は昇圧タイプをそれぞれ示している。このチャージポンプ型電源電圧変換回路に対してはタイミング発生回路１５から、スイッチング動作を行うためのクロックパルスやクランプ動作を行うためのクランプ用パルスがタイミングパルスとして与えられることになる。
【００４５】
図８において、単一の直流電源電圧ＶＣＣを与える電源とグランド（ＧＮＤ）との間には、ＰchＭＯＳトランジスタＱｐ１１とＮchＭＯＳトランジスタＱｎ１１とが直列に接続され、かつ各ゲートが共通に接続されてＣＭＯＳインバータ３６を構成している。このＣＭＯＳインバータ３６のゲート共通接続点には、タイミング発生回路１５から供給されるタイミングパルスがスイッチングパルスとして印加される。
【００４６】
ＣＭＯＳインバータ３６のドレイン共通接続点（ノードＢ）には、コンデンサＣ１１の一端が接続されている。コンデンサＣ１１の他端には、ＮchＭＯＳトランジスタＱｎ１２のドレインおよびＰＭＯＳトランジスタＱｐ１２のソースがそれぞれ接続されている。ＮchＭＯＳトランジスタＱｎ１２のソースとグランドとの間には、負荷コンデンサＣ１２が接続されている。
【００４７】
ＣＭＯＳインバータ３６のゲート共通接続点には、コンデンサＣ１３の一端が接続されている。コンデンサＣ１３の他端には、ダイオードＤ１１のアノードが接続されている。コンデンサＣ１３の他端にはさらに、ＮchＭＯＳトランジスタＱｎ１２およびＰchＭＯＳトランジスタＱｐ１２の各ゲートがそれぞれ接続されている。ＰchＭＯＳトランジスタＱｐ１２のドレインは接地されている。
【００４８】
コンデンサＣ１３の他端とグランドとの間には、ＰchＭＯＳトランジスタＱｐ１３が接続されている。このＰchＭＯＳトランジスタＱｐ１３のゲートには、タイミング発生回路１５から供給されるタイミングパルス、即ちクランプ用パルスがレベルシフト回路３７でレベルシフトされて与えられる。これらＰchＭＯＳトランジスタＱｐ１３およびレベルシフト回路３７は、スイッチングトランジスタ（ＮchＭＯＳトランジスタＱｎ１２およびＰchＭＯＳトランジスタＱｐ１２）のスイッチングパルス電圧をクランプするクランプ回路を構成している。
【００４９】
このクランプ回路において、レベルシフト回路３７は、本電源電圧変換回路に入力される電源電圧ＶＣＣを正側回路電源、負荷コンデンサＣ１２の両端から導出される本回路の出力電圧Ｖｏｕｔを負側回路電源とし、タイミング発生回路１５から供給される振幅ＶＣＣ−０［Ｖ］のクランプ用パルスを、振幅ＶＣＣ−Ｖｏｕｔ［Ｖ］のクランプ用パルスにレベルシフトしてＰchＭＯＳトランジスタＱｐ１３のゲートに与える。これにより、ＰchＭＯＳトランジスタＱｐ１３のスイッチング動作がより確実に行われることになる。
【００５０】
次に、上記構成の負電圧発生タイプのチャージポンプ型電源電圧変換回路における回路動作について、図９（Ａ）のタイミングチャートを用いて説明する。なお、図９（Ａ）のタイミングチャートには、図８（Ａ）の回路におけるノードＡ〜Ｇの各信号波形Ａ〜Ｇを示している。
【００５１】
電源投入時（起動時）には、タイミング発生回路１５から供給されるスイッチングパルスに基づくコンデンサＣ１３の出力電位、即ちノードＤの電位は、先ずダイオードＤ１１によって、負側の回路電源電位であるグランド（ＧＮＤ）レベルからダイオードＤ１１のしきい値電圧Ｖｔｈ分だけレベルシフトした電位に“Ｈ”レベルクランプされる。
【００５２】
そして、スイッチングパルスが“Ｌ”レベル（０Ｖ）のときは、ＰchＭＯＳトランジスタＱｐ１１，Ｑｐ１２がオン状態となるため、コンデンサＣ１１が充電される。このとき、ＮchＭＯＳトランジスタＱｎ１１がオフ状態にあるため、ノードＢの電位がＶＣＣレベルとなる。次いで、スイッチングパルスが“Ｈ”レベル（ＶＣＣ）になると、ＮchＭＯＳトランジスタＱｎ１１，Ｑｎ１２がオン状態となり、ノードＢの電位がグランドレベル（０Ｖ）になるため、ノードＣの電位が−ＶＣＣレベルとなる。このノードＣの電位がそのままＮchＭＯＳトランジスタＱｎ１２を通して出力電圧Ｖｏｕｔ（＝−ＶＣＣ）となる。
【００５３】
次に、出力電圧Ｖｏｕｔがある程度立ち上がると（起動プロセス終了時）、クランプパルス用のレベルシフト回路３７が動作を始める。このレベルシフト回路３７が動作し始めると、タイミング発生回路１５から供給される振幅ＶＣＣ−０［Ｖ］のクランプ用パルスは、当該レベルシフト回路３７において、振幅ＶＣＣ−Ｖｏｕｔ［Ｖ］のクランプ用パルスにレベルシフトされ、しかる後ＰchＭＯＳトランジスタＱｐ１３のゲートに印加される。
【００５４】
このとき、クランプ用パルスの“Ｌ”レベルが出力電圧Ｖｏｕｔ、即ち−ＶＣＣであるため、ＰchＭＯＳトランジスタＱｐ１３が確実にオン状態となる。これにより、ノードＤの電位は、グランドレベルからダイオードＤ１１のしきい値電圧Ｖｔｈ分だけレベルシフトした電位ではなく、グランドレベル（負側の回路電源電位）にクランプされる。これにより、以降のポンピング動作において、特にＰchＭＯＳトランジスタＱｐ１２に対して十分な駆動電圧が得られる。
【００５５】
上記構成のチャージポンプ型電源電圧変換回路では、その出力部に設けられたスイッチ素子（ＮchＭＯＳトランジスタＱｎ１２およびＰchＭＯＳトランジスタＱｐ１２）に対する制御パルス（スイッチングパルス）電圧を、本回路の起動時には先ずダイオードＤ１１によるクランプ、起動プロセス終了後はＰchＭＯＳトランジスタＱｐ１３およびレベルシフト回路３７からなるクランプ回路によるクランプ、というように２段階に分けてクランプする動作が行われるため、特にＰchＭＯＳトランジスタＱｐ１２に対して十分な駆動電圧をとることができる。
【００５６】
これにより、ＰchＭＯＳトランジスタＱｐ１２において十分なスイッチング電流が得られるようになるため、安定したＤＣ−ＤＣ変換動作が行えるようになるとともに、変換効率を向上させることができる。特に、ＰchＭＯＳトランジスタＱｐ１２のトランジスタサイズを大きくしなくても、十分なスイッチング電流が得られるため、小面積の回路規模にて電流容量の大きな電源電圧変換回路を実現できる。その効果は、しきい値Ｖｔｈが大きいトランジスタ、例えば薄膜トランジスタを用いた場合に特に大きい。
【００５７】
図８（Ｂ）に示す昇圧タイプのＤＤコンバータにおいても、基本的な回路構成および回路動作は同じである。
【００５８】
すなわち、図８（Ｂ）において、スイッチングトランジスタおよびクランプ用トランジスタ（ＭＯＳトランジスタＱｐ１４，Ｑｎ１４，Ｑｎ１３）が、図８（Ａ）の回路のＭＯＳトランジスタＱｎ１２，Ｑｐ１２，Ｑｐ１３と逆導電型となるとともに、ダイオードＤ１１がコンデンサＣ１１の他端と電源（ＶＣＣ）との間に接続され、かつレベルシフト回路３７が本回路の出力電圧Ｖｏｕｔを正側回路電源とし、グランドレベルを負側回路電源とした構成となっており、この点が図８（Ａ）の回路と構成上相違するのみである。
【００５９】
回路動作上においても、基本的には、図８（Ａ）の回路と全く同じである。異なるのは、スイッチングパルス電圧（制御パルス電圧）が起動時に先ずダイオードクランプされ、起動プロセス終了時にＶＣＣレベル（正側の回路電源電位）にクランプされ、また出力電圧Ｖｏｕｔとして電源電圧ＶＣＣの２倍の電圧値２×ＶＣＣが導出される点だけである。図９（Ｂ）に、図８（Ｂ）の回路におけるノードＡ〜Ｇの各信号波形Ａ〜Ｇのタイミングチャートを示す。
【００６０】
以上述べたチャージポンプ型の電源電圧変換回路の回路構成は一例に過ぎず、チャージポンプ回路の回路構成としては種々の改変が可能であり、上記の回路構成例に限定されるものではない。
【００６１】
なお、上記各実施形態では、タイミング発生回路１５で発生するタイミングパルスとして、Ｈドライバ１３Ｕ，１３Ｄのラッチ回路２７Ｕ，２７Ｄで用いるラッチ制御パルスと、チャージポンプ型電源電圧変換回路からなる電源回路１６で用いるスイッチングパルスおよびクランプ用パルスを例に挙げたが、これらに限られるものではない。
【００６２】
一例として、Ｖドライバ１４が、出力イネーブルパルスが与えられることによって走査パルスを出力する出力イネーブル回路を有する構成をとる場合には、その出力イネーブル回路で用いる出力イネーブルパルスや、あるいは表示装置が省電力モードの一態様である表示エリア部の一部の領域にのみ情報を表示する一部画面表示モードを選択的にとる構成の場合には、その一部画面表示モードの制御信号（コントロールパルス）などであっても良い。
【００６３】
また、上記各実施形態に係るアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。
【００６４】
図１０は、本発明が適用される携帯端末、例えば携帯電話機の構成の概略を示す外観図である。
【００６５】
本例に係る携帯電話機は、装置筐体４１の前面側に、スピーカ部４２、表示部４３、操作部４４およびマイク部４５が上部側から順に配置された構成となっている。かかる構成の携帯電話機において、表示部４３には例えば液晶表示装置が用いられ、この液晶表示装置として、先述した各実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
【００６６】
このように、携帯電話機などの携帯端末において、先述した各実施形態に係るアクティブマトリクス型液晶表示装置を表示部４３として用いることにより、当該液晶表示装置に搭載されるタイミング発生回路の回路構成が簡単で、表示装置の小型化、低コスト化、さらには低消費電力化を図ることができるため、端末本体の小型化、低コスト化、さらには低消費電力化が可能となる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、アクティブマトリクス型表示装置あるいはこれを表示部として用いた携帯端末において、水平駆動回路を構成するシフトレジスタもしくはカウンタ回路で異なるタイミングで生成される複数のタイミングデータを用いて線順次化ラッチ回路のラッチ制御パルスを生成するようにしたことにより、水平駆動回路の一部をタイミング信号の生成に兼用できる分だけタイミング発生回路の回路構成を簡略化でき、特にタイミング発生回路を構成する少なくともトランジスタ回路を、薄膜トランジスタにより表示エリア部と同一基板上に一体的に形成することで、タイミング発生回路の回路構成が極めて簡単であり、消費電力も低いため、セットの小型化、低コスト化、さらには低消費電力化が可能になる。
【図面の簡単な説明】
【図１】本発明に係るアクティブマトリクス型表示装置の構成例を示す概略構成図である。
【図２】液晶表示装置の表示エリア部の構成例を示す回路図である。
【図３】Ｈドライバの具体的な構成の一例を示すブロック図である。
【図４】本発明の一実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図５】タイミング発生回路の具体的な構成の一例を示すブロック図である。
【図６】タイミング発生回路の動作説明のためのタイミングチャートである。
【図７】本発明の他の実施形態に係るアクティブマトリクス型表示装置の構成例を示すブロック図である。
【図８】チャージポンプ型電源電圧変換回路の構成例を示す回路図であり、（Ａ）は負電圧発生タイプを、（Ｂ）は昇圧タイプをそれぞれ示している。
【図９】チャージポンプ型電源電圧変換回路の回路動作を説明するためのタイミングチャートであり、（Ａ）は負電圧発生タイプの場合を、（Ｂ）は昇圧タイプの場合をそれぞれ示している。
【図１０】本発明に係る携帯端末である携帯電話機の構成の概略を示す外観図である。
【符号の説明】
１１…ガラス基板、１２…表示エリア部、１３Ｕ，１３Ｄ…Ｈドライバ（水平駆動回路）、１４…Ｖドライバ（垂直駆動回路）、１５…タイミング発生回路、１６…電源回路、２３…単位画素、２５Ｕ，２５Ｄ，２９…シフトレジスタ、３１−１〜３１−Ｍ，３２…ラッチ制御パルス発生回路、３３…Ｄ型フリップフロップ（ＤＦＦ）

Claims

電気光学素子と薄膜トランジスタを有する画素がマトリクス状に配置されてなる表示エリア部と、
前記表示エリア部の各画素に対して画像信号を供給する水平駆動回路と、
前記水平駆動回路で生成されるタイミング情報を基に当該水平駆動回路で用いるタイミング信号を発生するタイミング発生回路とを備え、
前記水平駆動回路は、
アドレス制御を行いかつタイミングデータを生成するためのカウント動作を行うシフトレジスタもしくはカウンタ回路と、
前記シフトレジスタもしくは前記カウンタ回路から順次出力されるタイミングデータに基づいて前記表示エリア部に表示する映像信号をラッチするサンプリングラッチ回路と、
前記サンプリングラッチ回路でラッチされた映像信号を１ライン単位でラッチする線順次化ラッチ回路とを有し、
前記タイミング発生回路は、前記シフトレジスタもしくは前記カウンタ回路で異なるタイミングで生成される複数の前記タイミングデータを用いて前記線順次化ラッチ回路のラッチ制御パルスを発生し、
前記タイミング発生回路を構成する少なくともトランジスタ回路は、薄膜トランジスタにより前記表示エリア部と同一基板上に一体的に形成される
ことを特徴とするアクティブマトリクス型表示装置。
前記表示エリア部の一部の領域にのみ情報を表示する一部画面表示モードを選択的にとり、
前記タイミング発生回路は、前記水平駆動回路のシフトレジスタもしくはカウンタ回路から順次出力されるタイミングデータに基づいて前記一部画面表示モードの制御信号を発生する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
前記電気光学素子が液晶セルである
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
前記電気光学素子がエレクトロルミネッセンス素子である
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
単一の直流電圧を電圧値の異なる複数種類の直流電圧に変換して少なくとも前記水平駆動回路に与える電源回路を有し、
前記タイミング発生回路は、前記電源回路で用いるタイミング信号をも発生する
ことを特徴とする請求項１記載のアクティブマトリクス型表示装置。
前記電源回路は、チャージポンプ型電源電圧変換回路であり、
前記タイミング信号は前記チャージポンプ型電源電圧変換回路で用いるスイッチングパルスである
ことを特徴とする請求項５記載のアクティブマトリクス型表示装置。
表示部として、
電気光学素子と薄膜トランジスタを有する画素がマトリクス状に配置されてなる表示エリア部と、
前記表示エリア部の各画素に対して画像信号を供給する水平駆動回路と、
前記水平駆動回路で生成されるタイミング情報を基に当該水平駆動回路で用いるタイミング信号を発生するタイミング発生回路とを具備するアクティブマトリクス型表示装置を用い、
前記水平駆動回路は、
アドレス制御を行いかつタイミングデータを生成するためのカウント動作を行うシフトレジスタもしくはカウンタ回路と、
前記シフトレジスタもしくは前記カウンタ回路から順次出力されるタイミングデータに基づいて前記表示エリア部に表示する映像信号をラッチするサンプリングラッチ回路と、
前記サンプリングラッチ回路でラッチされた映像信号を１ライン単位でラッチする線順次化ラッチ回路とを有し、
前記タイミング発生回路は、前記シフトレジスタもしくは前記カウンタ回路で異なるタイミングで生成される複数の前記タイミングデータを用いて前記線順次化ラッチ回路のラッチ制御パルスを発生し、
前記タイミング発生回路を構成する少なくともトランジスタ回路は、薄膜トランジスタにより前記表示エリア部と同一基板上に一体的に形成される
ことを特徴とする携帯端末。
前記アクティブマトリクス型表示装置は、前記電気光学素子として液晶セルを用いた液晶表示装置である
ことを特徴とする請求項７記載の携帯端末。
前記アクティブマトリクス型表示装置は、前記電気光学素子としてエレクトロルミネッセンス素子を用いたエレクトロルミネッセンス表示装置である
ことを特徴とする請求項７記載の携帯端末。