JP4075609B2

JP4075609B2 - 音処理および表示処理回路

Info

Publication number: JP4075609B2
Application number: JP2002374088A
Authority: JP
Inventors: 泉鳥山
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-12-25
Filing date: 2002-12-25
Publication date: 2008-04-16
Anticipated expiration: 2022-12-25
Also published as: JP2004205762A

Description

【０００１】
【発明の属する技術分野】
この発明は、楽音、効果音等の音の処理および表示画像の処理が共に必要とされるゲーム機等に用いて好適な音処理および表示処理回路に関する。
【０００２】
【従来の技術】
図３は、従来のパチンコ、パチスロ等のゲーム機に用いられている音処理および表示処理回路の構成を示すブロック図である。この図において、符号１はＣＰＵ（中央処理装置）、２はＣＰＵ１のバスライン、３は音源回路である。この音源回路３はＣＰＵ１の指示に基づいてディジタル楽音データを生成し、バッファメモリ４へ出力する。バッファメモリ４は音源回路３から出力される楽音データを一時記憶し、遅延メモリ５へ出力する。
【０００３】
遅延メモリ５は、楽音データを遅延させるためのメモリである。発生楽音に、残響効果等の効果を与えるためには、発生楽音を数ｍｍｓｅｃ〜数ｓｅｃ遅延させた楽音を形成し、その遅延楽音と発生楽音を適宜の比率でミキシングする。遅延メモリは、その際の遅延楽音を生成するためのメモリである。この遅延メモリ５内の楽音データは、順次読み出され、バッファメモリ６に書き込まれる。
【０００４】
バッファメモリ６は、複数のデータ出力端子を有し、複数の遅延楽音データを音出力回路７へ出力する。音出力回路７は、音源回路３から出力される楽音データと、バッファメモリ６から出力される遅延楽音データに適宜の係数を乗算したデータとをミキシングし、そのミキシングしたデータをアナログ信号に変換してＬ（レフト）楽音信号、Ｒ（ライト）楽音信号を形成し、スピーカ（図示略）へ出力する。
【０００５】
また、１１は描画処理回路であり、ＣＰＵ１から供給される描画情報を表示ドット対応の表示データに変換し、バッファメモリ１２へ出力する。バッファメモリ１２は描画処理回路１１から出力される表示データを一時記憶し、表示メモリ１３へ出力する。表示メモリ１３は表示ドット対応で表示データを記憶するメモリ（フレームメモリ）であり、表示装置（図示略）の水平走査のタイミングに同期したクロックパルスに従って各データが読み出され、バッファメモリ１４を介して表示用回路１５へ出力される。表示用回路１５は、バッファメモリ１４を介して入力された表示データをアナログ表示信号に変換し、ＣＲＴ等の表示装置へ出力する。
【０００６】
【発明が解決しようとする課題】
上述したように、従来の音処理および表示処理回路は、遅延楽音データ生成用の遅延メモリと表示メモリとにそれぞれ個別のメモリを使用しており、このため、遅延楽音を多種類生成しようとしたり、表示解像度あるいは表示色を増やそうとした場合に、それぞれのメモリの容量を大きくする以外に方法がなかった。
この発明は、このような事情を考慮してなされたもので、その目的は、メモリ容量を増やすことなく、しかも、遅延楽音を増やしたり、表示解像度あるいは表示色を増やすことが可能となる音処理および表示処理回路を提供することにある。
【０００７】
【課題を解決するための手段】
この発明は、上記の課題を解決するためになされたもので、音データが一時記憶される第１のバッファメモリと、表示データが一時記憶される第２のバッファメモリと、前記第１、第２のバッファメモリ内のデータが書き込まれる単一のデータメモリと、前記データメモリから読み出された音データが記憶される第３のバッファメモリと、前記データメモリから読み出された表示データが記憶される第４のバッファメモリと、前記第３のバッファメモリ内の音データと前記第１のバッファメモリへ供給される前記音データとに基づいて音信号を形成する音出力回路と、前記第４のバッファメモリ内の表示データに基づいて表示信号を形成する表示用回路とを具備することを特徴とする音処理および表示処理回路である。
【０００８】
また、本発明は、音処理および表示処理回路において、前記音データ及び前記表示データはビット列のデータであり、前記音出力回路は、前記第３のバッファメモリ内の音データに一定の係数を乗算し、その乗算結果と前記第１のバッファメモリへ供給される前記音データとに基づいて音信号を形成することを特徴とする。
また、本発明は、音処理および表示処理回路において、前記音データ及び前記表示データはビット列のデータであり、前記第３のバッファメモリから出力される音データに係数を乗算する乗算手段と、前記乗算手段の乗算結果と前記第１のバッファメモリへ供給される前記音データとを加算する加算手段と、前記加算手段の出力を前記第１のバッファメモリへ書き込む書込手段とを設けたことを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照し、この発明の一実施の形態について説明する。図１は同実施の形態による音処理および表示処理回路の構成を示すブロック図である。この図において、符号２１はＣＰＵ、２２はＣＰＵ２１のバスライン、２３は音源回路である。この音源回路２３はＣＰＵ２１の指示に基づいて楽音データを生成し、バッファメモリ２４へ出力する。バッファメモリ２４は音源回路２３から出力される楽音データを、制御回路２５から出力される読込信号に基づいて一時記憶し、記憶した楽音データをセレクタ２６へ出力する。
【００１０】
２７は描画処理回路であり、ＣＰＵ２１から供給される描画情報を表示ドット対応の表示データに変換し、バッファメモリ２８へ出力する。バッファメモリ２８は描画処理回路２７から出力される表示データを、制御回路２５から出力される読込信号に基づいて一時記憶し、記憶した表示データをセレクタ２６へ出力する。セレクタ２６は、制御回路２５からの選択信号に基づいてバッファメモリ２４または２８の出力データの一方を選択し、バッファメモリ３０へ出力する。バッファメモリ３０は、セレクタ２６の出力データを制御回路２５から出力される読込信号に基づいて一時記憶し、記憶したデータをメモリ３１へ出力する。
【００１１】
メモリ３１は、読み／書き可能な半導体メモリである。このメモリ３１は、楽音形成および画像表示の双方に使用される共用メモリであり、バッファメモリ３０から出力される楽音データおよび表示データが共に記憶される。
バッファメモリ３３は、メモリ３１から出力されるデータを制御回路２５から出力される読込信号に基づいて一時記憶し、記憶したデータをバッファメモリ３４および３５へ出力する。バッファメモリ３４は、制御回路２５から出力される読込信号に基づいてバッファメモリ３３から出力される楽音データを読み込み、音出力回路３６へ出力する。バッファメモリ３５は、制御回路２５から出力される読込信号に基づいてバッファメモリ３３から出力される表示データを読み込み、表示用回路３７へ出力する。
【００１２】
制御回路２５はシステムクロックＣＫに基づいて各読込信号およびセレクタ２６の選択信号を形成し、バッファメモリ２４，２８，３０，３３〜３５およびセレクタ２６へ出力する。
音出力回路３６は、音源回路２３から出力される楽音データと、バッファメモリ３４から出力される遅延楽音データに適宜の係数を乗算したデータとをミキシングし、そのミキシングしたデータをサウンド用クロックパルスＣＫｓのタイミングでアナログ信号に変換してＬ楽音信号、Ｒ楽音信号を形成し、スピーカ（図示略）へ出力する。表示用回路３７は、バッファメモリ３５を介して入力された表示データをアナログＲ信号、Ｇ信号、Ｂ信号に変換し、表示装置用クロックパルスＣＫｇのタイミングでＣＲＴ等の表示装置へ出力する。
【００１３】
なお、上記の構成において、バッファメモリ２４、２８，３０、３３〜３５、制御回路２５、セレクタ２６、メモリ３１、音出力回路３６、表示用回路３７が音処理および表示処理回路を構成し、通常、１チップＬＳＩによって構成される。
【００１４】
上述した構成において、描画処理回路２７は、表示装置の垂直帰線区間において、１画面分の表示データを逐次出力する。出力された表示データはバッファメモリ２８に読み込まれ、次いで、セレクタ２６、バッファメモリ３０を介してメモリ３１に書き込まれる。このメモリ３１に書き込まれた表示データは、表示装置の水平帰線区間毎に、１表示ライン単位で読み出され、バッファメモリ３３を介してバッファメモリ３５に書き込まれる。そして、このバッファメモリ３５に書き込まれた表示データが表示用回路３７によってアナログＲ、Ｇ、Ｂ信号に変換され、水平走査のタイミングで表示装置に逐次出力される。
【００１５】
一方、音源回路２３は、楽音データのサンプリング周波数を４８ＫＨｚとすると、約２０μｓｅｃ毎に楽音データを出力する。出力された楽音データは、順次、バッファメモリ２４に記憶される。そして、楽音データが記憶された時点において、セレクタ２６を介してバッファメモリ３０に書き込まれ、次いでメモリ３１に書き込まれる。
【００１６】
また、メモリ３１に書き込まれた楽音データは、表示データの書き込み／読み出しタイミング以外のタイミングにおいてメモリ３１から読み出され、バッファメモリ３３を介してバッファメモリ３４に書き込まれる。このバッファメモリ３４内の楽音データおよび音源回路２３から出力された楽音データに基づいてＬ、Ｒ楽音信号が形成される。
【００１７】
このように、上記実施形態によれば、１つのメモリ３１を音遅延用および表示用の双方に使用している。これにより、次のような利点が得られる。
例えば、楽音信号がサンプリング周波数を４８ＫＨｚの１６ビットデータとすると、メモリ３１に約２０μｓｅｃにつき
１６×２（Ｌ、Ｒ）＝３２ｂ（ビット）
の楽音データが書き込まれることになる。この場合、最大遅延量を１ｓｅｃとすると、
３２×４８Ｋ＝１５３６Ｋｂ（ビット）≒０．２ＭＢ（バイト）
のメモリ容量が必要である。
【００１８】
また、遅延音をメモリ３１から読み出すためのメモリバンド幅は、１００種類の遅延量を生成する場合、
４８Ｋ×１００×１６×２＝約１６０Ｍｂｐｓ（メガビットパーセカンド）
となる。
【００１９】
一方、表示装置が、例えば、６４０×４８０ドットの解像度で、各ドットにつき、２４ｂ（ビット）＝２６００万色の表示を行う場合、表示に必要なメモリ容量は、６４０×４８０×２４＝約７．４Ｍｂ（２画面分で約１５Ｍｂ＝２ＭＢ（バイト）））となる。また、表示のためにメモリ３１を読み出す際のバンド幅は、表示装置の水平表示周期が１６ＫＨｚとすると、
６４０×２４×１６ＫＨｚ＝約２４０Ｍｂｐｓ
となる。さらに、描画のための表示処理（画面の切換、キャラクタの動き）の為にこの数十倍以上のバンド幅を必要とする。
【００２０】
いま、メモリ３１のビット幅を１２８ビット、アクセス周期を１００ＭＨｚとすると、最大アクセスバンド幅は、
１２８×１００ＭＨｚ＝１２８００Ｍｂｐｓ
となり、従って、描画の表示処理に使用できるバンド幅は、（音処理の１６０Ｍｂｐｓと表示の２４０Ｍｂｐｓを引いて）
１２８００−１６０−２４０＝約１２４００Ｍｂｐｓ
となり、通常の描画処理に対応できる。
また、音遅延処理のメモリとして表示処理のメモリと物理的に別のものを用いる場合、同種のメモリを使うと、２ＭＢのメモリに対してバンド幅はごくわずかしか使用しないことになる。
【００２１】
このように、音処理においては、遅延用にメモり容量は多く必要であるが、バンド幅は比較的小さくてよく、一方、表示処理においては、描画性能アップのために比較的大きなバンド幅を必要とする。したがって、音用と、表示用とでメモリを分けるより、メモリを一体化することによりバンド幅を有効に利用でき、描画性能も充分である。
【００２２】
また、上記実施形態は１つのメモリ３１を用いているので、最大遅延量と最大解像度・色数のトレードオフを活用してメモリの有効利用ができる。すなわち、上記の例において、色数を２６００万色（２４ビット）から３万２０００色（１６ビット）に減らすと、遅延量を１ｓｅｃから１．３ｓｅｃに伸ばすことができる。逆に、遅延量を１ｓｅｃから０．４５ｓｅｃに減らすと、解像度を８００×６００ドット（２６００万色）とすることができる。
【００２３】
次に、この発明の第２の実施形態について説明する。図２はこの発明の第２の実施形態の構成を示すブロック図であり、この図において図１の各部に対応する部分には同一の符号が付してある。この図に示す実施形態が図１に示すものと異なる点は、バッファ３４の各出力に各々係数Ｋ１、Ｋ２・・・Ｋｎを乗算する(重み付けする）乗算回路４１−１〜４１−ｎと、これら乗算回路４１−１〜４１−ｎの各出力および音源回路２３の出力を加算してバッファ２４へ出力する加算回路４２が設けられている点である.
この第２の実施形態によれば、音処理にＩＩＲフィルタ処理を施すことができる。また、係数Ｋ１〜Ｋｎをいずれも０とすれば、図１の回路と同じになり、音処理にＦＩＲフィルタ処理を施すことができる。すなわち、図２の回路によれば、発生楽音にＩＩＲフィルタ処理、ＦＩＲフィルタ処理のいずれをも適用することが可能となる。
【００２４】
【発明の効果】
以上説明したように、この発明によれば、メモリ容量を増やすことなく、遅延音をより多数生成したり、表示解像度上げあるいは表示色を増やすことが可能となる効果が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による音処理および表示処理回路の構成を示すブロック図である。
【図２】この発明の第２の実施形態による音処理および表示処理回路の構成を示すブロック図である。
【図３】従来の音処理および表示処理回路の構成を示すブロック図である。
【符号の説明】
２１…ＣＰＵ、２３…音源回路、２４、２８、３０、３３、３４、３５…バッファメモリ、２５…制御回路、２６…セレクタ、２７…描画処理回路、３１…メモリ、３６…音出力回路、３７…表示用回路。

Claims

音データが一時記憶される第１のバッファメモリと、
表示データが一時記憶される第２のバッファメモリと、
前記第１、第２のバッファメモリ内のデータが書き込まれる単一のデータメモリと、
前記データメモリから読み出された音データが記憶される第３のバッファメモリと、
前記データメモリから読み出された表示データが記憶される第４のバッファメモリと、
前記第３のバッファメモリ内の音データと前記第１のバッファメモリへ供給される前記音データとに基づいて音信号を形成する音出力回路と、
前記第４のバッファメモリ内の表示データに基づいて表示信号を形成する表示用回路と、
を具備することを特徴とする音処理および表示処理回路。
前記音データ及び前記表示データはビット列のデータであり、
前記音出力回路は、前記第３のバッファメモリ内の音データに一定の係数を乗算し、その乗算結果と前記第１のバッファメモリへ供給される前記音データとに基づいて音信号を形成することを特徴とする請求項１に記載の音処理および表示処理回路。
前記音データ及び前記表示データはビット列のデータであり、
前記第３のバッファメモリから出力される音データに係数を乗算する乗算手段と、前記乗算手段の乗算結果と前記第１のバッファメモリへ供給される前記音データとを加算する加算手段と、前記加算手段の出力を前記第１のバッファメモリへ書き込む書込手段とを設けたことを特徴とする請求項１または請求項２に記載の音処理および表示処理回路。