JP4048577B2 - 共通の反対側表面電極を基準としたゲートを有するトライアック回路網 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、現在トライアックと称される中出力の双方向スイッチに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
通常、第１の表面即ちトライアックの後表面は、ラジエータ（ヒートシンク）に接続しなければならず、トライアックの第１の主端子を形成する一定のメタライゼーションで覆われている。反対側表面即ち前表面は、トライアックの第２の主端子を形成する広い範囲の第２のメタライゼーションと、制御端子即ちトライアックのゲートを少なくとも１つ形成する１つ以上の副次的メタライゼーションとで覆われている。
【０００３】
通常、制御端子を、同一の前表面上に配置された第２の主端子に対する基準とする。これは欠点となり得る。特にモノリシックか又はそうでないかで実現するしようとする際に、数個のトランジスタがラジエータ上にも備えられるグランドに通常接続された共通の主端子（第１又は第２）を有する。このような配置において、数個のトライアックの第１の主端子（後表面上の主端子）は、共に接続され、且つグランドに接続された共通のラジエータ上に備えられる。これにより、数個のトライアックのゲートは、高く且つできる限り差のある電位となる第２の主端子（即ち、前表面上の主端子）を基準とした信号によって制御される。異なるトライアックを選択的に制御するために、制御回路は、高く且つできるだけ別の電圧である基準電圧を提供する必要がある。従って、比較的複雑な制御回路を実現するという問題が発生する。代わりに、グランドに共通に接続されたそれらの第２の主端子（前表面上の主端子）を有しており、冷却用のラジエータ上に備えられ且つ異なる電位となる後表面を有している（結果的に１つのトライアック当たり１つのラジエータか又は分離したアセンブリを必要とする）個々のトライアックが用いられなければならない。
【０００４】
この状態は大多数の装置に見られる。例えば、洗濯機において、数個のトライアックは、ポンプ、ソレノイド動作の注入弁、種々の分配器等を制御するために用いられる。このような中出力のトライアックは、同一のプログラマユニットと、基準とされるゲートがその上で相互に接続されるそれらの主端子とによって制御される。これらの主端子はゲートとして同一の側上に配置されるために、モノリシック構造を実現し、且つ同一のラジエータ上の共通端子に対応するメタライゼーションを鑞付けすることが不可能となる。なぜなら、これにより同一表面上に配置されたゲートメタライゼーションは、短絡回路となる。このような形態は、多くの他のシステム、例えばエンジンがシャッタを閉じるためのコイルと、その開くための他のコイルとをその中に含むローリングシャッタの制御において見られる。
【０００５】
従って、本発明の目的は、数個のトライアックを共通の電極を有して回路網内にアセンブルでき、該共通の電極は制御電極に印加された電圧が選択される基準を形成するようなトライアック構造を提供することにある。
【０００６】
本発明の他の目的は、他の主端子上のバイアス（主電圧の正又は負の半波）に注意することなく、制御電圧が共通の基準主端子に対して同一のバイアスを常に有する交番電流のためのこのような構造を提供することにある。
【０００７】
本発明の他の目的は、トライアック回路網を備えるモノリシック構造を提供することにある。
【０００８】
本発明の他の目的は、サイリスタ及びトライアックを製造するための現在用いられる方法で製造することを容易にするこのようなモノリシック構造を提供することにある。
【０００９】
【課題を解決するための手段】
これらの目的を達成するために、本発明は、各トライアックが、前表面及び後表面を有する第１の導電型の半導体基板と、前記後表面側上の第２の導電型の層と、前記層を前記前表面に接続している第２の導電型の深い拡散と、前記前表面側上における、第１の導電型の第１の領域を含む第２の導電型の第１のウェルと、前記前表面側上における、第２の導電型の第２のウェルと、実質的に第２のウェルに対向する、前記後表面側上における第１の導電型の第２の領域と、前記前表面側上における、第１の導電型の第３の領域を含む第２の導電型の第３のウェルとを含むトライアック回路網を提供する。第１のメタライゼーションは前記後表面側上の第１の主電極に対応しており、前記前表面側上の第２のメタライゼーションは前記第１の領域及び前記第２のウェルの上表面を覆い且つ第２の主電極に対応しており、第３のメタライゼーションは前記第３のウェル及び前記第３の領域の一方を覆っており、第４のメタライゼーションは前記第３のウェル及び第３の領域の他方を前記深い拡散の上表面に接続している。
【００１０】
本発明の一実施形態によれば、全てのトライアックは同一の半導体基板内に形成されており、前記第１のメタライゼーションは前記後表面を覆う共通のメタライゼーションである。
【００１１】
本発明の一実施形態によれば、前記深い拡散は、各トライアック構造を取り囲んでいる。
【００１２】
本発明の一実施形態によれば、前記第１の導電型がＮ型である。
【００１３】
本発明の一実施形態によれば、前記制御端子は前記第３の領域に接続されており、更に前記第１の主電極の電位に対して正電圧をこの制御端子に印加するための手段を含んでいる。
【００１４】
本発明の一実施形態によれば、前記制御端子は、前記第３のウェルに接続されており、更に、前記第１の主電極の電位に対して負電圧をこの制御端子に印加するための手段を含んでいる。
【００１５】
【発明の実施の形態】
本発明のこれらの目的、特徴及び効果等は、添付図に関連する特別の実施形態の何ら限定されない以下の説明の中で詳細に説明されている。
【００１６】
本発明は、各トライアックが、ＮＰＮＰ領域からなる第１のサイリスタと、ＰＮＰＮ領域からなる第２のサイリスタとを含み、且つＰ型の深い拡散で囲んでいるＮ型半導体基板を含んでいるトライアック回路網に関する。Ｐ型ウェルは前表面側上にＮ型領域を含む。第１のメタライゼーションは第１の主電極に対応しており、第２のメタライゼーションは第２の主電極に対応しており、第３のメタライゼーションはＮ型領域を覆って且つゲート端子に接続されており、第４のメタライゼーションはＰ型ウェルを深い拡散の上表面に接続している。
【００１７】
半導体部品の表現で従来行われるように、図１Ａ及び図２Ａの断面図は、極めて簡単化されており、実際の縮尺ではない。より実際の実現の一例について、一方は図３Ａ及び図３Ｂの平面図に関連すべきである。
【００１８】
図１Ａの構造は、軽くドープされたＮ型半導体基板１上に基づいて形成される。このトライアックは、従来、２つの逆平行の垂直サイリスタＴｈ１及びＴｈ２を含む。サイリスタＴｈ１のアノードは、基板の後又は下表面側上に形成されたＰ型層２に対応する。そのカソードは、Ｐ型ウェル４内の前又は上表面側上に形成された第２の導電型の領域３に対応する。サイリスタＴｈ２のアノードは、前又は上表面側上に形成されたＰ型ウェル５に対応しており、そのカソードは、層２の後又は下表面側上に形成されたＮ型領域６に対応する。このトライアックはウェル型と称されており、即ちその周辺は前表面からＰ型層２へ拡張する強くドープされたＰ型領域７からなる。従来、領域７は、基板の２つの表面から深い拡散によって得られる。後表面は、トライアックの第１の主端子Ａ１に対応するメタライゼーションＭ１で覆われており、領域３及び５の上表面は、トライアックの第２の主端子Ａ２に対応する第２のメタライゼーションＭ２で覆われている。
【００１９】
トライアックの主な態様がずっと後方で記載されている。本発明は、そのトライアックのトリガリング構造によって他のトライアックと異なる。このトリガリング構造は、Ｎ型領域１１がその中に形成される前又は上表面上に形成されたＰ型ウェル１０を含んでいる。
【００２０】
図１Ａの実施形態において、ウェル１０の表面は、トライアックのゲート端子Ｇに接続されるメタライゼーションＭ３を有して１つのブロックを形成しており、領域１１の表面は、メタライゼーションＭ４によって周辺の深い拡散７の上表面に接続されている。
【００２１】
更に、図１Ａを参照して、表された構造に起因する異なる部品のシンボルが表されている。従って、前述のサイリスタＴｈ１及びＴｈ２は、トランジスタＴ１と同様に、領域１０及びゲートメタライゼーションＧに対応するベースと、領域１１及びメタライゼーションＭ４に対応するエミッタと（即ち、このエミッタは、トライアックの後又は下表面の第１の主電極Ａ１にウェル７及びメタライゼーションＭ４によって接続される）、基板１即ちサイリスタＴｈ１及びＴｈ２のアノードゲート領域に対応するコレクタとを表している。
【００２２】
トライアックは、以下のように動作する。端子Ａ２は端子Ａ１に対して負となり、サイリスタＴｈ１が作動する。これにより等価回路図は図１Ｂのようになる。後又は下表面の電極Ａ１の電圧に対する正電圧が、例えば約６Ｖの電圧で端子Ｇに印加されたならば、電流は、トランジスタＴ１のベース−エミッタ接合を介して端子Ｇ及びＡ１の間に流れる。このベース−エミッタ電流は、トランジスタＴ１を介するコレクタ−エミッタ電流の流れと、従ってこれにより作動するサイリスタＴｈ１のアノード及びアノードゲート間の電流の流れとを生じる。サイリスタＴｈ１の作動のための他の説明は、導通するトランジスタＴｈ１のベース−エミッタ接合が結果的に基板１及び領域４の間の接合の周辺における荷電の発生となり、即ちその非封鎖によるサイリスタＴｈ１の作動が基板１及び領域４の間の接合を封鎖するという事実となる。
【００２３】
端子Ａ２が端子Ａ１に対して正となる際に、サイリスタＴｈ２が作動され得る。等価回路図１Ｃのようになる。後又は下表面の電極Ａ１に対する正電圧が、例えば約６Ｖの電圧で端子Ｇに印加されるならば、電流がトランジスタＴ１のベース−エミッタ接合を介して端子Ｇ及びＡ１の間に流れる。このトランジスタは導通し、且つ電流は、端子Ａ２から、トランジスタＴｈ２のアノード／アノードゲート接合を経由し、トランジスタＴ１を介して、端子Ａ１へ流れる。この場合、トランジスタＴ１は、通常通り（即ち増幅器のように）動作し、且つアノードゲート電流はトランジスタ利得によって増加された注入したベース電流に実質的に等しくなる。
【００２４】
従って、制御電極Ｇが前表面上に配置されているが、トライアックは後表面電極（Ａ１）の電圧に対して所与の極性（正）を有する電圧を端子Ｇに印加することによってトリガされるトライアック構造が得られる。
【００２５】
図２Ａは、本発明の第２の実施形態の簡単な断面図を表している。半導体基板に形成された異なる領域の構造は、図１Ａに説明されたものと同じである。２つの図の間の差は、領域１１がゲートＧに接続されたメタライゼーションＭ５に接続されており、ウェル１０が周辺の深い拡散７にメタライゼーション６によって接続されている。
【００２６】
従って、領域１１に対応し且つメタライゼーションＭ５によってゲートＧに接続されるエミッタと、ウェル１０に対応し且つメタライゼーションＭ６及び深い拡散７によって端子Ａ１に接続されるベースと、基板１即ちサイリスタＴｈ１及びＴｈ２のアノードゲートに対応するコレクタとから形成される。
【００２７】
本発明のこの第２の実施形態の動作は、例えば、端子Ａ２がグランドにおける端子Ａ１に対して負である場合と、端子Ａ２がそれぞれ端子Ａ１に対して正である場合との等価回路図を表している図２Ｂ及び図２Ｃに関連して説明していく。
【００２８】
図２Ｂに表されているように、端子Ａ２が端子Ａ１に対して負となると同時に、負電圧がゲートに印加されるならば、トランジスタＴ２のベース−エミッタ接合が導通し、トランジスタＴ２が導通する。結果として、電流は、端子Ａ１からサイリスタＴｈ１のアノード／アノードゲート接合へと、トランジスタＴ２を介してゲート端子Ｇへと流れる。トランジスタＴ２は、通常、増幅器として動作する。
【００２９】
同様に、端子Ａ２が端子Ａ１に対して正となる図２Ｃの場合、端子Ｇにおける負の電圧の用途は、電流が端子Ａ２からサイリスタＴ２のアノード／アノードゲート接合へと、それによりトランジスタＴ２を介して端子Ｇへと流れた後で、ベース−エミッタ電流を循環することによってトランジスタＴ２を導通する。トランジスタＴ２もまた、通常、増幅器として動作する。
【００３０】
実際に、両方の場合に、トランジスタＴ２が増幅器として動作し、且つ制御がより高感度となる本発明のこの第２の実施形態が好ましい。これは、本発明者による実験によって確立された。
【００３１】
前述で示したように、本発明の目的は、トライアックの回路網内において、ゲートメタライゼーションがその上に形成される表面と反対側表面を用いて他方に接続される各々をアセンブルできるトライアックを実現することである。これは、本発明が何を得るかを的確にする。
【００３２】
図１Ａ又は図２Ａのような数個の主トライアックを、同じくグランドされたラジエータ上にそれらのメタライゼーションＭ１の鑞付けによってアセンブルでき、又は、好ましくは、図１Ａ若しくは図２Ａのような数個のトライアックを、同一の半導体基板にモノリシックに実現できる。
【００３３】
図３Ａ及び図３Ｂは、トライアックの回路網の平面図の一例を表しており、その各々が図２Ａのトライアックに対応し、且つ本発明の一実施形態によってアセンブルされる。図３Ａは、メタライゼーションを行う前の平面図であり、図３Ｂは、メタライゼーションを説明する平面図である。図３Ａ及び図３Ｂにおいて、４個のトライアックＴＲ１、ＴＲ２、ＴＲ３及びＴＲ４は、同一基板内に並べてアセンブルされる。これらの図において、図２Ａと同一の部品は、同一の参照番号によって参照される。
【００３４】
領域３、４及び５が伸長し且つ平行な形状を有することに注目すべきである。Ｎ＋型リング２０は、従来、チャネルストップとして用いられるＰウェル４及び５の周辺に形成され、（図３Ｂに描かれているように）メタライゼーションＭ７で覆われる。このメタライゼーションＭ７は、表面上のフィールドを固定する等電位プレートを構成する。
【００３５】
もちろん、本発明は、おそらく当業者にすぐに見い出されるであろう種々の変更、修正及び改良を有するであろう。例えば、導電型を、これにより修正されるバイアシングと共に反転できる。更に、トライアックの個々のサイリスタの構造内で通常用いられる種々の改良は、例えばエミッタの短絡回路領域（エミッタ短絡）の提供を行うことができる。
【００３６】
好ましくは、サイリスタの鈍い感度を避けるために、領域５のプロジェクションの上を横方向に拡張する。
【００３７】
このような変更、修正及び改良は、本発明の技術思想及び見地の中にあることを意図している。従って、前述の説明は、例のみについてであり、限定しようとするものではない。本発明は、特許請求の範囲及びそれと等価物に規定されるものにのみ限定される。
【図面の簡単な説明】
【図１Ａ】本発明によるトライアック構造の第１の実施形態の簡単な断面図である。
【図１Ｂ】主前表面端子が主後表面端子よりも低い電位である際の第１の実施形態の等価回路図である。
【図１Ｃ】主前表面端子が主後表面端子よりも高い電位である際の第１の実施形態の等価回路図である。
【図２Ａ】本発明によるトライアック構造の第２の実施形態の簡単な断面図である。
【図２Ｂ】主前表面端子が主後表面端子よりも低い電位である際の第２の実施形態の等価回路図である。
【図２Ｃ】主前表面端子が主後表面端子よりも高い電位である際の第２の実施形態の等価回路図である。
【図３Ａ】メタライゼーションを実行する前の本発明によるトライアック回路網構造の正面図である。
【図３Ｂ】メタライゼーションを実行した後の本発明によるトライアック回路網構造の正面図である。
【符号の説明】
１ 半導体基板
２ 層
３、６、１１ Ｎ型領域
４、５、１０ Ｐウェル
７ 拡散
２０ Ｎ＋リング

Claims (6)

1. トライアック回路網において、各トライアックが、
   前表面及び後表面を有する第１の導電型の半導体基板（１）と、
   前記後表面側上の第２の導電型の層（２）と、
   前記層（２）を前記前表面に接続している第２の導電型の深い拡散（７）と、
   前記前表面側上における、第１の導電型の第１の領域（３）を含む第２の導電型の第１のウェル（４）と、
   前記前表面側上における、第２の導電型の第２のウェル（５）と、
   実質的に第２のウェルに対向する、前記後表面側上における第１の導電型の第２の領域（６）と、
   前記前表面側上における、第１の導電型の第３の領域（１１）を含む第２の導電型の第３のウェル（１０）と、
   第１の主電極（Ａ１）に対応する前記後表面側上の第１のメタライゼーション（Ｍ１）と、
   前記第１の領域（３）及び前記第２のウェル（５）の上表面を覆い、且つ第２の主電極（Ａ２）に対応する前記前表面側上の第２のメタライゼーション（Ｍ２）と、
   前記第３のウェル及び前記第３の領域の一方を覆っている第３のメタライゼーション（Ｍ３、Ｍ５）と、
   前記第３のウェル及び前記第３の領域の他方を前記深い拡散（７）の上表面に接続する第４のメタライゼーション（Ｍ４、Ｍ６）とを含むことを特徴とするトライアック回路網。
2. 全てのトライアックは同一の半導体基板内に形成されており、前記第１のメタライゼーションは前記後表面を覆う共通のメタライゼーションであることを特徴とする請求項１に記載のトライアック回路網。
3. 前記深い拡散は、各トライアック構造を取り囲んでいることを特徴とする請求項１又は２に記載のトライアック回路網。
4. 前記第１の導電型がＮ型であることを特徴とする請求項１から３のいずれか１項に記載のトライアック回路網。
5. 前記制御端子は前記第３の領域に接続されており、更に前記第１の主電極の電位に対して正電圧をこの制御端子に印加するための手段を含んでいることを特徴とする請求項１から４のいずれか１項に記載のトライアック回路網。
6. 前記制御端子は前記第３のウェルに接続されており、更に前記第１の主電極の電位に対して負電圧をこの制御端子に印加するための手段を含んでいることを特徴とする請求項１から４のいすれか１項に記載のトライアック回路網。

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