JP4038261B2 - 光変調装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、光変調装置に関し、より詳細には、これに限定されるものではないが、液晶表示装置、および空間光変調器を含む光シャッタ装置に関する。
【０００２】
尚、ここでいう「光変調装置」とは、回折型空間光変調器のような透過型の光変調器、液晶表示装置、エレクトロルミネッセンス表示装置やプラズマ表示装置のような発光型光変調器、反射型、透過反射型の装置または表示装置、その他、光学的またはプラズマ的に駆動される空間光変調器を含む意味である。
【０００３】
【従来の技術】
液晶装置は、通常、文字情報および／または画像の表示に用いられるが、さらには、プリンタ内等の光シャッタとしても用いることができる。かかる液晶装置は、マトリックス状に配置された独立して駆動可能な複数の光変調素子（例えば、画素）を備えており、個々の変調素子は、単に白黒表現のみならず、中間的な透過光量（透過レベル）、あるいは中間調を実現可能な構成にできる。また、カラ−フィルタ−を用いたカラ−装置等では、広範囲の種々の色彩や明度を実現するために、上記した中間的なレベルを用いることができる。また、かかる装置の中間調表現（階調表現）は、種々の方法により実現することができる。
【０００４】
例えば、異なるアナログ階調レベルをもたらすべく印加される駆動信号に従って、「オン」状態と「オフ」状態との間で各素子の伝導または透過状態を変調させることにより、階調表現を実現できる。
【０００５】
また、ツイストネマティック型の装置では、例えば、各素子（画素）の透過状態は、印加されるＲＭＳ電圧によって定まり、かかる電圧を適切に制御することによって、異なる階調レベルを生じさせることができる。また、アクティブマトリックス型の装置では、各画素に蓄積される電圧に従って、同様に階調レベルを制御できる。
【０００６】
一方、強誘電性液晶装置のような双安定性の液晶装置では、電圧信号を変調することにより透過状態を制御する等の種々な方法が提案されているが、アナログ方式で透過状態を制御することは一般に容易ではない。
【０００７】
アナログ階調レベルを有していない装置では、いわゆる空間ディザ法あるいは時間ディザ法によって階調表現（応答）を実現することができる。また、これらの方法は、アナログ階調レベルを増やすのにも用いることができる。
【０００８】
空間ディザ（ＳＤ）法では、各構成単位は、２以上の独立して駆動可能な副構成単位に分割され、これら副構成単位は、全体の階調レベルを複数発生させるために、互いに異なる組み合わせの切り換え信号によって駆動可能なものになっている。
【０００９】
例えば、構成単位が、白状態と黒状態との間で切り換わることができる大きさの等しい２つの副構成単位を備えている場合、両副構成単位が白状態に切り換えられたか、両副構成単位が黒状態に切り換えられたか、あるいは一方の副構成単位が白状態に他方の副構成単位が黒状態に切り換えられたかに対応して、全体として白黒を含む３つの階調レベルを得ることができる。
【００１０】
ここで、両副構成単位が同じ大きさであれば、一方が白状態で他方が黒状態の場合、いずれの副構成単位が黒状態でいずれの副構成単位が白状態であっても、同じ階調レベルが得られる。従って、切り換え回路も、この冗長度を考慮して設計する必要がある。
【００１１】
一方、両副構成単位が異なる大きさであれば、両副構成単位のうちいずれの副構成単位が黒状態でいずれの副構成単位が白状態であるかに応じて、異なる階調レベルが得られることになる。
【００１２】
しかし、実際に設けることができる副構成単位の数は、各副構成単位へ切り換え信号を供給するのにそれぞれ独立した導電線が必要とされる点、およびかかる導電線を配設できる数は、空間的制約、費用、フィルファクタ−(fill factor) または開口率等によって制限される点によって、制約を受けることになる。
【００１３】
時間ディザ（ＴＤ）法の場合、少なくとも一部の各構成単位は、全体の階調レベルを複数発生するのに、駆動フレ−ム内で互いに異なる時間変調信号によって駆動可能となっている。
【００１４】
例えば、１つの構成単位が、フレ−ム内で持続時間の等しい２つのサブフレームによって駆動可能である場合、両サブフレームで「オン」となるよう駆動されると白状態になるような構成とし、両サブフレームで「オフ」となるよう駆動されると黒状態になるような構成とする。さらに、一方のサブフレームが「オン」で他方のサブフレームが「オフ」となるよう駆動されると中間調状態になるような構成とする。
【００１５】
さらに、時間ディザ法を空間ディザ法と組み合わせて、互いに異なる時間変調信号によって、空間ディザ法の構成に係る１以上の副構成単位を駆動するものとしてもよい。これにより、回路は複雑化するものの、実現できる階調レベルの範囲を増加させることができる。
【００１６】
【発明が解決しようとする課題】
近年、こうした装置の多く、とりわけ動画表示を行う表示装置では可能な限り（好ましくは、何らの）冗長性を来すことなく、広範囲かつ適当な組み合わせの階調レベルを実現することが要求されている。また、通常、階調レベルはできるだけ多くの線形的な関係を有するものとされている。
【００１７】
そこで、空間ディザ法の構成において、例えば各構成単位を、表面積の比が４：２：１である３つの副構成単位に分割して、構成単位に２進法的な重みづけを持たせることが知られている。
【００１８】
この場合、各副構成単位が、階調レベル「０」に対応した黒状態と階調レベル「１」に対応した白状態との間でそれぞれ独立して切り換え可能であり、全体の階調レベルが、３つの副構成単位の階調レベルを適切な２進法的重みづけで加算することにより得られるものとすると、これら３つの副構成単位を同時に駆動することにより、図６に示すように、何らの冗長性もなく、８個の異なる階調レベルが得られることになる。
【００１９】
欧州特許公報No.0453033A1は、この種の表示装置を開示しており、また、列電極線の表面積の割合と行電極線の表面積の割合との間の関係を最適化することによって、最大数の階調を生み出すのに必要な導線の数を最小化する方法を開示している。
【００２０】
また、例えば１：４の比の持続時間といった具合に、互いに異なる持続時間のサブフレームで各構成単位を駆動することによって、ＴＤ法により、構成単位に２進法的重みづけをもたせることができる。欧州特許公報No.0261901A2は、表示マトリックスの行をいくつかのグループに分け、これらグループを順次駆動することによって、駆動フレームを所定数に２進法的時間分割して得られる階調レベルの数を最大化する方法を開示している。
【００２１】
ＳＤ（空間ディザ法）またはＴＤ（時間ディザ法）のデジタルディザの形態を単独で用いた場合、ｂビットのディザによって達成される階調レベルの数は２b であり、最適分布となるディザの重みづけは、２0 ：２1 ：２2 …２b-1 となる。
【００２２】
欧州特許公報No.0478043A1は、各構成単位のうちの副構成単位の少なくとも１つが、２より多い切り換え状態、即ち黒状態０、白状態１、および、０と１との間の階調レベルを有する少なくとも１つの中間状態を有するようなアナログ切り換えに係る構成を、空間ディザと組み合わせて、多数の階調レベルを実現する方法を開示している。
【００２３】
例えば、各構成単位は、４：２：１：１の比の幅を有する４つの（列状の）副構成単位に分割されている。最小の２つの副構成単位の１つを除き、各副構成単位は、黒状態０と白状態１との間で切り換えられる。最小の２つの副構成単位の１つは、０、1/3 、2/3 、１に対応した４つのアナログ状態の間で切り換えられる。４つの副構成単位の相対的表面積を考慮した場合、４つの空間ビットの切り換えと組み合わせて、４つの状態０、1/3 、2/3 、１を有する最小の副構成単位の互いに異なるアナログ状態を適切に選択することにより、合計で３２個の異なる階調レベルを実現できる。
【００２４】
２より多くのアナログ状態を有する空間ビットを追加して設けた場合、さらに中間的な階調レベルを実現できる。また、空間ビットが小さなサイズのビットであるので、アナログレベルのエラーは目立たない。しかしながら、かかる構成は、回路構成を複雑化し、コスト高を招来することになる。また、装置を製造する際、特にカラー表示装置を製造する際に、各副画素を駆動するため非常に高密度に電極線を設ける必要がある。
【００２５】
欧州特許公報No.0361981は、各画素をｎ個の副画素のグループに分割し、これら副画素の表面積の比をＡ１：Ａ２…：Ａｎ＝ｍn-1 ：ｍn-2 …：１（ｍは、各副画素の階調レベルの数を表す）に設定することによって、ＳＤの構成における所定数の副画素から得られる階調レベルの数を最大化する方法を開示している。例えば、各副画素が、黒白２個のみの階調レベルをもち、３つの副画素のグループからなるとき、この副画素のグループについて、最適な表面積の比は４：２：１となる。各画素のグループが２より多い階調レベルを有する場合、より多くの副画素のグループを設けた場合には、この最適な表面積の比も異なることとなる。しかし、かかる構成も、上述と同様の理由から製造上困難な点を有し、あるいは製造コストを増大させることになるので、適用には限界がある。
【００２６】
文献Ferroelectrics, 1991, Vol.122, 126頁, “Ferroelectric liquid crystal displays for television application" において、W.J.A.M. Hartmann は、多くの適当な間隔をもった階調レベルを得るために、強誘電性液晶表示装置に用いるＳＤおよびＴＤの比の最適な組み合わせについて開示している。この文献は、また、印加電界に応じて液晶材料のテクスチャーが変化することを利用して異なる階調レベルを実現するテクスチャー法のような、異なるアナログ階調状態を実現する方法についても開示している。
【００２７】
US Patent No.4712877は、いわゆる多数しきい値変調（multi-threshold modulation；ＭＴＭ）法、即ち概略的には画素領域に印加される電界を変化させることによって、強誘電性液晶表示装置の画素に異なる階調状態を発生させる方法について開示している。また、例えば、画素領域にわたって液晶の厚さを段階的に変えることとしてもよい。また、この方法は、多数の階調レベルを発生させるためディザ法と組み合わせることができる。しかし、実際には、わずかのＭＴＭ階調状態よりも数を多くして駆動することは困難である。
【００２８】
強誘電性液晶表示装置は、本来的に複数の物理的問題を有しており、これにより、アナログ階調状態にエラーが生じ、また、経時的におよび／または表示領域内で階調レベルの予想外の変化が生じることがある。かかる問題については、以下の２つの文献にも述べられている。
【００２９】
▲１▼ P. Maltese著、Mol. Cryst. Liq. Cryst. 1992, Vol.215, 57-72頁, “Advances and problems in the development of ferroelectric liquid crystal displays"
▲２▼ K-F. Reinhart 著、Ferroelectrics, 1991, Vol.113, 405-417頁, “Addressing of ferroelectric liquid crystal matrices and electrooptical characterisation"
既に知られているように、アナログ階調状態は、温度依存性が高く、文献▲２▼は、１６階調レベルを必要とする場合、表示装置の温度を０．２度の範囲で均一にすべき例を述べている。両文献▲１▼▲２▼は、かかる装置において、駆動回路に薄膜トランジスタを使用することは、アナログ階調状態を実現する上で有利である旨を述べている。
【００３０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、多数の階調レベルを実現でき、ほぼ線形的な間隔を有する多数の階調レベル、また、所望の重みづけをもった多数の階調レベルを実現できる光変調装置を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の光変調装置は、上記の課題を解決するために、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位の少なくとも２つのビットを、互いに異なる２より多い数の状態の間で切り換え、各構成単位の少なくとも１つのビットを、他のビットよりも少ない数の状態の間で切り換えるよう構成されていることを特徴としている。
【００３２】
上記の構成によれば、ＳＤ（空間ディザ）および／またはＴＤ（時間ディザ）を、アナログ階調状態（白状態および黒状態を含む意）と組み合わせて各構成単位を駆動しており、また、各構成単位の少なくとも２つのビットが、３以上の互いに異なるアナログ状態を有し、各構成単位の少なくとも１つのビットが、２つの状態のみといった具合に、より少ない数の状態を有している。
【００３３】
これにより、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現することができる。
【００３４】
特に必要な数の階調レベルが、例えば２５６階調レベルである場合、各構成単位の異なるビットを駆動するために回路構成をそれほど複雑にする必要もなく、また、電極線を非常に高密度に配設しなければならないといった製造上の困難性をそれほど惹き起こすこともなく、これらの階調レベル数を実現できる。
【００３５】
また、デジタルディザの重みづけは、所望の階調レベルの組み合わせを維持しつつ、全体の階調レベルでの冗長性を最小化するよう（好ましくはかかる冗長性を排除するよう）選択することができる。
【００３６】
ＳＤの構成を有し、行電極および列電極によってそれぞれ駆動可能なマトリックス状に配置された複数の画素を備えた本発明の表示装置の場合、各画素は、例えば、それぞれ空間ディザ信号により独立して駆動可能な３以上の副画素に分割されており、画素全体の透過レベル（透過光量）は、副画素の相対的面積を加味した、副画素の透過レベルの合計（空間平均）に一致するよう構成されている。
【００３７】
従来より、カラー表示装置のカラー画素は、通常、赤、緑、青の３つの副画素を備えており、これらの副画素は、十分な範囲での色表示が実現されるよう、それぞれ独立した副電極線によって制御可能になっている。このようなカラー画素に本発明に係るＳＤの構成を適用する場合、各色の副画素が、３以上の副構成単位にさらに分割され、これら副構成単位には対応する副電極線を介して独立して空間ディザ信号が供給され、これにより、各色について広範囲の透過レベルを実現できる。
【００３８】
また、上記の構成に加えて、あるいは上記の構成とは別に、各色の副画素に本発明に係るＴＤの構成を適用することができる。かかる構成により、各色の副画素は、時間ディザ信号によって２以上のサブフレームを用いて駆動され、該時間ディザ信号を変化させることにより、広範囲の透過レベルを実現できることとなる。
【００３９】
尚、以下で用いる「画素」の語は、モノクロ表示装置の各画素、または、カラー表示装置の各色の副画素（一の画素における各色についての画素）のいずれかの意味で用いている。
【００４０】
例えば２５６階調レベルといった多数の階調レベルを必要とする場合、本発明の構成においては、ビットに多数の階調状態をもたせることができる。例えば、本発明に係るＳＤの構成においては、複数のビットのうち最も低位のビットに８つのアナログ状態をもたせ、かつ、複数のビットを、７（８）：８（２）：１６（２）：３２（２）：６４（２）：１２８（２）の比で重みづけした構成とすることができる（尚、かっこ内の数字は、各ビットにおける互いに異なる状態の数を表している）。つまり、６つのデジタルビットを用いて２５６階調レベルを実現している。
【００４１】
また、同数の階調レベルを実現するのに、任意のビットにおいて８つを超えるアナログ状態の数を要せずに、デジタルビットの数をこれより少なくすることができる（アナログ状態の数が８つを超えると、一定限度以上のエラーが生じたり、駆動回路が一定限度以上にコスト高となるおそれがある）。例えば、３つのビットのうち２つのビットに８つのアナログ状態といった多数のアナログ状態をもたせ、残りの１つのビットにより少ない数のアナログ状態をもたせ、これら３つのビットを、７（８）：５６（８）：１９３（４）の比で重みづけ（かっこ内の数字は、各ビットにおける状態の数を表している）することにより、２５６階調レベルを実現できる。
【００４２】
上記以外にも、本発明に従う構成、即ち、少なくとも２つのビットが２より多い数の状態を有し、少なくとも１つの他のビットがより少ない数の状態を有する構成の構成例を多数挙げることができる。この構成により、比較的少ないビット数で、多数の階調レベルを実現できる。また、この構成では、任意のビットに過度の状態数をもたせる必要もなく、耐えがたい程度のエラーが生じたり、駆動回路が耐えがたい程度にコスト高となることもない。
【００４３】
また、本発明の第２の光変調装置は、上記の課題を解決するために、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位のより高位の少なくとも１つのビットを、各構成単位の少なくとも他の１つのビットよりも多い数の状態の間で切り換えるよう構成されていることを特徴としている。
【００４４】
上記の構成によれば、ＳＤ（空間ディザ）および／またはＴＤ（時間ディザ）を、アナログ階調状態（白状態および黒状態を含む意）と組み合わせて各構成単位を駆動しており、また、各構成単位のより高位の少なくとも１つのビットが（好ましくは、少なくとも最も高位のビットが）、少なくとも他の１つのビットよりも多い数の状態の間で切り換え可能になっている。
【００４５】
これにより、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現することができる。また、かかる効果は、特に、各画素が複数の副画素に分割され、これら副画素に接続される電極線と、これら副画素を駆動する駆動回路とを備えたＳＤの構成において奏することができる。
【００４６】
【発明の実施の形態】
本発明の実施の一形態について図１〜図２８に基づいて説明すれば以下の通りである。
【００４７】
本実施形態の光変調装置は、図１に概略的に示すような大画面の強誘電性液晶表示（ＦＬＣＤ）パネル１０を備えている。液晶表示パネル１０は、互いに平行に配置された２枚のガラス基板１２・１３と両ガラス基板１２・１３の間に封入された強誘電性液晶材料からなる液晶層１１とを備えている。ガラス基板１２・１３の内側表面には、それぞれ複数の行電極線１５と複数の列電極線１４とが対向するように設けられている。これら両電極線１４・１５は互いに直交し、交差部分がそれぞれ独立して駆動可能な光変調の構成単位（例えば、画素）となり、これら構成単位はマトリックス状に配置されている。
【００４８】
上記構成以外に、両電極線１４・１５は、極座標（ｒ，θ）のマトリックス、数字の表示等に用いる７セグメント型のマトリックス、その他のｘ−ｙ座標のマトリックスを形成するように構成されていてもよい。
【００４９】
さらに、両電極線１４・１５上には、それぞれ絶縁層１８・１９および配向層１６・１７がこの順番に設けられており、配向層１６・１７は強誘電性の液晶層１１に面した構成になっている。液晶層１１は、周囲の封入部材２０によって封入されている。
【００５０】
パネル１０は、２枚の偏光板２１・２２の間に置かれ、偏光板２１・２２の偏光軸は相互にほぼ直交している。
【００５１】
上記のように、両電極線１４・１５の各交差部分が、光変調の構成単位もしくは画素となっている。これら構成単位もしくは画素の駆動は、適当なストロボパルスとデータパルスとを行電極線１５と列電極線１４とに印加することにより行われ、従来より各種の駆動方法が提案されている。
【００５２】
例えば、下記の文献においては、黒状態および白状態のような２つの状態の間で選択駆動するのに用いることができる駆動方法が開示されている。
【００５３】
▲１▼ Ferroelectrics, 1991, Vol.122, 63-79頁, “The Joers/Alvey Ferroelectric Multiplexing Scheme"
上記の構成に基づき、構成単位（画素）のマトリックスを形成し、また、副構成単位（副画素）のマトリックスを形成することができる。ここで、副構成単位（副画素）は、構成単位（画素）を構成する要素となるものである。
【００５４】
本実施形態の光変調装置では、各構成単位（画素）、また、各構成単位が２以上の副構成単位（副画素）を備える場合、各構成単位もしくは各副構成単位（副画素）は、ｎ個の互いに異なるアナログ階調状態を有している。これら階調状態は、構成単位または副構成単位に印加される電圧波形に応じて切り換えられ、これにより、各構成単位もしくは副構成単位は、上述した黒状態Ｂおよび白状態Ｗに加え、またはこれらの状態以外に、１以上の中間調状態Ｇを有するものとなっている。
【００５５】
図２は、列電極線１４1 ・１４2 …１４n に接続されたデ−タ信号発生器３０と、行電極線１５1 ・１５2 …１５m に接続されたストロボ信号発生器３１とを備えた表示パネル１０における駆動構成を概略的に示している。
【００５６】
両電極線１４・１５の交差部分に形成された画素３２は、デ−タ信号発生器３０から供給されるデ−タ信号Ｄ1 ・Ｄ2 …Ｄn と、ストロボ信号発生器３１から供給されるストロボ信号Ｓ1 ・Ｓ2 …Ｓm とによって駆動される。デ−タ信号Ｄおよびストロボ信号Ｓは、デ−タ信号発生器３０に供給される画像デ−タ、および、表示入力３３からデ−タ信号発生器３０およびストロボ信号発生器３１に供給されるクロック信号に基づいて生成される。また、表示入力３３は、以下に図４および図５を参照して説明する空間ディザおよび／または時間ディザを実現するための空間ディザおよび／または時間ディザ制御回路を備えている。
【００５７】
以下では図３を参照して、両電極線１４・１５にそれぞれ供給されるデ−タ信号およびストロボ信号の電圧波形が、画素のスイッチング状態を決定する方法について説明する。
【００５８】
図３は、ブランキング期間に電圧−Ｖb のブランキングパルス４１と選択期間に電圧ＶS のストロボパルス４２とを有するストロボ波形４０、「オフ」のデ−タ波形４３、および「オン」のデ−タ波形４４を示している。デ−タ波形４３・４４は、それぞれ電圧Ｖd の正パルスおよび電圧−Ｖd の負パルスを有している。
【００５９】
ブランキングパルス４１が画素に印加されると、列電極線１４に印加されるデ−タ電圧とは無関係に、画素は、通常の黒状態または白状態（いずれの状態になるかは、白ブランキングまたは黒ブランキングのどちらが印加されるかに依存する）に切り換えられ、あるいは保持される。選択期間の間、ストロボパルス４２は、「オフ」のデ−タ波形４３、または「オン」のデ−タ波形４４に同期して印加され、このようにして画素にかかる合成電圧が、画素の状態ひいては透過レベルを決定する。「オフ」のデ−タ波形４３が印加されると画素にかかる合成電圧４５によって、画素は、同じ状態、即ちブランキングパルス４１により画素が先にブランクされた状態に保持される。「オン」のデ−タ波形４４が印加されると、画素にかかる合成電圧４６によって、画素は反対の状態に切り換えられる。
【００６０】
さらに、例えば図３に示すような、電圧Ｖc の正パルスおよび電圧−Ｖc の負パルスを有する中間的なデ−タ波形４７が画素に印加されると、画素にかかる合成電圧４８によって、画素は中間的なアナログ階調レベルに対応した中間状態となる。
【００６１】
以下、図４および図５を参照して時間ディザ法および空間ディザ法について説明する。これらディザ法は、図３に示される中間的なデ−タ波形４７を印加することにより得られるアナログ階調レベルに加えて、デジタル階調レベルが実現されるよう上記の駆動構成に適用できるものである。
【００６２】
図４は、フレ−ム時間の間、時間ディザを実現すべく行電極線１５に印加されるストロボ信号５０・５１・５２のタイミングを示すものである。ここで、３つの選択期間５３・５４・５５は、例えば１：４：１６の比と定められ、これにより、画素を、上述した黒状態・白状態または中間的なアナログ階調状態に切り換えることができる。フレ−ム内で実現される全体の階調レベルは、選択期間５３・５４・５５に対応した３つのサブフレ−ム内の透過レベルの合計（平均）である。
【００６３】
図５（ａ）は、空間ディザに係る構成を示しており、各画素は、例えば、行電極線１５1 と列副電極線１４1a・１４1bとの交差部分に形成された２つの副画素５６・５７を備えている。デ−タ信号Ｄ1a・Ｄ1bは、それぞれ独立して副電極線１４1a・１４1bに印加され、これにより２つの副画素５６・５７の透過レベルは独立して制御され、２つの副画素５６・５７の透過レベルの合計（平均）および２つの副画素５６・５７の面積比が画素全体の透過レベルを決定する。
【００６４】
図５（ａ）は、また、上述した１方向（次元）空間ディザの構成に加えて、他の変更例を破線にて示している。この構成では、各画素は、行方向においても２つの副画素に分割されており、各画素は、列方向に２つの副画素５６・５７に分割され、さらに、副画素５６・５７が、列副電極線１４1a・１４1bと行副電極線１５1a・１５1bとの交差部分で２つの副画素に分割された、いわば２方向（次元）空間ディザの構成となっている。かかる２方向空間ディザにより、得られる階調レベルの数をさらに増やすことが可能になる。
【００６５】
また、このような空間ディザの構成は、色画素内の各色副画素にも適応できるものであり、以下に述べる画素についても、色画素および色副画素を含むものである。
【００６６】
図５（ｂ）は、各画素が列方向に沿って３つの色副画素Ｒ・Ｇ・Ｂに分割された変更例を示すものである。各色副画素は、２方向に分割されており、即ち行方向に沿ってはｙ：ｂｙの比に、列方向に沿ってはｘ：ａｘの比に分割され、各色についてｘｙ：ｂｘｙ：ａｘｙ：ａｂｘｙの面積比を有する４つの副画素５８・５９・６０・６１を有する構成となっている。ここで、適宜ａとｂを異なる値にすること等によって、４つの副画素５８・５９・６０・６１により４つの異なる重みづけが付与され、これら副画素を異なる組み合わせで切り換えることにより、各色について１６個の異なる階調レベルを実現できる。さらに、各色副画素については、行方向および列方向の２方向（次元）の各々につき、２つの副電極線のみを設けた構成になっている。
【００６７】
次に、時間ディザを伴わない１方向空間ディザであって、各画素がそれぞれ並列に配置され、９：３：１の表面積比を有する３つの副構成単位に分割された構成について説明する。各副構成単位は独立して、線形的な間隔（関係）を有する３つの異なるアナログ階調状態の間で切り換わることができる。３つの階調状態は、階調レベル「０」に対応した黒状態、階調レベル「１」に対応した白状態、および階調レベル「０．５」に対応した中間的な階調状態である。
【００６８】
これら適切なデジタル重みづけを持った３つの副構成単位の階調レベルを組み合わせることにより、冗長性なく合計で２７個の階調レベルが、線形的な組み合わせで得られる。この構成は、例えば３つの副構成単位が４：２：１の表面積比を有し、中間的な階調レベルに少なからず冗長性がもたらされ、９：３：１の場合より全体の階調レベルが少なくなる構成とは対照的に異なるものである。
【００６９】
より一般的には、時間ディザを伴わない１方向空間ディザに係る構成において、各画素がｂ個の副構成単位に分割され、各々の副構成単位が独立して線形的な間隔（関係）を有するｎ個の異なるアナログ階調状態の間で切り換え可能であるとすると、これら副構成単位の表面積が、ｎ0 ：ｎ1 …ｎb-1 の比で重みづけされていれば、冗長性なく合計で最大数のｎb 個の異なる線形的な組み合わせの階調レベルが得られることとなる。
【００７０】
例えば、３つの異なるアナログ階調状態を有する場合、副構成単位の表面積を１：３…３b-1 の比で重みづけすればよく、４つの異なるアナログ階調状態を有する場合、副構成単位の表面積を１：４…４b-1 の比で重みづけすればよい。
【００７１】
同様のデジタルな重みづけは、空間ディザのみならず時間ディザを用いた構成にも適用することができる。全体の階調の組み合わせを非線形的、例えば、対数的にする必要がある場合には、異なる階調レベルを選択するものとすればよい。
【００７２】
本発明の第１の実施形態では、時間ディザを伴わない１方向空間ディザの構成を有しており、各画素は並列に配置された３つの副構成単位を備えており、これらの表面積は１６：２：１の比になっている。ただし、３つの副構成単位のうち最大（即ち、最も高位のビット）のもののみが、３以上のアナログ階調状態を有しており、この例では、５個の線形的な間隔を有するアナログ階調状態「０」「０．２５」「０．５」「０．７５」「１」（１６の因数によって重みづけした場合は「０」「４」「８」「１２」「１６」のレベルとなる）を有している。「０」は、黒状態に対応し、「１」は白状態に対応している。
【００７３】
他の２つの副構成単位は、黒状態に対応する「０」の階調状態および白状態に対応する「１」の階調状態のみを有している。
【００７４】
これにより、図７に示すように最大で合計２2 ×５＝２０個の異なる線形的な組み合わせの階調レベルを得ることができる。
【００７５】
異なるアナログ階調状態の間で切り換えるのに、多数の電圧レベルの印加を必要とする副構成単位は、各画素の副構成単位の１つのみであるので、装置に必要な駆動回路を単純化することができる。
【００７６】
最大の副構成単位のみが多数の階調状態を有しているので、駆動回路のコストを妥当な範囲内に抑えつつ階調レベルの数を最大化できる（最大の副構成単位によって、より容易に多数の階調レベルを得ることができる）。
【００７７】
異なるアナログ階調状態を切り換えるのに異なるデ−タ波形および電圧レベルが必要となるので、状態の数がすべてのビットで同じでなく、単一または少数のビットのみが比較的多数のアナログレベルを有し、多数のデ−タ波形および電圧レベルを必要とする場合、駆動回路全体のコストも低減される。
【００７８】
同様に、時間ディザのみを用いた場合、または、時間ディザと空間ディザとを組み合わせて用いた場合にもかかる駆動回路の単純化によってコスト低減の効果が得られる。
【００７９】
また、２以上のビットが３以上のアナログ階調状態を有する構成例（これらのビットまたは他のビットの１つは、その他のビットより階調状態の数が少ない）および／または１以上のより高位のビットが最大数のアナログ階調状態を有する構成例を挙げることができる。これにより、上述のように駆動回路のコストを低減でき、その他の長所も有することができる。
【００８０】
例えば、アナログ階調状態を得るのに用いるドメインの数が比較的少ない場合、多数のアナログ階調状態では最小の空間ビットで再現性を得ることは困難になるおそれがある。
【００８１】
このように、アナログ階調を最も高位の空間ビットあるいはより高位の複数の空間ビットに限定することは好ましく、またアナログ階調を２以上の空間ビットに広げて行うことは好ましい。選択的に、得られるアナログ階調状態の数は、１つのデジタルビットから次のデジタルビットに組織的に変更可能である。このように、３つのデジタルビットが設けられている場合、最も低位のビットが２つのアナログ階調状態（０，１）を有し、第２のビットが８個のアナログ階調状態（０，２，４，６，８，１０，１２，１４）を有し、最も高位のビットが１６個のアナログ階調状態（０，１６，３２，４８，６４，８０，９６，１１２，１２８，１４４，１６０，１７６，１９２，２０８，２２４，２４０）を有する場合、２×８×１６＝２５６から全体で２５６個の異なる階調レベルを得ることができる。
【００８２】
デジタルビット間でアナログ階調状態を適切に分布させることによって、デジタルエラーを最小化することができる。例えば、副画素を小さなサイズにエッチングすることに伴い製造時にずれが生ずると、空間ディザの比を正確にすることが困難になる。
【００８３】
同様に、ある程度の色彩をもった表示装置を駆動する場合、完全な時間ディザの比は実現できない可能性がある。また、時間ディザまたは空間ディザで隣接するビットが異なる階調レベルを有する場合に、デジタルエラーが生ずると、ある階調レベルから他のレベルに移るときにそれが視覚の平均化の効果により誤った階調レベルと観察されることがある。かかる遷移的時間的デジタルエラーは、文献「Proceedings of Eurodisplay '96, pp.39-42 K.Toda et al.(1996)」によって報告され、「偽輪郭(pseudoedge)」と呼ばれている。
【００８４】
空間ディザのエラーの場合、副画素が小さくなればなる程、製造の困難性によって生ずるずれの割合は大きくなるものと考えられる。本発明により、異なるビット間のアナログレベルの分布は、空間ディザまたは時間ディザの比ができるだけデジタルエラーを最小化するために低くなるよう選択することができる。例えば、最も高位の時間ディザのビットまたはより高位の時間ディザの複数のビットは、できるだけ短いものとされ、偽輪郭効果を低減しつつ低コストで全体の階調レベルを所望の数に実現できる。
【００８５】
上述したような時間ディザ（以下、適宜「ＴＤ」という）を伴わない１方向空間ディザ（１ＳＤ）が行または列に適用される構成の他に、空間ディザ（以下、適宜「ＳＤ」という）を伴わない、または空間ディザと結合した時間ディザが行または列に適用され、あるいは行および列に同時に適用された２方向空間ディザ（２ＳＤ）の構成例を挙げることができる。
【００８６】
さらに、ＴＤ＋１ＳＤまたはＴＤ＋２ＳＤ（いずれの場合にも３つのデジタル方向が設けられる）のような異なる組み合わせにより、空間ディザおよび時間ディザを結合させてもよい。
【００８７】
種々の装置における最も実用的な構成は、例えば、各画素の駆動用電極を配設できる空間、駆動回路の許容できる複雑さの程度、必要な階調レベルの数、製造の容易性および歩留り等の要因によって決定される。
【００８８】
ＴＤおよびＳＤの両方を用いた構成において、ｎ個のアナログ階調状態を用いた場合、得られる階調レベルの最大数はｎabであり、最適な重みづけはｎ0 ：ｎ1 …ｎa-1 およびｎ0 ：ｎ2 ：ｎ2a：ｎ3a …ｎ(b-1)aによって付与される。ここで、ａはＴＤ（またはＳＤ）のビット数であり、ｂはＳＤ（またはＴＤ）のビット数である。例えば、２ビットのＳＤ（ａ＝２）および３ビットのＴＤ（ｂ＝３）で３つのアナログ階調状態（ｎ＝３）であるとすると、重みづけがＳＤ＝１：３およびＴＤ＝１：９：８１の場合、合計で７２９個の異なる階調レベルが付与される。
【００８９】
３ビットのＳＤ（またはＴＤ）および４ビットのＴＤ（またはＳＤ）で５個のアナログ階調状態であるとすると、重みづけがＳＤ（またはＴＤ）＝１：５：２５の比でＴＤ（またはＳＤ）＝１：１２５：１５，６２５：１，９５３，１２５の比である場合、合計で２４４，１４０，６２５（即ち、５の３×４乗）個の異なる階調レベルが付与される。
【００９０】
重みづけを最適化することにより、冗長性なく線形的な組み合わせの階調レベルが得られることとなる。ただし、実際的な制約により冗長性のレベルが許容レベルに引き下げられるような重みづけを用いた場合、冗長性が多少存在し、少なくともある透過レベルについて、デジタルビットの異なる組み合わせのアナログ階調状態によっても同じ透過レベルが得られるような構成であっても、本発明の範囲内に含まれる。
【００９１】
ある種のデジタルディザを用いた場合、即ち、ＴＤまたは１方向ＳＤ（例えば、行および列に配置された画素を有する表示装置の行方向または列方向のＳＤ）を用いた場合、各時間ビットまたは各空間ビットはｎ1 ，ｎ2 ，ｎ3 …ｎi で示す多くの異なる線形的な関係をもつ階調状態の間で切り換えることができる。ここでｉは、デジタルビットの数であり、ｎの添字ｉは対応ビットの状態の数を表している。この場合、冗長性なくしかも所望の階調レベルの分布をもって実現できる合計の階調レベルの最大数は、以下のとおりである。
【００９２】
Ｎmax ＝ｎ1 ×ｎ2 ×ｎ3 …ｎi
この最大数は、デジタルビット（ＴＤの場合にあってはサブフレ−ムの連なりまた、ＳＤの場合にあっては副構成単位の表面積）が以下の比で重みづけされている場合に実現される。
【００９３】
(n1 -1) ：ｎ1 (n2 -1) ：ｎ1 ｎ2 (n3 -1) ：…ｎ1 ｎ2 ｎ3 …ｎi-1 (ni -1) 本発明の一実施形態では、ＳＤに係る構成が３つのデジタルビットを有して設けられており、最も低位のビットは２つのアナログ階調状態を有し、２番目のビットは３つのアナログ階調状態を有し、最も高位のビットは４つのアナログ階調状態を有している（ここでｉ＝３，ｎ1 ＝２，ｎ2 ＝３，ｎ3 ＝４と表すことができる）。
【００９４】
この場合、実現できる線形的な間隔（関係）を持つ合計の階調レベルの最大数は、ＳＤのビットが１：４：１８の比で重みづけされている場合、２×３×４＝２４である。かかる構成によって実現できる合計の階調レベルが図８に示される。
【００９５】
ここで、最も低位のビットの２つの状態は、０，１であり、２番目のビットの３つの状態は０，０．５，１であり、最も高位のビットの４つの状態は０，０．３３，０．６７，１である。
【００９６】
また、２ビットのみ有しており各ビットが３以上のアナログ階調状態を有し、一方のビットが他方のビットよりも多くの階調状態を有する構成、例えば、２つのビットが階調状態ｎ1 ＝６，ｎ2 ＝５を有する構成とすることも可能である。
【００９７】
さらに、合計で同数の階調レベルが以下の構成によっても実現できる。つまり、３つのＳＤビットが設けられ、アナログ階調状態の数が上述の構成と逆の順番となっている場合、即ち、最も低位のビットが４つのアナログ階調状態を有し、２番目のビットは３つのアナログ階調状態を有し、最も高位のビットは２つの状態のみ有し（ここでｉ＝３，ｎ1 ＝４，ｎ2 ＝３，ｎ3 ＝２と表すことができる）、これらのビットが３：８：１２（即ち、１：２．６７：４）の比で重みづけされている場合である。
【００９８】
かかる実施形態によって得られる階調状態が図９に示される。この場合、最も低位のビットの４つの状態は、０，０．３３，０．６７，１であり、２番目のビットの３つの状態は０，０．５，１であり、最も高位のビットの２つの状態は０，１である。
【００９９】
図１０は、他の実施形態の構成を示すものであり、この形態では６つのデジタルビットのうち最初の２つのビットが０，０．５，１の状態を有し、次なる４つのビットが０，１の状態を有し（つまり、ｉ＝６，ｎ1 ＝ｎ2 ＝３，ｎ3 ＝ｎ4 ＝ｎ5 ＝ｎ6 ＝２）、これらビットが２：６：９：１８：３６：７２の比で重みづけされている場合、１４４個の階調レベルが実現できることになる。
【０１００】
尚、図１０においては、ビットの状態は適切な重みづけで非正規化されて示されており、最初の２つのビットの状態は（０，１，２）および（０，３，６）と示される一方、他の４つのビットの状態は（０，９）（０，１８）（０，３６）（Ｏ，７２）と示される。
【０１０１】
さらに、他の実施形態ではデジタルディザが行方向のみのＳＤと組み合わされたＴＤ、または、列方向のＳＤと組み合わされた行方向のＳＤのような２方向のものに適用される。
【０１０２】
かかる形態では、異なる数のアナログ階調状態を２つのデジタル方向の対応するビットに設けることができる。単純化して、同数のアナログ階調状態が両デジタル方向の対応するビットに設けられる場合を考える。
【０１０３】
例えば、行方向のみのＳＤと組み合わされたＴＤの場合、第１の方向では最初の時間ビットがｎ1 個のアナログ階調状態を有し、第２の時間ビットがｎ2 個のアナログ階調状態を有し、第２方向で同じ状態が設けられることとすると、第２の空間ビットは第１および第２の時間ビットにおいてもｎ1 個およびｎ2 個のアナログ階調状態を有することとなる。
【０１０４】
これを一般化し、２方向のデジタルディザについて一方がｉビットを有し、これらが種々のアナログ階調状態の数ｎ1 ，ｎ2 ，ｎ3 …ｎi を有し、他方がｊビットを有し、これらのビットが対応する数ｎ1 ，ｎ2 ，ｎ3 …ｎj のアナログ階調状態を有する場合、最適な重みづけは、以下のとおりとなる。
【０１０５】
一方の方向では、
(n1 -1) ：ｎ1 (n2 -1) ：ｎ1 ｎ2 (n3 -1) ：…ｎ1 ｎ2 ｎ3 …ｎi-1 (ni -1)
他方の方向では、
１：ｎ1 ｎ2 ｎ3 …ｎi-1 ｎi ：ｎ1 2ｎ2 2ｎ3 2…ｎi-1 2ｎi 2 ：…ｎ1 j-1 ｎ2 j-1 ｎ3 j-1 …ｎi-1 j-1 ｎi j-1
これにより、利用できる合計の階調レベルの数は、以下のとおりとなる。
【０１０６】
ｎ1 j ｎ2 j ｎ3 j …ｎi j
ここで、ｉ方向の対応ビットで用いるのと同じ数のアナログ階調状態が、ｊ方向の各ビットで用いられている。これらの表現は、ｉ（各ビットに異なる数のアナログ階調状態を有する方向）がｊ（各ビットのアナログ階調状態の数が方向ｉの対応ビットと同じである方向）と同じかそれ以上の場合にあてはまる。ただし、実用上の諸事情から階調レベルにある程度の冗長性をもたらす重みづけが選択され、上述した重みづけ以外の重みづけとなった場合も、本発明の範囲内に含まれるものと考えられるべきである。
【０１０７】
かかる２方向の構成の１構成例として、４ビットのＴＤが２ビットのＳＤと組み合わされた構成を挙げることができる（つまり、ｉ＝４，ｊ＝２）。ここで、最初の空間ビットについては、最も低位の時間ビットが５つのアナログ階調状態を有し、次に低い時間ビットが３つのアナログ階調状態を有し、２つのより高位の空間ビットが２つの状態、即ち、状態０および１のみを有している（つまり、ｉ＝４，ｊ＝２，ｎ1 ＝５，ｎ2 ＝３，ｎ3 ＝ｎ4 ＝２）。
【０１０８】
さらに、２番目の空間ビットの各時間ビットは、第１の空間ビットの対応する時間ビットと同数のアナログ階調状態を有している。この場合、得られる階調レベル最大数は、５2 ×３2 ×２2 ×２2 ＝３６００となる。これは、時間的重みづけが４：１０：１５：３０（即ち、１：２．５：３．７５：７．５）で空間的重みづけが１：６０（＝５×３×２×２）の場合に得られる。
【０１０９】
他の形態として、時間および空間方向の間で、ｉとｊを交換することができ、例えば、ｉ＝２，ｊ＝４，ｎ1 ＝５，ｎ2 ＝３，ｎ3 ＝ｎ4 ＝２である。これにより、時間ビットが４：１０の比で重みづけされ、空間ビットが１：１５：２２５：３，３７５の比で重みづけされている場合に、Ｎmax ＝１６０，０００となる。
【０１１０】
ここで最も低位のビットのみが２より大きな数のアナログ階調状態を有する２方向の構成において、アナログ階調状態の数の可能な組み合わせについて考慮すると、例えば以下の場合が考えられる。
【０１１１】
Ｎmax ＝２５６を実現するために、３ビットのＴＤが２ビットのＳＤと組み合わせて用いられ（ｉ＝３，ｊ＝２）、最も低位のビットがｎ1 ＞２になるｎ1 を有し、他のビットはｎ2 ＝ｎ3 ＝２を有するものとする。
【０１１２】
Ｎmax ＝ｎ1 j ｎ2 j ｎ3 j …ｎi-1 j ｎi j ＝ｎ1 2２2 ２2 ＝２５６であるからｎ1 ＝４となり、最適な重みづけは時間的方向で３：４：８であり、空間的方向で１：１６である。
【０１１３】
選択的に、２ビットのＴＤおよび３ビットのＳＤ（ｉ＝２，ｊ＝３）、Ｎmax ＝ｎ1 3２3 ＝２５６の場合については、ｎ1 ＝３．１７となり、この例ではｎ1 は４とされるべきである。このように、この場合では、最適な重みづけは時間的方向で３：４であり、空間的方向で１：８：６４であり、その結果合計で５１２個の階調レベルが得られる。
【０１１４】
これは、最小の空間ビットが全体の画素領域にとって大きいことを意味するので、３：４の比の空間的重みづけをもつことは製造上有利である。
【０１１５】
ある状況の下では、全体の階調レベルの所望の数、表示装置では通常２５６階調レベル前後、を得るために、最大ビットにおいて０および１以外のアナログ状態を設けることがある。３ビットのＴＤが２ビットのＳＤと組み合わされて用いられ（ｉ＝２，ｊ＝３）、ｎ2 ＝ｎ1 とすると、ｎ1 3×ｎ1 3＝２５６となり、ｎ1 ＝２．５となる。このように、両方の空間ビットで３つのアナログ階調状態を用いると、合計で２５６個の階調レベルが得られ、最適な重みづけは、ＳＤで２：６（即ち１：３）、ＴＤで１：９：８１である。この場合、後の時間ビットの全てにおいて、これら３つのアナログ階調状態が生じることになる。
【０１１６】
可能な限り最小の冗長性で必要とする全体の階調レベル数を得るために、最適な重みづけと共に、デジタルビットの数およびアナログ階調状態の数を選択することは好ましいが、一定の状況の下に製造・使用される装置に適用する場合には、製造上の理由からも階調レベルのある程度の冗長性は許容できることがある。そこで、製造上の理由から、１方向のＳＤ（またはＴＤ）のビットを、任意に選ばれた一定の重みづけ（必ずしも最適でなくてよい）に設定し、他の単一または複数の方向のＴＤおよび／またはＳＤのビットについて最適な重みづけを計算し設計することは、好ましい。
【０１１７】
具体例として、一方の方向（例えば、行または列方向のＳＤ）が製造の容易化を図るため１：Ｘの比に設定された２つのビットを有しており、他方の方向（例えば、ＴＤ）が２または３個のビットを有し、各々がｎ個の階調状態をもった２方向の構成について考える。
【０１１８】
この場合、線形的な関係をもった階調レベル（これが望ましいものと仮定する）を得るためには、第２の方向における適切なデジタル重みづけは、以下のようになる。
【０１１９】
(n-1) : X(n-1)2 +n(n-1) : (n-1)+｛(n+1)+2nX ｝(n-1)2 +X2 (n-1)3
これにより、全体の階調レベルの数は、以下のようになる。
【０１２０】
(X-1)[(n-1)+X(n-1)2 +n(n-1)+(n-1)+｛(n+1)+2nX ｝(n-1)2 +X2 (n-1)3]+1
この方法は、もちろん、より高いレベルについても適用できる。
【０１２１】
実際の構成例では、製造上の理由から、１：２のＳＤを選択することになる可能性がある。
【０１２２】
また、動作パラメータに応じて、装置の動作時に重みづけを変化する構成として、例えば、中間的なアナログ状態がもはや利用できない温度下で、必要なデジタル重みづけを単純なデジタル配列に変更することにより、全体の階調レベルの線形的な配列関係が可能であるようにすることができる。
【０１２３】
２方向の構成を用いた他の実施形態では、１つの方向の各ビットに異なる数の状態を適用することができる。例えば、１：Ｘの比に設定された２ビットのＳＤが、３ビットのＴＤと結合した構成を考える。ここで、第１の時間ビットがｎ1 個の状態を有し、第２の時間ビットがｎ2 個の状態を有し、第３の時間ビットがｎ3 個の状態を有するとすると、第２の方向におけるデジタル重みづけを以下のように設定することで、線形的な関係をもった階調レベルが得られることになる。
【０１２４】
(n1 -1):｛(n1 -1)(X+1)+1｝(n2 -1) :[｛(n1 -1)+[(n1 -1)(X+1)+1](n2 -1) ｝(X+1)+1](n3 -1)
１つの空間ディザ方向について、Ｘが２に設定され（即ち、１：２のＳＤ）、３ビットの時間ディザを有し（３ＴＤ）、かつ、時間ビットがｎ１＝２、ｎ２＝２、ｎ３＝６に分布する複数のレベル数を有する場合には、図１１に示すように、時間ディザの重みづけを１（２）：４（２）：８０（６）と設定することにより、２５６個の線形的な関係を有する階調レベルが得られる。尚、かっこ内の数字は、各ビットにおける中間調レベルの数を示している。
【０１２５】
上記の組み合わせは、２つのデジタルビット、即ち、最も低位の空間ビットおよび最も高位の空間ビットについての最も高位の時間ビットが、２より大きな伝導（透過）レベルをもった場合を含んでいる。
【０１２６】
さらに、Ｘが２に設定され、２つのビットで６つのレベルが用いられ、残りの４つのビットで２つのレベルが用いられた構成例が、図１２に示される。この場合、上記の例と異なる時間ビットに６つの中間調レベルが用いられており、時間ディザの比は、本発明の構成に従って、１（２）：２０（６）：６４（２）に調整されている。これにより、２５６個の線形的な関係を有する階調レベルが得られる。
【０１２７】
遷移的なデジタルエラーの偽輪郭が、表示性能を全体的に損なうと考えた場合、最も高位のビットをより短い持続時間として、同数の階調レベルが実現されるので、図１２の構成例は、図１１の構成例よりも好ましいものともいえる。
【０１２８】
選択的に、所定のライン数に対して正確な時間的重みづけを実現する精度と関係するデジタルエラーを考えると、図１１の構成例は、図１２の構成例よりも有利なものともいえる。
【０１２９】
図１３は、Ｘが２に設定され、２つのビットが６つのレベルを含み、他の４つのビットが２つのレベルのみを含んだ第３の構成例を示しており、ｎ1 ＝６、ｎ2 ＝２、ｎ3 ＝２となっている。この場合、時間ディザは用いていないが、２方向の空間ディザ、即ち、ｘｙマトリックスの表示装置において、各画素が、列方向および行方向に副画素化された構成が適用されている。
【０１３０】
このような構成は、液晶のスイッチング時間が、時間ディザが行えるほどに高速なものではない場合等に特に好ましいものとなる。
【０１３１】
また、輝度や低温度作動のような他の要因によって材料の選択が制限される場合、非常に多数のラインが用いられる場合（例えば、ＦＬＣコンピュータによってホログラムを発生させる場合）、非常に速いフレーム率が必要とされる場合（例えば、多くの空間光変調器で光学的演算やルーティング等を行う場合）、カラーフィルタなしで高輝度表示を付与するフレーム順次の色に、時間ドメインが用いられる場合等にも適用できるものである。
【０１３２】
図１３に示す構成例では、行方向の空間ディザの両ビットに６個の伝導（透過）レベルが用いられ、列方向のディザでは最も低位のビットにのみ６個の伝導（透過）レベルが用いられている。行についてＸが２に設定されている場合、列で用いるデジタルディザは、５（６）：１６（２）：６４（２）（即ち、ディザ比は、１：３．２：１２．８）となる。
【０１３３】
上記の図１３に示す構成例は、最も高位および低位のビットが、図１１および図１２に示す構成例よりも低くなるので、デジタルエラーが起きにくく製造が容易という長所を有している。また、最も低位の列でのみ多数のレベルを有するので、駆動回路のコストの上でも有利である。
【０１３４】
図１４、図１５、図１６、図１７および図１８は、それぞれ、１つの空間方向についてＸが２に設定され（即ち、１：２のＳＤ）、別の方向（時間でも空間でもよい）で３つのビットが用いられ、この第２の方向の３つのビットで異なる数の伝導（透過）レベルが用いられた構成例を示している。つまり、その方向における１つのビットでは４つのレベルであり、別のビットでは３つのレベルであり、残りのビットでは２つのレベルである。
【０１３５】
各場合において、本発明に従ったデジタル重みづけを用いることにより、２８０レベルが得られることになるが、異なる数の伝導（透過）レベルの分布は、各場合で異なるものになっている。図１４では、１：２のＳＤが、１（２）：８（３）：８４（４）と組み合わされ、図１５では、１（２）：１２（４）：８０（３）と組み合わされ、図１６では、２（３）：２１（４）：７０（２）（即ち、１：１０．５：３５）と組み合わされ、図１７では、３（４）：１０（２）：８０（３）（即ち、１：３．３：２６．７）と組み合わされている。図１８では、２つの空間方向が用いられ、その第２の方向が、３（４）：２０（３）：７０（２）（即ち、１：６．７：２３．３）の重みづけを有している。
【０１３６】
上記の比は、上述の構成例と同様に、コスト、生産性、誤り率等の要素を考慮して選択し、また、適宜変更することができる。
【０１３７】
また、他の要件に適合させるために、あるビットについては最適な重みづけを選択する一方、他のビットについては最適ではない値を選択する構成とすることもできる。例えば、最も高位の時間ビットをできるだけ短くなるよう構成することで、偽輪郭や動的輪郭の効果のようなデジタルエラーを低減できる。
【０１３８】
図１４から図１８までに示す構成例では、総計２８０個の階調レベルを実現しており、これは必要なレベルよりも多いので（通常、動画のカラー表示では２５６個）、それぞれ重みづけの調整が可能な構成になっている。
【０１３９】
図１９では、デジタルエラーを低減するために調整されるビットが、最も高位の時間ビットである構成例を示している。この場合、デジタルエラーが低減されるならば、全体の階調レベルが多少少なくなることは許容できるものである。
【０１４０】
図２０、図２１および図２２は、１つのビットがＸ＝２に設定され、空間または時間のデジタルディザの他方の方向の重みづけが、合計の階調数を最大化するよう調整されている構成例を示している。ここで、第２の方向の２ビットを含む４つのビットには３つのレベルが用いられ、第２の方向の１ビットを含む２つのビットには２つのレベルが用いられている。これらの構成は、上述した構成と同様の考え方に基づいているが、１つの方向の１ビットのみが異なる数の伝導（透過）レベルを有している。
【０１４１】
図２３は、本発明の他の構成例であって、３つのデジタルディザの方向が用いられ、そのうち２つは空間、１つは時間である構成を示している。図２４、図２５、図２６および図２７は、各々、異なる空間ビットで異なる数の伝導（透過）レベルが用いられる一方、異なる時間ビットでは、ある空間ビット（即ち、副画素）について同数のレベルが用いられる構成例を示している。
【０１４２】
この場合、多数の伝導（透過）レベルを実現する手段を設ける必要があるのは、１組の副画素のみでよいので、駆動回路を安価にでき、表示部近傍に電子部品を配する際の空間的制約も支障のないものとなり生産性に優れているという利点を有することとなる。
【０１４３】
図２４および図２５は、空間ディザが２ビットで時間ディザが３ビットの構成を示しており、一方の空間ビットでは５レベルが用いられており、他方の空間ビットでは２レベルが用いられている。両者の構成のいずれを許容できるものとして選択するかは、他の要因等を考慮して決めるものとすればよい。
【０１４４】
図２５に示す構成例は、合計で多数の階調レベル（この場合１０００）が必要とされる場合、および／または、製造上やコスト上の理由から、空間ディザの比を統一したものに近づけることが求められ、これらの要因が、（最も高位のビットの比較的長い持続時間に関連した）偽輪郭のようなデジタルエラーや、（例えば、最も低位の空間ビットでアナログレベルを有することにより）発生するアナログレベルのエラーよりも重要である場合には、好ましい構成となるだろう。選択的に、これとは逆の場合には、図２４に示す構成例が、好ましい構成となるだろう。
【０１４５】
図２８は、２方向の構成例であって、一方の方向がＸ＝３に設定され、上述した各構成例の種々の長所を組み合わせて得るために、個々のビットで異なる数のアナログレベルが用いられ、つまり、各時間ビットおよび各空間ビットで異なる数の伝導（透過）レベルが用いられた構成例を示している。
【０１４６】
尚、ＴＤを用いた上述の各構成例では、ＴＤを第２方向のＳＤと置き換えることにより、変更した構成とすることも可能である。例えば、図１１、１２、１４、１５、１６、１７、１９、２０、２１および２４から２８に示した各構成例において、ＳＤ比が行方向のＳＤ比を表し、ＴＤ比が列方向のＳＤ比を表す構成に変更してもよい。
【０１４７】
さらに、２ＳＤが、２ＴＤと組み合わされた実施形態とすることも可能である。かかる構成は、特に、材料の緩やかな切り換え時間により、利用できるＴＤのビット数が制限された状態の低温度での使用に適しているものと考えられる。例えば、ＳＤが１：２の比にあり、２ＴＤビットが２１（２２）：６４（２）の比に重みづけされ、合計で２５６個の階調レベルを実現する構成を挙げることができる。尚、かっこ内の数字は、ビットでのアナログ階調状態の数を表している。
【０１４８】
また、他の構成例として、ＳＤが１：２の比にあり、２ＴＤビットが１２（１３）：７４（３）の比に重みづけされ、合計で２５９個の階調レベルを実現する構成を挙げることができる。
【０１４９】
さらに他の構成例として、ＳＤが１：２の比にあり、２ＴＤビットが９（１０）：８４（４）の比に重みづけされ、合計で２８０個の階調レベルを実現する構成、および、ＳＤが１：２の比にあり、２ＴＤビットが８（９）：７５（４）の比に重みづけされ、合計で２５０個の階調レベルを実現する構成を挙げることができる。
【０１５０】
上述のＸは、ある動作環境の範囲内、例えば、ある温度範囲内で、全体の階調数を最大化するよう選択することができる。この範囲外の温度においては、利用するデジタルディザのビット数または利用するアナログレベルの数を変化させてもよく、この場合はこうした変化を補償するのにデジタルな重みづけを変更するものとすればよい。
【０１５１】
実際に、状態の変化に応じて変更させることができるのは、時間ディザの重みづけのみである。例えば、ある動作温度で液晶材料は４ビットの時間ディザを実現するのに十分高速であり、また、２より大きな伝導（透過）レベルが利用できないとすると、上述した構成例を用いて合計で２５６個の階調を得るためには、１：２のＳＤ、１（２）：４（２）：１６（２）：６４（２）のＴＤのように、２ビットの空間ディザが必要になる。一方、より低い温度において、３ＴＤしか利用できない場合、所望数のアナログ階調レベルを得るためには、いくつかのビットを導入することが必要になる。しかし、空間ディザの重みづけは、状態の変化に応じて変化させることができず、Ｘは例えば２に設定される。従って、この場合は、図１１、図１２および図１３に示すような構成例が必要とされる。また、より低い温度においては、上述した２ＴＤのいずれかが必要とされる。
【０１５２】
以上のように、本実施形態の光変調装置は、例えば、以下のような構成の強誘電性液晶表示装置である。即ち、マトリックス状に配置された駆動可能な画素３２と、各画素３２の透過レベルを他の画素３２の透過レベルに対して相対的に変化させるように、各画素３２を選択的に駆動する駆動回路とを備えた構成になっている。
【０１５３】
駆動回路は、互いに異なる空間ディザ信号を用い独立して駆動可能な副画素を駆動し、および／または、複数の独立したサブフレームにおいて互いに異なる時間ディザ信号を用い各画素または各副画素を駆動するための空間および／または時間ディザ回路を含んでいる。
【０１５４】
上記の空間および／または時間ディザに加えて、駆動回路は、異なる透過レベルに対応した異なる階調状態の間で、各画素または各副画素をスイッチングする。ここで、空間および／または時間ディザの少なくとも２つのビットは、２より多い階調状態の間で切り換えられ、少なくとも１つのビットは、他のビットよりも少ない数の階調状態の間で切り換えられる。このような空間および／または時間ディザと複数の階調状態との種々の組み合わせによって、全体として複数の透過レベルが実現される。
【０１５５】
これにより、従来に比して、ほぼ線形的な関係を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現することができる。
【０１５６】
本発明は、もちろん、上述の強誘電性液晶表示装置以外の光変調装置にも適用することができる。上述した本発明の実施形態は、あくまでも本発明の技術内容を明らかにするための一例であって、本発明は、そのような具体例にのみ限定して狭義に解釈されるべきではなく、種々の態様で実施できるものである。
【０１５７】
【発明の効果】
本発明の光変調装置は、以上のように、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位の少なくとも２つのビットを、互いに異なる２より多い数の状態の間で切り換え、各構成単位の少なくとも１つのビットを、他のビットよりも少ない数の状態の間で切り換える構成である。
【０１５８】
それゆえ、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現できるという効果を奏する。
【０１５９】
また、本発明の他の光変調装置は、以上のように、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位のより高位の少なくとも１つのビットを、各構成単位の少なくとも他の１つのビットよりも多い数の状態の間で切り換える構成である。
【０１６０】
それゆえ、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る光変調装置である強誘電性液晶表示パネルの概略的構成を示す断面図である。
【図２】上記パネルの駆動に係る構成を概略的に示す平面図である。
【図３】上記パネルの駆動に用いることができる駆動波形を概略的に示す説明図である。
【図４】上記パネルの駆動に用いることができる時間ディザ（ＴＤ）法を説明する図である。
【図５】（ａ）および（ｂ）は、上記パネルの駆動に用いることができる空間ディザ（ＳＤ）法を説明する図である。
【図６】従来の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図７】本発明の実施の一形態の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図８】本発明の他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図９】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１０】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１１】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１２】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１３】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１４】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１５】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１６】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１７】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１８】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１９】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２０】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２１】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２２】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２３】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２４】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２５】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２６】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２７】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２８】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【符号の説明】
１０ 液晶パネル
１４ 列電極線
１５ 行電極線
３０ データ信号発生器（駆動手段）
３１ ストロボ信号発生器（駆動手段）
３２ 画素（光変調の構成単位）
【発明の属する技術分野】
本発明は、光変調装置に関し、より詳細には、これに限定されるものではないが、液晶表示装置、および空間光変調器を含む光シャッタ装置に関する。
【０００２】
尚、ここでいう「光変調装置」とは、回折型空間光変調器のような透過型の光変調器、液晶表示装置、エレクトロルミネッセンス表示装置やプラズマ表示装置のような発光型光変調器、反射型、透過反射型の装置または表示装置、その他、光学的またはプラズマ的に駆動される空間光変調器を含む意味である。
【０００３】
【従来の技術】
液晶装置は、通常、文字情報および／または画像の表示に用いられるが、さらには、プリンタ内等の光シャッタとしても用いることができる。かかる液晶装置は、マトリックス状に配置された独立して駆動可能な複数の光変調素子（例えば、画素）を備えており、個々の変調素子は、単に白黒表現のみならず、中間的な透過光量（透過レベル）、あるいは中間調を実現可能な構成にできる。また、カラ−フィルタ−を用いたカラ−装置等では、広範囲の種々の色彩や明度を実現するために、上記した中間的なレベルを用いることができる。また、かかる装置の中間調表現（階調表現）は、種々の方法により実現することができる。
【０００４】
例えば、異なるアナログ階調レベルをもたらすべく印加される駆動信号に従って、「オン」状態と「オフ」状態との間で各素子の伝導または透過状態を変調させることにより、階調表現を実現できる。
【０００５】
また、ツイストネマティック型の装置では、例えば、各素子（画素）の透過状態は、印加されるＲＭＳ電圧によって定まり、かかる電圧を適切に制御することによって、異なる階調レベルを生じさせることができる。また、アクティブマトリックス型の装置では、各画素に蓄積される電圧に従って、同様に階調レベルを制御できる。
【０００６】
一方、強誘電性液晶装置のような双安定性の液晶装置では、電圧信号を変調することにより透過状態を制御する等の種々な方法が提案されているが、アナログ方式で透過状態を制御することは一般に容易ではない。
【０００７】
アナログ階調レベルを有していない装置では、いわゆる空間ディザ法あるいは時間ディザ法によって階調表現（応答）を実現することができる。また、これらの方法は、アナログ階調レベルを増やすのにも用いることができる。
【０００８】
空間ディザ（ＳＤ）法では、各構成単位は、２以上の独立して駆動可能な副構成単位に分割され、これら副構成単位は、全体の階調レベルを複数発生させるために、互いに異なる組み合わせの切り換え信号によって駆動可能なものになっている。
【０００９】
例えば、構成単位が、白状態と黒状態との間で切り換わることができる大きさの等しい２つの副構成単位を備えている場合、両副構成単位が白状態に切り換えられたか、両副構成単位が黒状態に切り換えられたか、あるいは一方の副構成単位が白状態に他方の副構成単位が黒状態に切り換えられたかに対応して、全体として白黒を含む３つの階調レベルを得ることができる。
【００１０】
ここで、両副構成単位が同じ大きさであれば、一方が白状態で他方が黒状態の場合、いずれの副構成単位が黒状態でいずれの副構成単位が白状態であっても、同じ階調レベルが得られる。従って、切り換え回路も、この冗長度を考慮して設計する必要がある。
【００１１】
一方、両副構成単位が異なる大きさであれば、両副構成単位のうちいずれの副構成単位が黒状態でいずれの副構成単位が白状態であるかに応じて、異なる階調レベルが得られることになる。
【００１２】
しかし、実際に設けることができる副構成単位の数は、各副構成単位へ切り換え信号を供給するのにそれぞれ独立した導電線が必要とされる点、およびかかる導電線を配設できる数は、空間的制約、費用、フィルファクタ−(fill factor) または開口率等によって制限される点によって、制約を受けることになる。
【００１３】
時間ディザ（ＴＤ）法の場合、少なくとも一部の各構成単位は、全体の階調レベルを複数発生するのに、駆動フレ−ム内で互いに異なる時間変調信号によって駆動可能となっている。
【００１４】
例えば、１つの構成単位が、フレ−ム内で持続時間の等しい２つのサブフレームによって駆動可能である場合、両サブフレームで「オン」となるよう駆動されると白状態になるような構成とし、両サブフレームで「オフ」となるよう駆動されると黒状態になるような構成とする。さらに、一方のサブフレームが「オン」で他方のサブフレームが「オフ」となるよう駆動されると中間調状態になるような構成とする。
【００１５】
さらに、時間ディザ法を空間ディザ法と組み合わせて、互いに異なる時間変調信号によって、空間ディザ法の構成に係る１以上の副構成単位を駆動するものとしてもよい。これにより、回路は複雑化するものの、実現できる階調レベルの範囲を増加させることができる。
【００１６】
【発明が解決しようとする課題】
近年、こうした装置の多く、とりわけ動画表示を行う表示装置では可能な限り（好ましくは、何らの）冗長性を来すことなく、広範囲かつ適当な組み合わせの階調レベルを実現することが要求されている。また、通常、階調レベルはできるだけ多くの線形的な関係を有するものとされている。
【００１７】
そこで、空間ディザ法の構成において、例えば各構成単位を、表面積の比が４：２：１である３つの副構成単位に分割して、構成単位に２進法的な重みづけを持たせることが知られている。
【００１８】
この場合、各副構成単位が、階調レベル「０」に対応した黒状態と階調レベル「１」に対応した白状態との間でそれぞれ独立して切り換え可能であり、全体の階調レベルが、３つの副構成単位の階調レベルを適切な２進法的重みづけで加算することにより得られるものとすると、これら３つの副構成単位を同時に駆動することにより、図６に示すように、何らの冗長性もなく、８個の異なる階調レベルが得られることになる。
【００１９】
欧州特許公報No.0453033A1は、この種の表示装置を開示しており、また、列電極線の表面積の割合と行電極線の表面積の割合との間の関係を最適化することによって、最大数の階調を生み出すのに必要な導線の数を最小化する方法を開示している。
【００２０】
また、例えば１：４の比の持続時間といった具合に、互いに異なる持続時間のサブフレームで各構成単位を駆動することによって、ＴＤ法により、構成単位に２進法的重みづけをもたせることができる。欧州特許公報No.0261901A2は、表示マトリックスの行をいくつかのグループに分け、これらグループを順次駆動することによって、駆動フレームを所定数に２進法的時間分割して得られる階調レベルの数を最大化する方法を開示している。
【００２１】
ＳＤ（空間ディザ法）またはＴＤ（時間ディザ法）のデジタルディザの形態を単独で用いた場合、ｂビットのディザによって達成される階調レベルの数は２b であり、最適分布となるディザの重みづけは、２0 ：２1 ：２2 …２b-1 となる。
【００２２】
欧州特許公報No.0478043A1は、各構成単位のうちの副構成単位の少なくとも１つが、２より多い切り換え状態、即ち黒状態０、白状態１、および、０と１との間の階調レベルを有する少なくとも１つの中間状態を有するようなアナログ切り換えに係る構成を、空間ディザと組み合わせて、多数の階調レベルを実現する方法を開示している。
【００２３】
例えば、各構成単位は、４：２：１：１の比の幅を有する４つの（列状の）副構成単位に分割されている。最小の２つの副構成単位の１つを除き、各副構成単位は、黒状態０と白状態１との間で切り換えられる。最小の２つの副構成単位の１つは、０、1/3 、2/3 、１に対応した４つのアナログ状態の間で切り換えられる。４つの副構成単位の相対的表面積を考慮した場合、４つの空間ビットの切り換えと組み合わせて、４つの状態０、1/3 、2/3 、１を有する最小の副構成単位の互いに異なるアナログ状態を適切に選択することにより、合計で３２個の異なる階調レベルを実現できる。
【００２４】
２より多くのアナログ状態を有する空間ビットを追加して設けた場合、さらに中間的な階調レベルを実現できる。また、空間ビットが小さなサイズのビットであるので、アナログレベルのエラーは目立たない。しかしながら、かかる構成は、回路構成を複雑化し、コスト高を招来することになる。また、装置を製造する際、特にカラー表示装置を製造する際に、各副画素を駆動するため非常に高密度に電極線を設ける必要がある。
【００２５】
欧州特許公報No.0361981は、各画素をｎ個の副画素のグループに分割し、これら副画素の表面積の比をＡ１：Ａ２…：Ａｎ＝ｍn-1 ：ｍn-2 …：１（ｍは、各副画素の階調レベルの数を表す）に設定することによって、ＳＤの構成における所定数の副画素から得られる階調レベルの数を最大化する方法を開示している。例えば、各副画素が、黒白２個のみの階調レベルをもち、３つの副画素のグループからなるとき、この副画素のグループについて、最適な表面積の比は４：２：１となる。各画素のグループが２より多い階調レベルを有する場合、より多くの副画素のグループを設けた場合には、この最適な表面積の比も異なることとなる。しかし、かかる構成も、上述と同様の理由から製造上困難な点を有し、あるいは製造コストを増大させることになるので、適用には限界がある。
【００２６】
文献Ferroelectrics, 1991, Vol.122, 126頁, “Ferroelectric liquid crystal displays for television application" において、W.J.A.M. Hartmann は、多くの適当な間隔をもった階調レベルを得るために、強誘電性液晶表示装置に用いるＳＤおよびＴＤの比の最適な組み合わせについて開示している。この文献は、また、印加電界に応じて液晶材料のテクスチャーが変化することを利用して異なる階調レベルを実現するテクスチャー法のような、異なるアナログ階調状態を実現する方法についても開示している。
【００２７】
US Patent No.4712877は、いわゆる多数しきい値変調（multi-threshold modulation；ＭＴＭ）法、即ち概略的には画素領域に印加される電界を変化させることによって、強誘電性液晶表示装置の画素に異なる階調状態を発生させる方法について開示している。また、例えば、画素領域にわたって液晶の厚さを段階的に変えることとしてもよい。また、この方法は、多数の階調レベルを発生させるためディザ法と組み合わせることができる。しかし、実際には、わずかのＭＴＭ階調状態よりも数を多くして駆動することは困難である。
【００２８】
強誘電性液晶表示装置は、本来的に複数の物理的問題を有しており、これにより、アナログ階調状態にエラーが生じ、また、経時的におよび／または表示領域内で階調レベルの予想外の変化が生じることがある。かかる問題については、以下の２つの文献にも述べられている。
【００２９】
▲１▼ P. Maltese著、Mol. Cryst. Liq. Cryst. 1992, Vol.215, 57-72頁, “Advances and problems in the development of ferroelectric liquid crystal displays"
▲２▼ K-F. Reinhart 著、Ferroelectrics, 1991, Vol.113, 405-417頁, “Addressing of ferroelectric liquid crystal matrices and electrooptical characterisation"
既に知られているように、アナログ階調状態は、温度依存性が高く、文献▲２▼は、１６階調レベルを必要とする場合、表示装置の温度を０．２度の範囲で均一にすべき例を述べている。両文献▲１▼▲２▼は、かかる装置において、駆動回路に薄膜トランジスタを使用することは、アナログ階調状態を実現する上で有利である旨を述べている。
【００３０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、多数の階調レベルを実現でき、ほぼ線形的な間隔を有する多数の階調レベル、また、所望の重みづけをもった多数の階調レベルを実現できる光変調装置を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の光変調装置は、上記の課題を解決するために、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位の少なくとも２つのビットを、互いに異なる２より多い数の状態の間で切り換え、各構成単位の少なくとも１つのビットを、他のビットよりも少ない数の状態の間で切り換えるよう構成されていることを特徴としている。
【００３２】
上記の構成によれば、ＳＤ（空間ディザ）および／またはＴＤ（時間ディザ）を、アナログ階調状態（白状態および黒状態を含む意）と組み合わせて各構成単位を駆動しており、また、各構成単位の少なくとも２つのビットが、３以上の互いに異なるアナログ状態を有し、各構成単位の少なくとも１つのビットが、２つの状態のみといった具合に、より少ない数の状態を有している。
【００３３】
これにより、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現することができる。
【００３４】
特に必要な数の階調レベルが、例えば２５６階調レベルである場合、各構成単位の異なるビットを駆動するために回路構成をそれほど複雑にする必要もなく、また、電極線を非常に高密度に配設しなければならないといった製造上の困難性をそれほど惹き起こすこともなく、これらの階調レベル数を実現できる。
【００３５】
また、デジタルディザの重みづけは、所望の階調レベルの組み合わせを維持しつつ、全体の階調レベルでの冗長性を最小化するよう（好ましくはかかる冗長性を排除するよう）選択することができる。
【００３６】
ＳＤの構成を有し、行電極および列電極によってそれぞれ駆動可能なマトリックス状に配置された複数の画素を備えた本発明の表示装置の場合、各画素は、例えば、それぞれ空間ディザ信号により独立して駆動可能な３以上の副画素に分割されており、画素全体の透過レベル（透過光量）は、副画素の相対的面積を加味した、副画素の透過レベルの合計（空間平均）に一致するよう構成されている。
【００３７】
従来より、カラー表示装置のカラー画素は、通常、赤、緑、青の３つの副画素を備えており、これらの副画素は、十分な範囲での色表示が実現されるよう、それぞれ独立した副電極線によって制御可能になっている。このようなカラー画素に本発明に係るＳＤの構成を適用する場合、各色の副画素が、３以上の副構成単位にさらに分割され、これら副構成単位には対応する副電極線を介して独立して空間ディザ信号が供給され、これにより、各色について広範囲の透過レベルを実現できる。
【００３８】
また、上記の構成に加えて、あるいは上記の構成とは別に、各色の副画素に本発明に係るＴＤの構成を適用することができる。かかる構成により、各色の副画素は、時間ディザ信号によって２以上のサブフレームを用いて駆動され、該時間ディザ信号を変化させることにより、広範囲の透過レベルを実現できることとなる。
【００３９】
尚、以下で用いる「画素」の語は、モノクロ表示装置の各画素、または、カラー表示装置の各色の副画素（一の画素における各色についての画素）のいずれかの意味で用いている。
【００４０】
例えば２５６階調レベルといった多数の階調レベルを必要とする場合、本発明の構成においては、ビットに多数の階調状態をもたせることができる。例えば、本発明に係るＳＤの構成においては、複数のビットのうち最も低位のビットに８つのアナログ状態をもたせ、かつ、複数のビットを、７（８）：８（２）：１６（２）：３２（２）：６４（２）：１２８（２）の比で重みづけした構成とすることができる（尚、かっこ内の数字は、各ビットにおける互いに異なる状態の数を表している）。つまり、６つのデジタルビットを用いて２５６階調レベルを実現している。
【００４１】
また、同数の階調レベルを実現するのに、任意のビットにおいて８つを超えるアナログ状態の数を要せずに、デジタルビットの数をこれより少なくすることができる（アナログ状態の数が８つを超えると、一定限度以上のエラーが生じたり、駆動回路が一定限度以上にコスト高となるおそれがある）。例えば、３つのビットのうち２つのビットに８つのアナログ状態といった多数のアナログ状態をもたせ、残りの１つのビットにより少ない数のアナログ状態をもたせ、これら３つのビットを、７（８）：５６（８）：１９３（４）の比で重みづけ（かっこ内の数字は、各ビットにおける状態の数を表している）することにより、２５６階調レベルを実現できる。
【００４２】
上記以外にも、本発明に従う構成、即ち、少なくとも２つのビットが２より多い数の状態を有し、少なくとも１つの他のビットがより少ない数の状態を有する構成の構成例を多数挙げることができる。この構成により、比較的少ないビット数で、多数の階調レベルを実現できる。また、この構成では、任意のビットに過度の状態数をもたせる必要もなく、耐えがたい程度のエラーが生じたり、駆動回路が耐えがたい程度にコスト高となることもない。
【００４３】
また、本発明の第２の光変調装置は、上記の課題を解決するために、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位のより高位の少なくとも１つのビットを、各構成単位の少なくとも他の１つのビットよりも多い数の状態の間で切り換えるよう構成されていることを特徴としている。
【００４４】
上記の構成によれば、ＳＤ（空間ディザ）および／またはＴＤ（時間ディザ）を、アナログ階調状態（白状態および黒状態を含む意）と組み合わせて各構成単位を駆動しており、また、各構成単位のより高位の少なくとも１つのビットが（好ましくは、少なくとも最も高位のビットが）、少なくとも他の１つのビットよりも多い数の状態の間で切り換え可能になっている。
【００４５】
これにより、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現することができる。また、かかる効果は、特に、各画素が複数の副画素に分割され、これら副画素に接続される電極線と、これら副画素を駆動する駆動回路とを備えたＳＤの構成において奏することができる。
【００４６】
【発明の実施の形態】
本発明の実施の一形態について図１〜図２８に基づいて説明すれば以下の通りである。
【００４７】
本実施形態の光変調装置は、図１に概略的に示すような大画面の強誘電性液晶表示（ＦＬＣＤ）パネル１０を備えている。液晶表示パネル１０は、互いに平行に配置された２枚のガラス基板１２・１３と両ガラス基板１２・１３の間に封入された強誘電性液晶材料からなる液晶層１１とを備えている。ガラス基板１２・１３の内側表面には、それぞれ複数の行電極線１５と複数の列電極線１４とが対向するように設けられている。これら両電極線１４・１５は互いに直交し、交差部分がそれぞれ独立して駆動可能な光変調の構成単位（例えば、画素）となり、これら構成単位はマトリックス状に配置されている。
【００４８】
上記構成以外に、両電極線１４・１５は、極座標（ｒ，θ）のマトリックス、数字の表示等に用いる７セグメント型のマトリックス、その他のｘ−ｙ座標のマトリックスを形成するように構成されていてもよい。
【００４９】
さらに、両電極線１４・１５上には、それぞれ絶縁層１８・１９および配向層１６・１７がこの順番に設けられており、配向層１６・１７は強誘電性の液晶層１１に面した構成になっている。液晶層１１は、周囲の封入部材２０によって封入されている。
【００５０】
パネル１０は、２枚の偏光板２１・２２の間に置かれ、偏光板２１・２２の偏光軸は相互にほぼ直交している。
【００５１】
上記のように、両電極線１４・１５の各交差部分が、光変調の構成単位もしくは画素となっている。これら構成単位もしくは画素の駆動は、適当なストロボパルスとデータパルスとを行電極線１５と列電極線１４とに印加することにより行われ、従来より各種の駆動方法が提案されている。
【００５２】
例えば、下記の文献においては、黒状態および白状態のような２つの状態の間で選択駆動するのに用いることができる駆動方法が開示されている。
【００５３】
▲１▼ Ferroelectrics, 1991, Vol.122, 63-79頁, “The Joers/Alvey Ferroelectric Multiplexing Scheme"
上記の構成に基づき、構成単位（画素）のマトリックスを形成し、また、副構成単位（副画素）のマトリックスを形成することができる。ここで、副構成単位（副画素）は、構成単位（画素）を構成する要素となるものである。
【００５４】
本実施形態の光変調装置では、各構成単位（画素）、また、各構成単位が２以上の副構成単位（副画素）を備える場合、各構成単位もしくは各副構成単位（副画素）は、ｎ個の互いに異なるアナログ階調状態を有している。これら階調状態は、構成単位または副構成単位に印加される電圧波形に応じて切り換えられ、これにより、各構成単位もしくは副構成単位は、上述した黒状態Ｂおよび白状態Ｗに加え、またはこれらの状態以外に、１以上の中間調状態Ｇを有するものとなっている。
【００５５】
図２は、列電極線１４1 ・１４2 …１４n に接続されたデ−タ信号発生器３０と、行電極線１５1 ・１５2 …１５m に接続されたストロボ信号発生器３１とを備えた表示パネル１０における駆動構成を概略的に示している。
【００５６】
両電極線１４・１５の交差部分に形成された画素３２は、デ−タ信号発生器３０から供給されるデ−タ信号Ｄ1 ・Ｄ2 …Ｄn と、ストロボ信号発生器３１から供給されるストロボ信号Ｓ1 ・Ｓ2 …Ｓm とによって駆動される。デ−タ信号Ｄおよびストロボ信号Ｓは、デ−タ信号発生器３０に供給される画像デ−タ、および、表示入力３３からデ−タ信号発生器３０およびストロボ信号発生器３１に供給されるクロック信号に基づいて生成される。また、表示入力３３は、以下に図４および図５を参照して説明する空間ディザおよび／または時間ディザを実現するための空間ディザおよび／または時間ディザ制御回路を備えている。
【００５７】
以下では図３を参照して、両電極線１４・１５にそれぞれ供給されるデ−タ信号およびストロボ信号の電圧波形が、画素のスイッチング状態を決定する方法について説明する。
【００５８】
図３は、ブランキング期間に電圧−Ｖb のブランキングパルス４１と選択期間に電圧ＶS のストロボパルス４２とを有するストロボ波形４０、「オフ」のデ−タ波形４３、および「オン」のデ−タ波形４４を示している。デ−タ波形４３・４４は、それぞれ電圧Ｖd の正パルスおよび電圧−Ｖd の負パルスを有している。
【００５９】
ブランキングパルス４１が画素に印加されると、列電極線１４に印加されるデ−タ電圧とは無関係に、画素は、通常の黒状態または白状態（いずれの状態になるかは、白ブランキングまたは黒ブランキングのどちらが印加されるかに依存する）に切り換えられ、あるいは保持される。選択期間の間、ストロボパルス４２は、「オフ」のデ−タ波形４３、または「オン」のデ−タ波形４４に同期して印加され、このようにして画素にかかる合成電圧が、画素の状態ひいては透過レベルを決定する。「オフ」のデ−タ波形４３が印加されると画素にかかる合成電圧４５によって、画素は、同じ状態、即ちブランキングパルス４１により画素が先にブランクされた状態に保持される。「オン」のデ−タ波形４４が印加されると、画素にかかる合成電圧４６によって、画素は反対の状態に切り換えられる。
【００６０】
さらに、例えば図３に示すような、電圧Ｖc の正パルスおよび電圧−Ｖc の負パルスを有する中間的なデ−タ波形４７が画素に印加されると、画素にかかる合成電圧４８によって、画素は中間的なアナログ階調レベルに対応した中間状態となる。
【００６１】
以下、図４および図５を参照して時間ディザ法および空間ディザ法について説明する。これらディザ法は、図３に示される中間的なデ−タ波形４７を印加することにより得られるアナログ階調レベルに加えて、デジタル階調レベルが実現されるよう上記の駆動構成に適用できるものである。
【００６２】
図４は、フレ−ム時間の間、時間ディザを実現すべく行電極線１５に印加されるストロボ信号５０・５１・５２のタイミングを示すものである。ここで、３つの選択期間５３・５４・５５は、例えば１：４：１６の比と定められ、これにより、画素を、上述した黒状態・白状態または中間的なアナログ階調状態に切り換えることができる。フレ−ム内で実現される全体の階調レベルは、選択期間５３・５４・５５に対応した３つのサブフレ−ム内の透過レベルの合計（平均）である。
【００６３】
図５（ａ）は、空間ディザに係る構成を示しており、各画素は、例えば、行電極線１５1 と列副電極線１４1a・１４1bとの交差部分に形成された２つの副画素５６・５７を備えている。デ−タ信号Ｄ1a・Ｄ1bは、それぞれ独立して副電極線１４1a・１４1bに印加され、これにより２つの副画素５６・５７の透過レベルは独立して制御され、２つの副画素５６・５７の透過レベルの合計（平均）および２つの副画素５６・５７の面積比が画素全体の透過レベルを決定する。
【００６４】
図５（ａ）は、また、上述した１方向（次元）空間ディザの構成に加えて、他の変更例を破線にて示している。この構成では、各画素は、行方向においても２つの副画素に分割されており、各画素は、列方向に２つの副画素５６・５７に分割され、さらに、副画素５６・５７が、列副電極線１４1a・１４1bと行副電極線１５1a・１５1bとの交差部分で２つの副画素に分割された、いわば２方向（次元）空間ディザの構成となっている。かかる２方向空間ディザにより、得られる階調レベルの数をさらに増やすことが可能になる。
【００６５】
また、このような空間ディザの構成は、色画素内の各色副画素にも適応できるものであり、以下に述べる画素についても、色画素および色副画素を含むものである。
【００６６】
図５（ｂ）は、各画素が列方向に沿って３つの色副画素Ｒ・Ｇ・Ｂに分割された変更例を示すものである。各色副画素は、２方向に分割されており、即ち行方向に沿ってはｙ：ｂｙの比に、列方向に沿ってはｘ：ａｘの比に分割され、各色についてｘｙ：ｂｘｙ：ａｘｙ：ａｂｘｙの面積比を有する４つの副画素５８・５９・６０・６１を有する構成となっている。ここで、適宜ａとｂを異なる値にすること等によって、４つの副画素５８・５９・６０・６１により４つの異なる重みづけが付与され、これら副画素を異なる組み合わせで切り換えることにより、各色について１６個の異なる階調レベルを実現できる。さらに、各色副画素については、行方向および列方向の２方向（次元）の各々につき、２つの副電極線のみを設けた構成になっている。
【００６７】
次に、時間ディザを伴わない１方向空間ディザであって、各画素がそれぞれ並列に配置され、９：３：１の表面積比を有する３つの副構成単位に分割された構成について説明する。各副構成単位は独立して、線形的な間隔（関係）を有する３つの異なるアナログ階調状態の間で切り換わることができる。３つの階調状態は、階調レベル「０」に対応した黒状態、階調レベル「１」に対応した白状態、および階調レベル「０．５」に対応した中間的な階調状態である。
【００６８】
これら適切なデジタル重みづけを持った３つの副構成単位の階調レベルを組み合わせることにより、冗長性なく合計で２７個の階調レベルが、線形的な組み合わせで得られる。この構成は、例えば３つの副構成単位が４：２：１の表面積比を有し、中間的な階調レベルに少なからず冗長性がもたらされ、９：３：１の場合より全体の階調レベルが少なくなる構成とは対照的に異なるものである。
【００６９】
より一般的には、時間ディザを伴わない１方向空間ディザに係る構成において、各画素がｂ個の副構成単位に分割され、各々の副構成単位が独立して線形的な間隔（関係）を有するｎ個の異なるアナログ階調状態の間で切り換え可能であるとすると、これら副構成単位の表面積が、ｎ0 ：ｎ1 …ｎb-1 の比で重みづけされていれば、冗長性なく合計で最大数のｎb 個の異なる線形的な組み合わせの階調レベルが得られることとなる。
【００７０】
例えば、３つの異なるアナログ階調状態を有する場合、副構成単位の表面積を１：３…３b-1 の比で重みづけすればよく、４つの異なるアナログ階調状態を有する場合、副構成単位の表面積を１：４…４b-1 の比で重みづけすればよい。
【００７１】
同様のデジタルな重みづけは、空間ディザのみならず時間ディザを用いた構成にも適用することができる。全体の階調の組み合わせを非線形的、例えば、対数的にする必要がある場合には、異なる階調レベルを選択するものとすればよい。
【００７２】
本発明の第１の実施形態では、時間ディザを伴わない１方向空間ディザの構成を有しており、各画素は並列に配置された３つの副構成単位を備えており、これらの表面積は１６：２：１の比になっている。ただし、３つの副構成単位のうち最大（即ち、最も高位のビット）のもののみが、３以上のアナログ階調状態を有しており、この例では、５個の線形的な間隔を有するアナログ階調状態「０」「０．２５」「０．５」「０．７５」「１」（１６の因数によって重みづけした場合は「０」「４」「８」「１２」「１６」のレベルとなる）を有している。「０」は、黒状態に対応し、「１」は白状態に対応している。
【００７３】
他の２つの副構成単位は、黒状態に対応する「０」の階調状態および白状態に対応する「１」の階調状態のみを有している。
【００７４】
これにより、図７に示すように最大で合計２2 ×５＝２０個の異なる線形的な組み合わせの階調レベルを得ることができる。
【００７５】
異なるアナログ階調状態の間で切り換えるのに、多数の電圧レベルの印加を必要とする副構成単位は、各画素の副構成単位の１つのみであるので、装置に必要な駆動回路を単純化することができる。
【００７６】
最大の副構成単位のみが多数の階調状態を有しているので、駆動回路のコストを妥当な範囲内に抑えつつ階調レベルの数を最大化できる（最大の副構成単位によって、より容易に多数の階調レベルを得ることができる）。
【００７７】
異なるアナログ階調状態を切り換えるのに異なるデ−タ波形および電圧レベルが必要となるので、状態の数がすべてのビットで同じでなく、単一または少数のビットのみが比較的多数のアナログレベルを有し、多数のデ−タ波形および電圧レベルを必要とする場合、駆動回路全体のコストも低減される。
【００７８】
同様に、時間ディザのみを用いた場合、または、時間ディザと空間ディザとを組み合わせて用いた場合にもかかる駆動回路の単純化によってコスト低減の効果が得られる。
【００７９】
また、２以上のビットが３以上のアナログ階調状態を有する構成例（これらのビットまたは他のビットの１つは、その他のビットより階調状態の数が少ない）および／または１以上のより高位のビットが最大数のアナログ階調状態を有する構成例を挙げることができる。これにより、上述のように駆動回路のコストを低減でき、その他の長所も有することができる。
【００８０】
例えば、アナログ階調状態を得るのに用いるドメインの数が比較的少ない場合、多数のアナログ階調状態では最小の空間ビットで再現性を得ることは困難になるおそれがある。
【００８１】
このように、アナログ階調を最も高位の空間ビットあるいはより高位の複数の空間ビットに限定することは好ましく、またアナログ階調を２以上の空間ビットに広げて行うことは好ましい。選択的に、得られるアナログ階調状態の数は、１つのデジタルビットから次のデジタルビットに組織的に変更可能である。このように、３つのデジタルビットが設けられている場合、最も低位のビットが２つのアナログ階調状態（０，１）を有し、第２のビットが８個のアナログ階調状態（０，２，４，６，８，１０，１２，１４）を有し、最も高位のビットが１６個のアナログ階調状態（０，１６，３２，４８，６４，８０，９６，１１２，１２８，１４４，１６０，１７６，１９２，２０８，２２４，２４０）を有する場合、２×８×１６＝２５６から全体で２５６個の異なる階調レベルを得ることができる。
【００８２】
デジタルビット間でアナログ階調状態を適切に分布させることによって、デジタルエラーを最小化することができる。例えば、副画素を小さなサイズにエッチングすることに伴い製造時にずれが生ずると、空間ディザの比を正確にすることが困難になる。
【００８３】
同様に、ある程度の色彩をもった表示装置を駆動する場合、完全な時間ディザの比は実現できない可能性がある。また、時間ディザまたは空間ディザで隣接するビットが異なる階調レベルを有する場合に、デジタルエラーが生ずると、ある階調レベルから他のレベルに移るときにそれが視覚の平均化の効果により誤った階調レベルと観察されることがある。かかる遷移的時間的デジタルエラーは、文献「Proceedings of Eurodisplay '96, pp.39-42 K.Toda et al.(1996)」によって報告され、「偽輪郭(pseudoedge)」と呼ばれている。
【００８４】
空間ディザのエラーの場合、副画素が小さくなればなる程、製造の困難性によって生ずるずれの割合は大きくなるものと考えられる。本発明により、異なるビット間のアナログレベルの分布は、空間ディザまたは時間ディザの比ができるだけデジタルエラーを最小化するために低くなるよう選択することができる。例えば、最も高位の時間ディザのビットまたはより高位の時間ディザの複数のビットは、できるだけ短いものとされ、偽輪郭効果を低減しつつ低コストで全体の階調レベルを所望の数に実現できる。
【００８５】
上述したような時間ディザ（以下、適宜「ＴＤ」という）を伴わない１方向空間ディザ（１ＳＤ）が行または列に適用される構成の他に、空間ディザ（以下、適宜「ＳＤ」という）を伴わない、または空間ディザと結合した時間ディザが行または列に適用され、あるいは行および列に同時に適用された２方向空間ディザ（２ＳＤ）の構成例を挙げることができる。
【００８６】
さらに、ＴＤ＋１ＳＤまたはＴＤ＋２ＳＤ（いずれの場合にも３つのデジタル方向が設けられる）のような異なる組み合わせにより、空間ディザおよび時間ディザを結合させてもよい。
【００８７】
種々の装置における最も実用的な構成は、例えば、各画素の駆動用電極を配設できる空間、駆動回路の許容できる複雑さの程度、必要な階調レベルの数、製造の容易性および歩留り等の要因によって決定される。
【００８８】
ＴＤおよびＳＤの両方を用いた構成において、ｎ個のアナログ階調状態を用いた場合、得られる階調レベルの最大数はｎabであり、最適な重みづけはｎ0 ：ｎ1 …ｎa-1 およびｎ0 ：ｎ2 ：ｎ2a：ｎ3a …ｎ(b-1)aによって付与される。ここで、ａはＴＤ（またはＳＤ）のビット数であり、ｂはＳＤ（またはＴＤ）のビット数である。例えば、２ビットのＳＤ（ａ＝２）および３ビットのＴＤ（ｂ＝３）で３つのアナログ階調状態（ｎ＝３）であるとすると、重みづけがＳＤ＝１：３およびＴＤ＝１：９：８１の場合、合計で７２９個の異なる階調レベルが付与される。
【００８９】
３ビットのＳＤ（またはＴＤ）および４ビットのＴＤ（またはＳＤ）で５個のアナログ階調状態であるとすると、重みづけがＳＤ（またはＴＤ）＝１：５：２５の比でＴＤ（またはＳＤ）＝１：１２５：１５，６２５：１，９５３，１２５の比である場合、合計で２４４，１４０，６２５（即ち、５の３×４乗）個の異なる階調レベルが付与される。
【００９０】
重みづけを最適化することにより、冗長性なく線形的な組み合わせの階調レベルが得られることとなる。ただし、実際的な制約により冗長性のレベルが許容レベルに引き下げられるような重みづけを用いた場合、冗長性が多少存在し、少なくともある透過レベルについて、デジタルビットの異なる組み合わせのアナログ階調状態によっても同じ透過レベルが得られるような構成であっても、本発明の範囲内に含まれる。
【００９１】
ある種のデジタルディザを用いた場合、即ち、ＴＤまたは１方向ＳＤ（例えば、行および列に配置された画素を有する表示装置の行方向または列方向のＳＤ）を用いた場合、各時間ビットまたは各空間ビットはｎ1 ，ｎ2 ，ｎ3 …ｎi で示す多くの異なる線形的な関係をもつ階調状態の間で切り換えることができる。ここでｉは、デジタルビットの数であり、ｎの添字ｉは対応ビットの状態の数を表している。この場合、冗長性なくしかも所望の階調レベルの分布をもって実現できる合計の階調レベルの最大数は、以下のとおりである。
【００９２】
Ｎmax ＝ｎ1 ×ｎ2 ×ｎ3 …ｎi
この最大数は、デジタルビット（ＴＤの場合にあってはサブフレ−ムの連なりまた、ＳＤの場合にあっては副構成単位の表面積）が以下の比で重みづけされている場合に実現される。
【００９３】
(n1 -1) ：ｎ1 (n2 -1) ：ｎ1 ｎ2 (n3 -1) ：…ｎ1 ｎ2 ｎ3 …ｎi-1 (ni -1) 本発明の一実施形態では、ＳＤに係る構成が３つのデジタルビットを有して設けられており、最も低位のビットは２つのアナログ階調状態を有し、２番目のビットは３つのアナログ階調状態を有し、最も高位のビットは４つのアナログ階調状態を有している（ここでｉ＝３，ｎ1 ＝２，ｎ2 ＝３，ｎ3 ＝４と表すことができる）。
【００９４】
この場合、実現できる線形的な間隔（関係）を持つ合計の階調レベルの最大数は、ＳＤのビットが１：４：１８の比で重みづけされている場合、２×３×４＝２４である。かかる構成によって実現できる合計の階調レベルが図８に示される。
【００９５】
ここで、最も低位のビットの２つの状態は、０，１であり、２番目のビットの３つの状態は０，０．５，１であり、最も高位のビットの４つの状態は０，０．３３，０．６７，１である。
【００９６】
また、２ビットのみ有しており各ビットが３以上のアナログ階調状態を有し、一方のビットが他方のビットよりも多くの階調状態を有する構成、例えば、２つのビットが階調状態ｎ1 ＝６，ｎ2 ＝５を有する構成とすることも可能である。
【００９７】
さらに、合計で同数の階調レベルが以下の構成によっても実現できる。つまり、３つのＳＤビットが設けられ、アナログ階調状態の数が上述の構成と逆の順番となっている場合、即ち、最も低位のビットが４つのアナログ階調状態を有し、２番目のビットは３つのアナログ階調状態を有し、最も高位のビットは２つの状態のみ有し（ここでｉ＝３，ｎ1 ＝４，ｎ2 ＝３，ｎ3 ＝２と表すことができる）、これらのビットが３：８：１２（即ち、１：２．６７：４）の比で重みづけされている場合である。
【００９８】
かかる実施形態によって得られる階調状態が図９に示される。この場合、最も低位のビットの４つの状態は、０，０．３３，０．６７，１であり、２番目のビットの３つの状態は０，０．５，１であり、最も高位のビットの２つの状態は０，１である。
【００９９】
図１０は、他の実施形態の構成を示すものであり、この形態では６つのデジタルビットのうち最初の２つのビットが０，０．５，１の状態を有し、次なる４つのビットが０，１の状態を有し（つまり、ｉ＝６，ｎ1 ＝ｎ2 ＝３，ｎ3 ＝ｎ4 ＝ｎ5 ＝ｎ6 ＝２）、これらビットが２：６：９：１８：３６：７２の比で重みづけされている場合、１４４個の階調レベルが実現できることになる。
【０１００】
尚、図１０においては、ビットの状態は適切な重みづけで非正規化されて示されており、最初の２つのビットの状態は（０，１，２）および（０，３，６）と示される一方、他の４つのビットの状態は（０，９）（０，１８）（０，３６）（Ｏ，７２）と示される。
【０１０１】
さらに、他の実施形態ではデジタルディザが行方向のみのＳＤと組み合わされたＴＤ、または、列方向のＳＤと組み合わされた行方向のＳＤのような２方向のものに適用される。
【０１０２】
かかる形態では、異なる数のアナログ階調状態を２つのデジタル方向の対応するビットに設けることができる。単純化して、同数のアナログ階調状態が両デジタル方向の対応するビットに設けられる場合を考える。
【０１０３】
例えば、行方向のみのＳＤと組み合わされたＴＤの場合、第１の方向では最初の時間ビットがｎ1 個のアナログ階調状態を有し、第２の時間ビットがｎ2 個のアナログ階調状態を有し、第２方向で同じ状態が設けられることとすると、第２の空間ビットは第１および第２の時間ビットにおいてもｎ1 個およびｎ2 個のアナログ階調状態を有することとなる。
【０１０４】
これを一般化し、２方向のデジタルディザについて一方がｉビットを有し、これらが種々のアナログ階調状態の数ｎ1 ，ｎ2 ，ｎ3 …ｎi を有し、他方がｊビットを有し、これらのビットが対応する数ｎ1 ，ｎ2 ，ｎ3 …ｎj のアナログ階調状態を有する場合、最適な重みづけは、以下のとおりとなる。
【０１０５】
一方の方向では、
(n1 -1) ：ｎ1 (n2 -1) ：ｎ1 ｎ2 (n3 -1) ：…ｎ1 ｎ2 ｎ3 …ｎi-1 (ni -1)
他方の方向では、
１：ｎ1 ｎ2 ｎ3 …ｎi-1 ｎi ：ｎ1 2ｎ2 2ｎ3 2…ｎi-1 2ｎi 2 ：…ｎ1 j-1 ｎ2 j-1 ｎ3 j-1 …ｎi-1 j-1 ｎi j-1
これにより、利用できる合計の階調レベルの数は、以下のとおりとなる。
【０１０６】
ｎ1 j ｎ2 j ｎ3 j …ｎi j
ここで、ｉ方向の対応ビットで用いるのと同じ数のアナログ階調状態が、ｊ方向の各ビットで用いられている。これらの表現は、ｉ（各ビットに異なる数のアナログ階調状態を有する方向）がｊ（各ビットのアナログ階調状態の数が方向ｉの対応ビットと同じである方向）と同じかそれ以上の場合にあてはまる。ただし、実用上の諸事情から階調レベルにある程度の冗長性をもたらす重みづけが選択され、上述した重みづけ以外の重みづけとなった場合も、本発明の範囲内に含まれるものと考えられるべきである。
【０１０７】
かかる２方向の構成の１構成例として、４ビットのＴＤが２ビットのＳＤと組み合わされた構成を挙げることができる（つまり、ｉ＝４，ｊ＝２）。ここで、最初の空間ビットについては、最も低位の時間ビットが５つのアナログ階調状態を有し、次に低い時間ビットが３つのアナログ階調状態を有し、２つのより高位の空間ビットが２つの状態、即ち、状態０および１のみを有している（つまり、ｉ＝４，ｊ＝２，ｎ1 ＝５，ｎ2 ＝３，ｎ3 ＝ｎ4 ＝２）。
【０１０８】
さらに、２番目の空間ビットの各時間ビットは、第１の空間ビットの対応する時間ビットと同数のアナログ階調状態を有している。この場合、得られる階調レベル最大数は、５2 ×３2 ×２2 ×２2 ＝３６００となる。これは、時間的重みづけが４：１０：１５：３０（即ち、１：２．５：３．７５：７．５）で空間的重みづけが１：６０（＝５×３×２×２）の場合に得られる。
【０１０９】
他の形態として、時間および空間方向の間で、ｉとｊを交換することができ、例えば、ｉ＝２，ｊ＝４，ｎ1 ＝５，ｎ2 ＝３，ｎ3 ＝ｎ4 ＝２である。これにより、時間ビットが４：１０の比で重みづけされ、空間ビットが１：１５：２２５：３，３７５の比で重みづけされている場合に、Ｎmax ＝１６０，０００となる。
【０１１０】
ここで最も低位のビットのみが２より大きな数のアナログ階調状態を有する２方向の構成において、アナログ階調状態の数の可能な組み合わせについて考慮すると、例えば以下の場合が考えられる。
【０１１１】
Ｎmax ＝２５６を実現するために、３ビットのＴＤが２ビットのＳＤと組み合わせて用いられ（ｉ＝３，ｊ＝２）、最も低位のビットがｎ1 ＞２になるｎ1 を有し、他のビットはｎ2 ＝ｎ3 ＝２を有するものとする。
【０１１２】
Ｎmax ＝ｎ1 j ｎ2 j ｎ3 j …ｎi-1 j ｎi j ＝ｎ1 2２2 ２2 ＝２５６であるからｎ1 ＝４となり、最適な重みづけは時間的方向で３：４：８であり、空間的方向で１：１６である。
【０１１３】
選択的に、２ビットのＴＤおよび３ビットのＳＤ（ｉ＝２，ｊ＝３）、Ｎmax ＝ｎ1 3２3 ＝２５６の場合については、ｎ1 ＝３．１７となり、この例ではｎ1 は４とされるべきである。このように、この場合では、最適な重みづけは時間的方向で３：４であり、空間的方向で１：８：６４であり、その結果合計で５１２個の階調レベルが得られる。
【０１１４】
これは、最小の空間ビットが全体の画素領域にとって大きいことを意味するので、３：４の比の空間的重みづけをもつことは製造上有利である。
【０１１５】
ある状況の下では、全体の階調レベルの所望の数、表示装置では通常２５６階調レベル前後、を得るために、最大ビットにおいて０および１以外のアナログ状態を設けることがある。３ビットのＴＤが２ビットのＳＤと組み合わされて用いられ（ｉ＝２，ｊ＝３）、ｎ2 ＝ｎ1 とすると、ｎ1 3×ｎ1 3＝２５６となり、ｎ1 ＝２．５となる。このように、両方の空間ビットで３つのアナログ階調状態を用いると、合計で２５６個の階調レベルが得られ、最適な重みづけは、ＳＤで２：６（即ち１：３）、ＴＤで１：９：８１である。この場合、後の時間ビットの全てにおいて、これら３つのアナログ階調状態が生じることになる。
【０１１６】
可能な限り最小の冗長性で必要とする全体の階調レベル数を得るために、最適な重みづけと共に、デジタルビットの数およびアナログ階調状態の数を選択することは好ましいが、一定の状況の下に製造・使用される装置に適用する場合には、製造上の理由からも階調レベルのある程度の冗長性は許容できることがある。そこで、製造上の理由から、１方向のＳＤ（またはＴＤ）のビットを、任意に選ばれた一定の重みづけ（必ずしも最適でなくてよい）に設定し、他の単一または複数の方向のＴＤおよび／またはＳＤのビットについて最適な重みづけを計算し設計することは、好ましい。
【０１１７】
具体例として、一方の方向（例えば、行または列方向のＳＤ）が製造の容易化を図るため１：Ｘの比に設定された２つのビットを有しており、他方の方向（例えば、ＴＤ）が２または３個のビットを有し、各々がｎ個の階調状態をもった２方向の構成について考える。
【０１１８】
この場合、線形的な関係をもった階調レベル（これが望ましいものと仮定する）を得るためには、第２の方向における適切なデジタル重みづけは、以下のようになる。
【０１１９】
(n-1) : X(n-1)2 +n(n-1) : (n-1)+｛(n+1)+2nX ｝(n-1)2 +X2 (n-1)3
これにより、全体の階調レベルの数は、以下のようになる。
【０１２０】
(X-1)[(n-1)+X(n-1)2 +n(n-1)+(n-1)+｛(n+1)+2nX ｝(n-1)2 +X2 (n-1)3]+1
この方法は、もちろん、より高いレベルについても適用できる。
【０１２１】
実際の構成例では、製造上の理由から、１：２のＳＤを選択することになる可能性がある。
【０１２２】
また、動作パラメータに応じて、装置の動作時に重みづけを変化する構成として、例えば、中間的なアナログ状態がもはや利用できない温度下で、必要なデジタル重みづけを単純なデジタル配列に変更することにより、全体の階調レベルの線形的な配列関係が可能であるようにすることができる。
【０１２３】
２方向の構成を用いた他の実施形態では、１つの方向の各ビットに異なる数の状態を適用することができる。例えば、１：Ｘの比に設定された２ビットのＳＤが、３ビットのＴＤと結合した構成を考える。ここで、第１の時間ビットがｎ1 個の状態を有し、第２の時間ビットがｎ2 個の状態を有し、第３の時間ビットがｎ3 個の状態を有するとすると、第２の方向におけるデジタル重みづけを以下のように設定することで、線形的な関係をもった階調レベルが得られることになる。
【０１２４】
(n1 -1):｛(n1 -1)(X+1)+1｝(n2 -1) :[｛(n1 -1)+[(n1 -1)(X+1)+1](n2 -1) ｝(X+1)+1](n3 -1)
１つの空間ディザ方向について、Ｘが２に設定され（即ち、１：２のＳＤ）、３ビットの時間ディザを有し（３ＴＤ）、かつ、時間ビットがｎ１＝２、ｎ２＝２、ｎ３＝６に分布する複数のレベル数を有する場合には、図１１に示すように、時間ディザの重みづけを１（２）：４（２）：８０（６）と設定することにより、２５６個の線形的な関係を有する階調レベルが得られる。尚、かっこ内の数字は、各ビットにおける中間調レベルの数を示している。
【０１２５】
上記の組み合わせは、２つのデジタルビット、即ち、最も低位の空間ビットおよび最も高位の空間ビットについての最も高位の時間ビットが、２より大きな伝導（透過）レベルをもった場合を含んでいる。
【０１２６】
さらに、Ｘが２に設定され、２つのビットで６つのレベルが用いられ、残りの４つのビットで２つのレベルが用いられた構成例が、図１２に示される。この場合、上記の例と異なる時間ビットに６つの中間調レベルが用いられており、時間ディザの比は、本発明の構成に従って、１（２）：２０（６）：６４（２）に調整されている。これにより、２５６個の線形的な関係を有する階調レベルが得られる。
【０１２７】
遷移的なデジタルエラーの偽輪郭が、表示性能を全体的に損なうと考えた場合、最も高位のビットをより短い持続時間として、同数の階調レベルが実現されるので、図１２の構成例は、図１１の構成例よりも好ましいものともいえる。
【０１２８】
選択的に、所定のライン数に対して正確な時間的重みづけを実現する精度と関係するデジタルエラーを考えると、図１１の構成例は、図１２の構成例よりも有利なものともいえる。
【０１２９】
図１３は、Ｘが２に設定され、２つのビットが６つのレベルを含み、他の４つのビットが２つのレベルのみを含んだ第３の構成例を示しており、ｎ1 ＝６、ｎ2 ＝２、ｎ3 ＝２となっている。この場合、時間ディザは用いていないが、２方向の空間ディザ、即ち、ｘｙマトリックスの表示装置において、各画素が、列方向および行方向に副画素化された構成が適用されている。
【０１３０】
このような構成は、液晶のスイッチング時間が、時間ディザが行えるほどに高速なものではない場合等に特に好ましいものとなる。
【０１３１】
また、輝度や低温度作動のような他の要因によって材料の選択が制限される場合、非常に多数のラインが用いられる場合（例えば、ＦＬＣコンピュータによってホログラムを発生させる場合）、非常に速いフレーム率が必要とされる場合（例えば、多くの空間光変調器で光学的演算やルーティング等を行う場合）、カラーフィルタなしで高輝度表示を付与するフレーム順次の色に、時間ドメインが用いられる場合等にも適用できるものである。
【０１３２】
図１３に示す構成例では、行方向の空間ディザの両ビットに６個の伝導（透過）レベルが用いられ、列方向のディザでは最も低位のビットにのみ６個の伝導（透過）レベルが用いられている。行についてＸが２に設定されている場合、列で用いるデジタルディザは、５（６）：１６（２）：６４（２）（即ち、ディザ比は、１：３．２：１２．８）となる。
【０１３３】
上記の図１３に示す構成例は、最も高位および低位のビットが、図１１および図１２に示す構成例よりも低くなるので、デジタルエラーが起きにくく製造が容易という長所を有している。また、最も低位の列でのみ多数のレベルを有するので、駆動回路のコストの上でも有利である。
【０１３４】
図１４、図１５、図１６、図１７および図１８は、それぞれ、１つの空間方向についてＸが２に設定され（即ち、１：２のＳＤ）、別の方向（時間でも空間でもよい）で３つのビットが用いられ、この第２の方向の３つのビットで異なる数の伝導（透過）レベルが用いられた構成例を示している。つまり、その方向における１つのビットでは４つのレベルであり、別のビットでは３つのレベルであり、残りのビットでは２つのレベルである。
【０１３５】
各場合において、本発明に従ったデジタル重みづけを用いることにより、２８０レベルが得られることになるが、異なる数の伝導（透過）レベルの分布は、各場合で異なるものになっている。図１４では、１：２のＳＤが、１（２）：８（３）：８４（４）と組み合わされ、図１５では、１（２）：１２（４）：８０（３）と組み合わされ、図１６では、２（３）：２１（４）：７０（２）（即ち、１：１０．５：３５）と組み合わされ、図１７では、３（４）：１０（２）：８０（３）（即ち、１：３．３：２６．７）と組み合わされている。図１８では、２つの空間方向が用いられ、その第２の方向が、３（４）：２０（３）：７０（２）（即ち、１：６．７：２３．３）の重みづけを有している。
【０１３６】
上記の比は、上述の構成例と同様に、コスト、生産性、誤り率等の要素を考慮して選択し、また、適宜変更することができる。
【０１３７】
また、他の要件に適合させるために、あるビットについては最適な重みづけを選択する一方、他のビットについては最適ではない値を選択する構成とすることもできる。例えば、最も高位の時間ビットをできるだけ短くなるよう構成することで、偽輪郭や動的輪郭の効果のようなデジタルエラーを低減できる。
【０１３８】
図１４から図１８までに示す構成例では、総計２８０個の階調レベルを実現しており、これは必要なレベルよりも多いので（通常、動画のカラー表示では２５６個）、それぞれ重みづけの調整が可能な構成になっている。
【０１３９】
図１９では、デジタルエラーを低減するために調整されるビットが、最も高位の時間ビットである構成例を示している。この場合、デジタルエラーが低減されるならば、全体の階調レベルが多少少なくなることは許容できるものである。
【０１４０】
図２０、図２１および図２２は、１つのビットがＸ＝２に設定され、空間または時間のデジタルディザの他方の方向の重みづけが、合計の階調数を最大化するよう調整されている構成例を示している。ここで、第２の方向の２ビットを含む４つのビットには３つのレベルが用いられ、第２の方向の１ビットを含む２つのビットには２つのレベルが用いられている。これらの構成は、上述した構成と同様の考え方に基づいているが、１つの方向の１ビットのみが異なる数の伝導（透過）レベルを有している。
【０１４１】
図２３は、本発明の他の構成例であって、３つのデジタルディザの方向が用いられ、そのうち２つは空間、１つは時間である構成を示している。図２４、図２５、図２６および図２７は、各々、異なる空間ビットで異なる数の伝導（透過）レベルが用いられる一方、異なる時間ビットでは、ある空間ビット（即ち、副画素）について同数のレベルが用いられる構成例を示している。
【０１４２】
この場合、多数の伝導（透過）レベルを実現する手段を設ける必要があるのは、１組の副画素のみでよいので、駆動回路を安価にでき、表示部近傍に電子部品を配する際の空間的制約も支障のないものとなり生産性に優れているという利点を有することとなる。
【０１４３】
図２４および図２５は、空間ディザが２ビットで時間ディザが３ビットの構成を示しており、一方の空間ビットでは５レベルが用いられており、他方の空間ビットでは２レベルが用いられている。両者の構成のいずれを許容できるものとして選択するかは、他の要因等を考慮して決めるものとすればよい。
【０１４４】
図２５に示す構成例は、合計で多数の階調レベル（この場合１０００）が必要とされる場合、および／または、製造上やコスト上の理由から、空間ディザの比を統一したものに近づけることが求められ、これらの要因が、（最も高位のビットの比較的長い持続時間に関連した）偽輪郭のようなデジタルエラーや、（例えば、最も低位の空間ビットでアナログレベルを有することにより）発生するアナログレベルのエラーよりも重要である場合には、好ましい構成となるだろう。選択的に、これとは逆の場合には、図２４に示す構成例が、好ましい構成となるだろう。
【０１４５】
図２８は、２方向の構成例であって、一方の方向がＸ＝３に設定され、上述した各構成例の種々の長所を組み合わせて得るために、個々のビットで異なる数のアナログレベルが用いられ、つまり、各時間ビットおよび各空間ビットで異なる数の伝導（透過）レベルが用いられた構成例を示している。
【０１４６】
尚、ＴＤを用いた上述の各構成例では、ＴＤを第２方向のＳＤと置き換えることにより、変更した構成とすることも可能である。例えば、図１１、１２、１４、１５、１６、１７、１９、２０、２１および２４から２８に示した各構成例において、ＳＤ比が行方向のＳＤ比を表し、ＴＤ比が列方向のＳＤ比を表す構成に変更してもよい。
【０１４７】
さらに、２ＳＤが、２ＴＤと組み合わされた実施形態とすることも可能である。かかる構成は、特に、材料の緩やかな切り換え時間により、利用できるＴＤのビット数が制限された状態の低温度での使用に適しているものと考えられる。例えば、ＳＤが１：２の比にあり、２ＴＤビットが２１（２２）：６４（２）の比に重みづけされ、合計で２５６個の階調レベルを実現する構成を挙げることができる。尚、かっこ内の数字は、ビットでのアナログ階調状態の数を表している。
【０１４８】
また、他の構成例として、ＳＤが１：２の比にあり、２ＴＤビットが１２（１３）：７４（３）の比に重みづけされ、合計で２５９個の階調レベルを実現する構成を挙げることができる。
【０１４９】
さらに他の構成例として、ＳＤが１：２の比にあり、２ＴＤビットが９（１０）：８４（４）の比に重みづけされ、合計で２８０個の階調レベルを実現する構成、および、ＳＤが１：２の比にあり、２ＴＤビットが８（９）：７５（４）の比に重みづけされ、合計で２５０個の階調レベルを実現する構成を挙げることができる。
【０１５０】
上述のＸは、ある動作環境の範囲内、例えば、ある温度範囲内で、全体の階調数を最大化するよう選択することができる。この範囲外の温度においては、利用するデジタルディザのビット数または利用するアナログレベルの数を変化させてもよく、この場合はこうした変化を補償するのにデジタルな重みづけを変更するものとすればよい。
【０１５１】
実際に、状態の変化に応じて変更させることができるのは、時間ディザの重みづけのみである。例えば、ある動作温度で液晶材料は４ビットの時間ディザを実現するのに十分高速であり、また、２より大きな伝導（透過）レベルが利用できないとすると、上述した構成例を用いて合計で２５６個の階調を得るためには、１：２のＳＤ、１（２）：４（２）：１６（２）：６４（２）のＴＤのように、２ビットの空間ディザが必要になる。一方、より低い温度において、３ＴＤしか利用できない場合、所望数のアナログ階調レベルを得るためには、いくつかのビットを導入することが必要になる。しかし、空間ディザの重みづけは、状態の変化に応じて変化させることができず、Ｘは例えば２に設定される。従って、この場合は、図１１、図１２および図１３に示すような構成例が必要とされる。また、より低い温度においては、上述した２ＴＤのいずれかが必要とされる。
【０１５２】
以上のように、本実施形態の光変調装置は、例えば、以下のような構成の強誘電性液晶表示装置である。即ち、マトリックス状に配置された駆動可能な画素３２と、各画素３２の透過レベルを他の画素３２の透過レベルに対して相対的に変化させるように、各画素３２を選択的に駆動する駆動回路とを備えた構成になっている。
【０１５３】
駆動回路は、互いに異なる空間ディザ信号を用い独立して駆動可能な副画素を駆動し、および／または、複数の独立したサブフレームにおいて互いに異なる時間ディザ信号を用い各画素または各副画素を駆動するための空間および／または時間ディザ回路を含んでいる。
【０１５４】
上記の空間および／または時間ディザに加えて、駆動回路は、異なる透過レベルに対応した異なる階調状態の間で、各画素または各副画素をスイッチングする。ここで、空間および／または時間ディザの少なくとも２つのビットは、２より多い階調状態の間で切り換えられ、少なくとも１つのビットは、他のビットよりも少ない数の階調状態の間で切り換えられる。このような空間および／または時間ディザと複数の階調状態との種々の組み合わせによって、全体として複数の透過レベルが実現される。
【０１５５】
これにより、従来に比して、ほぼ線形的な関係を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現することができる。
【０１５６】
本発明は、もちろん、上述の強誘電性液晶表示装置以外の光変調装置にも適用することができる。上述した本発明の実施形態は、あくまでも本発明の技術内容を明らかにするための一例であって、本発明は、そのような具体例にのみ限定して狭義に解釈されるべきではなく、種々の態様で実施できるものである。
【０１５７】
【発明の効果】
本発明の光変調装置は、以上のように、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位の少なくとも２つのビットを、互いに異なる２より多い数の状態の間で切り換え、各構成単位の少なくとも１つのビットを、他のビットよりも少ない数の状態の間で切り換える構成である。
【０１５８】
それゆえ、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現できるという効果を奏する。
【０１５９】
また、本発明の他の光変調装置は、以上のように、マトリックス状に配置された複数の駆動可能な光変調の構成単位と、前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、前記状態選択手段は、各構成単位のより高位の少なくとも１つのビットを、各構成単位の少なくとも他の１つのビットよりも多い数の状態の間で切り換える構成である。
【０１６０】
それゆえ、従来に比して、ほぼ線形的な間隔（関係）を有し、または適当な重みづけをもった多数の階調レベルを、特に煩雑さを生じさせることもなく、実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る光変調装置である強誘電性液晶表示パネルの概略的構成を示す断面図である。
【図２】上記パネルの駆動に係る構成を概略的に示す平面図である。
【図３】上記パネルの駆動に用いることができる駆動波形を概略的に示す説明図である。
【図４】上記パネルの駆動に用いることができる時間ディザ（ＴＤ）法を説明する図である。
【図５】（ａ）および（ｂ）は、上記パネルの駆動に用いることができる空間ディザ（ＳＤ）法を説明する図である。
【図６】従来の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図７】本発明の実施の一形態の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図８】本発明の他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図９】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１０】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１１】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１２】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１３】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１４】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１５】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１６】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１７】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１８】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図１９】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２０】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２１】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２２】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２３】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２４】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２５】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２６】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２７】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【図２８】本発明のさらに他の駆動に係る構成を用いて実現される階調レベルを示す図表である。
【符号の説明】
１０ 液晶パネル
１４ 列電極線
１５ 行電極線
３０ データ信号発生器（駆動手段）
３１ ストロボ信号発生器（駆動手段）
３２ 画素（光変調の構成単位）
Claims (17)
- マトリックス状に配置された複数の駆動可能な光変調の構成単位と、
前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、
前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、
前記状態選択手段は、各構成単位の少なくとも２つのビットを、互いに異なる２より多い数の状態の間で切り換え、各構成単位の少なくとも１つのビットを、他のビットよりも少ない数の状態の間で切り換えるよう構成されていることを特徴とする光変調装置。 - 前記状態選択手段は、各構成単位の少なくとも２つのビットを、少なくとも互いに異なる２つの状態の間で切り換え、少なくとも他の１つのビットを、２つの状態のみといった具合に、より少ない数の状態の間で切り換えるよう構成されていることを特徴とする請求項１記載の光変調装置。
- 前記状態選択手段は、各構成単位の少なくとも２つのビットを、同数の互いに異なる状態の間で切り換えるよう構成されていることを特徴とする請求項１または２記載の光変調装置。
- マトリックス状に配置された複数の駆動可能な光変調の構成単位と、
前記各構成単位の透過光量を、他の構成単位の透過光量に対して相対的に変化させるように、各構成単位を選択的に駆動する駆動手段とを備えた光変調装置において、
前記駆動手段は、複数の異なる透過光量を発生するために、互いに異なる組み合わせの空間ディザ信号を用いて、各構成単位の独立して駆動可能な各空間ビットを駆動し、および／または、互いに異なる複数の期間のサブフレームに対応した独立して駆動可能な各時間ビットに印加される、互いに異なる組み合わせの時間ディザ信号を用いて、各構成単位の少なくとも一部を駆動するための空間および／または時間ディザ手段と、互いに異なる状態切り換え信号に応じて、前記空間および／または時間ビットを、互いに異なる透過光量に対応した互いに異なる状態間で切り換えるための状態選択手段とを含んでおり、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって、全体として複数の透過光量が得られ、
前記状態選択手段は、各構成単位のより高位の少なくとも１つのビットを、各構成単位の少なくとも他の１つのビットよりも多い数の状態の間で切り換えるよう構成されていることを特徴とする光変調装置。 - 前記状態選択手段は、各構成単位の少なくとも最も高位のビットを、各構成単位の少なくとも他の１つのビットよりも多い数の状態の間で切り換えるよう構成されていることを特徴とする請求項４記載の光変調装置。
- 前記状態選択手段は、各構成単位の２番目に高位のビットも、各構成単位の少なくとも他の１つのビットよりも多い数の状態の間で切り換えるよう構成されていることを特徴とする請求項５記載の光変調装置。
- 前記ディザ手段は、１つのディザ方向でのみ前記各構成単位を駆動し、かつ、互いに異なる組み合わせの前記空間または時間ディザ信号ならびに前記状態切り換え信号を選択することによって得られる全体の透過光量の最大数が、ビット１、２、…ｉの互いに異なる状態の数をそれぞれｎ1 、ｎ2 、…ｎi とすると、ｎ1 ×ｎ2 ×…ｎi となるよう構成されていることを特徴とする請求項１ないし６のいずれか１項に記載の光変調装置。
- ｉ個のビットのディザの相対的重みづけが、(n1 -1) ：ｎ1 (n2 -1) ：…ｎ1 ｎ2 …ｎi-1 (ni -1) の比にあることを特徴とする請求項７記載の光変調装置。
- 前記ディザ手段は、ｉ個のビットの空間ディザとｊ個のビットの時間ディザとを用いて（ただし、ｉ、ｊは、２以上の整数）各構成単位を駆動し、各ビットを、２以上の整数個の互いに異なる状態の間で切り換えるよう構成されていることを特徴とする請求項１ないし６のいずれか１項に記載の光変調装置。
- 前記ディザ手段は、１の空間方向のｉ個のビットの空間ディザと他の空間方向のｊ個のビットの空間ディザとを用いて（ただし、ｉ、ｊは、２以上の整数）各構成単位を駆動し、各ビットを、２以上の整数個の互いに異なる状態の間で切り換えるよう構成されていることを特徴とする請求項１ないし６のいずれか１項に記載の光変調装置。
- 前記ディザ手段は、さらに、ｋ個のビットの時間ディザを用いて（ただし、ｋは、２以上の整数）各構成単位を駆動し、各ビットを、２以上の整数個の互いに異なる状態の間で切り換えるよう構成されていることを特徴とする請求項１０記載の光変調装置。
- 前記ディザ手段は、２つのディザ方向で前記各構成単位を駆動し、かつ、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号を選択することによって得られる全体の透過光量の最大数が、ビットの互いに異なる状態の数をそれぞれｎ1 、ｎ2 、…ｎi とし、１つの方向の各ビットの状態の数が他の方向の対応するビットの状態の数と同じであるとすると、ｎ1 j ×ｎ2 j ×…ｎi j となるよう構成されていることを特徴とする請求項９、１０または１１のいずれか１項に記載の光変調装置。
- 前記１つの方向のｉ個のビットのディザの相対的重みづけが、(n1 -1) ：ｎ1 (n2 -1) ：…ｎ1 ｎ2 …ｎi-1 (ni -1) の比にあり、前記他の方向のｊ個のビットのディザの相対的重みづけが、１：ｎ1 ｎ2 …ｎi ：…ｎ1 j-1 ｎ2 j-1 …ｎi j-1 の比にあることを特徴とする請求項１２記載の光変調装置。
- 前記ディザ手段は、製造上の見地から選択され決定される比を表す１：Ｘの相対的重みづけをもった２ビットのディザを用いて、１つの方向で前記各構成単位を駆動し、全体の透過光量を所望の範囲にするため選択され決定される相対的重みづけをもった整数個のビットのディザを用いて、他の方向で前記各構成単位を駆動するよう構成されていることを特徴とする請求項１３記載の光変調装置。
- 前記他の方向では、それぞれｎ1 、ｎ2 、ｎ3 （ただし、ｎ1 、ｎ2 、ｎ3 は、２以上の整数）個の異なる状態を有する３ビットのディザが選択され、これら３ビットの相対的重みづけは、(n1 -1):｛(n1 -1)(X+1)+1｝(n2 -1) :[｛(n1 -1)+[(n1 -1)(X+1)+1](n2 -1) ｝(X+1)+1](n3 -1) であることを特徴とする請求項１４記載の光変調装置。
- 前記ビットのディザの相対的重みづけは、所望の階調の組み合わせを維持しつつ、互いに異なる組み合わせの前記空間および／または時間ディザ信号ならびに前記状態切り換え信号によって得られる全体の透過光量の冗長性を最小化するよう選択され決定されることを特徴とする請求項１ないし１５のいずれか１項に記載の光変調装置。
- 前記ディザ手段は、装置の温度に従って、ビットのディザの重みづけを変化させるよう構成されていることを特徴とする請求項１ないし１６のいずれか１項に記載の光変調装置。
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