JP4005738B2 - 界面調節層を利用して金属配線層を形成する半導体素子の製造方法 - Google Patents

界面調節層を利用して金属配線層を形成する半導体素子の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特に微細なコンタクトによって下部の導電層と連結される金属配線層を備えた半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体装置が高集積化に伴って、コンタクトホールは小径化され、その縦横比は徐々に大きくなっている。これにより、比較的大きな縦横比を有する微細なコンタクトホールを効率よく充填する工程が必要となった。
【０００３】
コンタクトホールの充填工程として現在多く使われているＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法を利用する場合には形成される膜のステップカバレージ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が劣って微細なコンタクトホールを完全に充填することはむずかしい。これを克服するために、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方法によって金属を蒸着する方法、すなわちコンタクトホールの内部をＣＶＤ方法によってタングステンで充填してタングステンプラグを形成する方法が使われている。しかし、ＣＶＤ方法によって蒸着されるタングステンプラグは比抵抗が高く、その上に形成されるアルミニウム配線層との界面反応によってコンタクト抵抗が増える短所がある。
【０００４】
したがって、コンタクトホール内に比抵抗が比較的低いアルミニウムをＣＶＤ方法で蒸着してコンタクトを形成することが最も理想的である。しかし、現在使われているＣＶＤ全面蒸着（ｂｌａｎｋｅｔ ｄｅｐｏｓｉｔｉｏｎ）方法によってアルミニウム膜を形成する場合には、その厚さが厚くなるほど表面形状が劣る問題がある。このように、表面形状が不良な膜としては完壁なコンタクトの充填が不可能である。したがって、ＣＶＤ方法によって形成されるアルミニウム膜を金属配線に適用するためには表面形状を改善することが必須である。
【０００５】
【発明が解決しようとする課題】
本発明の目的は大きな縦横比を有する微細なコンタクトホールを完壁に充填すると同時に優秀な表面形状を有する金属配線層を形成しうる半導体素子の製造方法を提供することにある。
【００２６】
【発明が解決しようとする課題】
前記目的を達成するための本発明に係る半導体素子の製造方法では、半導体基板上に前記半導体基板の導電領域を露出させるコンタクトホールを含む層間絶縁膜を形成する。前記コンタクトホールの内壁及び前記層間絶縁膜の上部にＳｉが含まれるＡｌ薄膜よりなる第１界面調節層を形成する。前記第１界面調節層上に連続的に蒸着された複数のＣｕ原子層よりなる第２界面調節層を形成する。前記第２界面調節層上にＣＶＤ方法によってＡｌを全面蒸着して前記コンタクトホール内部を充填すると同時に前記層間絶縁膜の上部を覆う導電層を形成する。前記結果物をアニーリングしてＳｉ及びＣｕがドーピングされたＡｌ配線層を形成する。
【００２７】
前記層間絶縁膜の形成後及び前記第１界面調節層の形成前に、前記露出された導電領域と、前記コンタクトホールにより露出される層間絶縁膜の側壁及び上面にオーミック層を形成し、前記オーミック層上に障壁層を形成する段階をさらに含む。この時、前記第１界面調節層は前記障壁層上に形成される。
【００２８】
前記第１及び第２界面調節層は各々ＡＬＤ、サイクリックＣＶＤまたはデジタルＣＶＤ方法によって形成される。
【００２９】
前記第１界面調節層を形成する段階では前記障壁層が形成された結果物上にＳｉ含有ガスを供給して前記障壁層の表面にＳｉを吸着させる。過剰のＳｉ含有ガスを取り除く。前記Ｓｉが吸着された結果物上にＡｌ含有ガスを供給して前記障壁層及び吸着されたＳｉ表面にＡｌを吸着させる。過剰のＡｌ含有ガスを取り除く。前記段階を繰り返して前記障壁層上に前記Ｓｉが含まれるＡｌ薄膜を形成する。
【００３０】
好ましくは、前記障壁層はＴｉリッチＴｉＮ膜で形成される。
【００３１】
前記Ａｌ吸着段階では前記Ａｌソースガスの供給と同時にＨ2 ガスを供給できる。
【００３２】
前記第２界面調節層の形成段階では（ｈｆａｃ）Ｃｕ（ＴＭＶＳ）、ＣｕＣｌ２及びＣｕ２Ｉ４からなる群から選択されるいずれか一つまたはその組み合わせよりなるガスを供給して前記第１界面調節層の表面にＣｕを吸着させ段階と、前記吸着させる段階により得られた結果物上にパージングガスを供給して前記ガス中の過剰のガスを除去する段階と、前記Ｃｕを吸着させる段階及び過剰のガスを除去する段階を繰り返す段階とを含む。
【００３３】
前記アニーリング段階は３００ないし６５０℃の温度で行なう。
【００３４】
前記第１界面調節層の形成段階、前記第２界面調節層の形成段階及び前記導電層の形成段階はインサイチュで連続的に行なわれることができる。
【００３５】
前記第２界面調節層の形成段階後及び前記導電層の形成段階前に、前記第２界面調節層の表面が酸化されることを防止するための表面処理層を前記第２界面調節層上に形成する段階をさらに含むことができる。
【００３６】
本発明によれば、優秀な表面形状を有するＡｌ配線層が得られ、配線層の信頼度を向上させることができる。
【００３７】
【発明の実施の形態】
以下、本発明の好ましい実施例に対して添付した図面を参照して詳しく説明する。
【００３８】
図１ないし図５は本発明の第１実施例による半導体素子の製造方法を説明するために工程順序によって示した断面図である。
【００３９】
図１を参照すれば、所定の導電領域１２が形成された半導体基板１０上に前記導電領域１２を露出させるコンタクトホールＨ１を含む層間絶縁膜２０を形成する。
【００４０】
図２を参照すれば、前記露出された導電領域１２と、前記コンタクトホールＨ１により露出される層間絶縁膜２０の側壁及び上面にオーミック層３２、例えばＴｉ膜を形成し、前記オーミック層３２上に障壁層（ｂａｒｒｉｅｒ ｌａｙｅｒ）３４、例えばＴｉＮ膜を形成する。好ましくは、前記障壁層３４は通常なＴｉＮ膜よりＴｉ含有量が高いＴｉリッチ（Ｔｉ−ｒｉｃｈ）ＴｉＮ膜で形成する。このように形成する理由は後述する。
【００４１】
図３を参照すれば、前記オーミック層３２及び障壁層３４で覆われたコンタクトホールＨ１の内壁及び前記層間絶縁膜２０の上部にＡＬＤ方法で連続的に蒸着された複数の原子層よりなる界面調節層４２を数Åないし数十Å、好ましくは１０Å未満の厚さに形成する。ここで、前記界面調節層４２はＳｉが含まれるＡｌ薄膜よりなる。
【００４２】
ＡＬＤ方法で形成される前記界面調節層４２は必要なソースガス（ｓｏｕｒｃｅ ｇａｓ）を順次に供給して化学吸着（ｃｈｅｍｉ ｓｏｒｐｔｉｏｎ）方法によって非常に薄い膜を連続的に密度高く形成しうる。したがって、このような界面調節層４２上にＣＶＤ方法でＡｌ膜を形成すれば、そのＡｌ膜が数千Åに厚くなっても表面形状の非常に優秀なＡｌ膜が得られ、大きな縦横比によって段差が大きい微細なコンタクトホールを完壁に充填しうる。
【００４３】
前記Ｓｉが含まれるＡｌ薄膜よりなる界面調節層４２を形成するために、まず前記障壁層３４が形成された結果物上にＳｉ含有ガスをフラッシュして前記障壁層３４の表面にＳｉを吸着させる。前記Ｓｉ含有ガスとして、例えばＳｉＨ4 を使用する。この吸着段階はＳｉＨ4 が適切に分解できる温度である４００ないし９００℃、好ましくは７５０℃の温度に行なう。Ｓｉ含有ガスとしてＳｉＨ3 Ｃｌ、ＳｉＨ2 Ｃｌ2 、ＳｉＨＣｌ3 、Ｓｉ2 Ｈ6 またはＳｉＣｌ4 を使用することも可能である。この時、前述したように前記障壁層３４をＴｉリッチＴｉＮ膜で形成すれば、ＴｉＮ膜中の過剰のＴｉがＳｉＨ4 から供給されるＳｉと反応して前記障壁層３４上のＳｉの吸着を容易にしうる。
【００４４】
続いて、前記障壁層３４上に吸着されたＳｉを除いた残り過剰のＳｉＨ4 はパージング（ｐｕｒｇｉｎｇ）またはポンピング（ｐｕｍｐｉｎｇ ｏｕｔ）によって取り除く。
【００４５】
その後、Ｓｉが吸着された結果物上にＡｌ含有ガスであるＴＭＡ（ｔｒｉｍｅｔｈｙｌ ａｌｕｍｉｎｕｍ）を供給すれば、Ａｌ（ＣＨ3 ）３＋ＳｉＨ4 →Ｓｉ−Ａｌ＋ＣＨ4 （↑）の反応によってＴＭＡのメチル基がメタンに気化され、Ａｌが障壁層３４を構成するＴｉＮ及びその上に吸着されたＳｉ上に吸着される。ここで、ＴＭＡの供給と同時にＨ2 ガスを共に供給すれば、Ａｌ（ＣＨ3 ）3 ＋Ｈ2 →Ａｌ＋ＣＨ4 の反応が誘導されてＡｌ蒸着をさらに容易にすることができる。
【００４６】
また、前記Ａｌ含有ガスとしてＤＭＡＨ（ｄｉｍｅｔｈｙｌ ａｌｕｍｉｎｕｍ ｈｙｄｒｉｄｅ）、ＤＭＥＡＡ（ｄｉｍｅｔｈｙｌ ｅｔｈｙｌ ａｍｉｎｅａｌａｎｅ）またはＴＩＢＡ（ｔｒｉｉｓｏｂｕｔｙｌ ａｌｕｍｉｎｕｍ）を使用することも可能である。
【００４７】
次いで、過剰のＴＭＡをパージングまたはポンピングによって取り除く。
【００４８】
前述したようなＳｉ吸着、Ａｌ蒸着段階を必要な回数だけ繰り返して均一なサイズのグレーンが高密度で形成されている複数の薄膜を連続的に蒸着することにより、Ｓｉが含まれるＡｌ膜よりなる前記界面調節層４２を得ることができる。
【００４９】
ＣＶＤ方法によって形成されるＡｌ配線層ではＡｌの凝集（ａｇｇｌｏｍｅｒａｔｉｏｎ）現像がよく発生し、Ａｌ配線層が厚くなるほど特定の核形成位置（ｎｕｃｌｅａｔｉｏｎ ｓｉｔｅ）で速く成長される傾向がある。したがって、前記界面調節層４２を形成するにおいて蒸着速度を調節することによって、グレーン結晶化特性が優秀で核形成位置が高密度で緻密に確保することが重要である。すなわち、前記障壁層３４上にＡＬＤ方法で均一なサイズのＡｌ核をランダムに分布させて高密度の核形成位置を確保し、均一なサイズのグレーンが高密度で緻密に形成された原子層単位の前記界面調節層４２が得られる程に前記界面調節層４２を比較的低い蒸着速度で形成した後、その上に連続的にＣＶＤ方法によって前記界面調節層４２の蒸着速度より速くＡｌ配線層を形成する。その結果、優秀な表面形状を有するＡｌ配線層を得ることができる。
【００５０】
前記界面調節層４２を形成するためにＡＬＤ方法を使用すると説明したが、サイクリックＣＶＤまたはデジタルＣＶＤ方法によって前記界面調節層４２を形成することも可能である。
【００５１】
前記界面調節層４２内に含まれているＳｉはＡｌ粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）またはグレーン内に析出されている状態で存在するようになる。したがって、Ａｌの凝集を防止し、Ａｌの核形成位置を均一に分布させる。
【００５２】
図４を参照すれば、前記界面調節層４２の表面に水素含有ガスまたは窒素含有ガスを供給して水素または窒素を吸着させて前記界面調節層４２の表面に表面処理層４４を薄く形成する。前記表面処理層４４は前記界面調節層４２の表面が酸化されることを防止するために形成するものである。後続のＣＶＤ蒸着段階を前記界面調節層４２の形成段階とインサイチュで行なう場合には前記表面処理層４４の形成段階を省略できる。
【００５３】
図５を参照すれば、前記表面処理層４４が形成された結果物上にＣＶＤ方法によってＡｌを全面蒸着して前記コンタクトホールＨ１内にコンタクトプラグ５２を形成すると同時に前記層間絶縁膜２０上に前記コンタクトプラグ５２と連結される配線層５０を１，０００ないし８，０００Åの厚さに形成する。
【００５４】
好ましくは、前記コンタクトプラグ５２及び配線層５０の形成段階は前記界面調節層４２の形成段階とインサイチュで行なう。
【００５５】
この時、前記コンタクトホールＨ１の内壁に前記界面調節層４２をあらかじめ形成したので、前記コンタクトプラグ５２によって前記コンタクトホールＨ１を完壁に充填すると同時に優秀な表面形状を有する前記配線層５０が得られる。
【００５６】
図６ないし図９は本発明の第２実施例による半導体素子の製造方法を説明するために工程順序によって示した断面図である。
【００５７】
図６を参照すれば、図１及び図２を参照して説明したような方法で半導体基板１１０上に前記半導体基板１１０の導電領域を露出させるコンタクトホールＨ２を含む層間絶縁膜１２０を形成し、前記半導体基板１１０の露出された導電領域と、前記コンタクトホールＨ２により露出される層間絶縁膜１２０の側壁及び上面にＴｉよりなるオーミック層１３２及びＴｉＮよりなる障壁層１３４を順に形成する。
【００５８】
次いで、前記障壁層１３４に覆われた前記コンタクトホールＨ２の内壁及び前記層間絶縁膜１２０の上部にＡＬＤ、サイクリックＣＶＤまたはデジタルＣＶＤ方法によって連続的に蒸着された複数の原子層よりなる界面調節層１４２を数Åないし数十Å、好ましくは２０Å以下の厚さに形成する。
【００５９】
前記界面調節層１４２はＣｕ、Ｔｉ、Ｗ、Ｓｉ、Ｔａ及びＡｇで形成することができる。本例では前記界面調節層１４２をＣｕで形成する場合に対して説明する。
【００６０】
Ｃｕよりなる前記界面調節層１４２を形成するために、まずＣｕのソースガスとして（ｈｆａｃ）Ｃｕ（ＴＭＶＳ）［（ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌ）Ｃｕ（ｔｒｉｍｅｔｈｙｌｖｉｎｙｌｓｉｌａｎｅ）］、ＣｕＣｌ2 またはＣｕ2 Ｉ4 ガスを前記障壁層１３４が形成された結果物上にフラッシュして前記障壁層１３４の表面にＣｕを吸着させた後、Ｈ2 、ＨｅまたはＡｒガスを使用してパージングする。前記フラッシュ段階及びパージング段階を必要な回数だけ繰り返して連続的に薄く蒸着された複数のＣｕ原子層よりなる前記界面調節層１４２を形成する。
【００６１】
前記界面調節層１４２をＴｉで形成する場合にはソースガスとしてＴｉＣｌ4 、ＴＤＥＡＴまたはＴＤＭＡＴガスをフラッシュする。
【００６２】
前記界面調節層１４２をＷで形成する場合にはソースガスとしてＷＦ6 ガスをフラッシュする。前記界面調節層１４２をＳｉで形成する場合にはソースガスとしてＳｉＨ4 、ＳｉＨ3 Ｃｌ、ＳｉＨＣｌ3 、Ｓｉ2 Ｈ6 またはＳｉＣｌ4 ガスをフラッシュする。
【００６３】
図７を参照すれば、前記界面調節層１４２の表面が酸化されることを防止するために前記界面調節層１４２の表面に水素含有ガスまたは窒素含有ガスを供給して水素または窒素を吸着させて表面処理層１４４を薄く形成する。後続のＣＶＤ蒸着段階を前記界面調節層１４２形成段階とインサイチュで行なう場合には前記表面処理層１４４の形成段階を省略できる。
【００６４】
図８を参照すれば、前記表面処理層１４４が形成された結果物上にＣＶＤ方法によってＡｌを全面蒸着して前記コンタクトホールＨ２内部を充填すると同時に前記層間絶縁膜１２０の上部を覆う導電層１５０を形成する。この時、前記コンタクトホールＨ２の内壁に薄くて連続的な前記界面調節層１４２をあらかじめ形成したので、前記障壁層１３４を構成するＴｉＮの表面にＣｕが連続膜の形態で吸着されている。このような状態で前記導電層１５０をＣＶＤ方法で形成すれば、前記導電層１５０を厚く形成しても前記コンタクトホールＨ２を完壁に充填すると同時に優秀な表面形状を有する前記導電層１５０が得られる。
【００６５】
好ましくは、前記導電層１５０の形成段階は前記界面調節層１４２の形成段階とインサイチュで行なう。
【００６６】
図９を参照すれば、前記導電層１５０が形成された結果物を３００ないし６５０℃、好ましくは４５０ないし５００℃の温度でアニーリングして前記界面調節層１４２内のＣｕ原子を前記導電層１５０内に拡散させる。その結果、ＣｕがドーピングされたＡｌ配線層１５０ａが得られる。前記Ａｌ配線層１５０ａ内のＣｕのドーピング濃度を０．５ａｔｍ％程度にすれば前記界面調節層１４２の厚さを２０Å以下にすれば十分である。
【００６７】
前述したように、前記界面調節層１４２を構成するＣｕが前記障壁層１３４を構成するＴｉＮ上に吸着されている状態でＣＶＤ方法で前記導電層１５０を形成すれば、厚いＡｌ導電層においてでも優秀な表面形状が得られると同時にＡｌ配線層１５０ａでＣｕがドーパント（ｄｏｐａｎｔ）として作用して配線層の信頼性を向上させうる。
【００６８】
前記界面調節層１４２をＣｕでない他の元素、例えばＴｉ、Ｗ、Ｓｉ、ＴａまたはＡｇを利用して形成する場合にも同一な効果を期待することができる。
【００６９】
前記界面調節層１４２をＴｉで形成した場合には前記導電層１５０が形成された結果物を４００ないし６５０℃の温度でアニーリングする。
【００７０】
図１０ないし図１４は本発明の第３実施例による半導体素子の製造方法を説明するために工程順序によって示した断面図である。
【００７１】
図１０を参照すれば、図１及び図２を参照して説明したような方法で半導体基板２１０上に前記半導体基板２１０の導電領域を露出させるコンタクトホールＨ３を含む層間絶縁膜２２０を形成し、前記半導体基板２１０の露出された導電領域と、前記コンタクトホールＨ３により露出される層間絶縁膜２２０の側壁及び上面にＴｉよりなるオーミック層２３２及びＴｉＮよりなる障壁層２３４を順に形成する。
【００７２】
次いで、図３の説明と同一な方法によって、前記障壁層２３４で覆われた前記コンタクトホールＨ３の内壁及び前記層間絶縁膜２２０の上部にＳｉが含まれるＡｌ薄膜よりなる第１界面調節層２４２を数Åないし数十Å、好ましくは１０Å未満の厚さに形成する。
【００７３】
図１１を参照すれば、図６の説明と同一な方法で、前記第１界面調節層２４２上にＣｕよりなる第２界面調節層２４４を形成する。前記第２界面調節層２４４はＴｉ、Ｗ、Ｓｉ、ＴａまたはＡｇとしてでも形成することができる。
【００７４】
また、前記第２界面調節層２４４を第２実施例のように薄い連続膜の形態で形成することも可能であるが、前記第１界面調節層２４２上にこの分野で公知された技術によって複数のアイランド（ｉｓｌａｎｄ）状に形成する方法も可能である。
【００７５】
図１２を参照すれば、図７の説明と同一な方法で、前記第２界面調節層２４４の表面に酸化防止用表面処理層２４６を形成する。後続のＣＶＤによるＡｌ蒸着段階を前記第１及び第２界面調節層２４２、２４４の形成段階とインサイチュで行なう場合には前記表面処理層２４６の形成段階を省略できる。
【００７６】
図１３を参照すれば、前記表面処理層２４６が形成された結果物上にＣＶＤ方法によってＡｌを全面蒸着して前記コンタクトホールＨ３の内部を充填すると同時に前記層間絶縁膜２２０の上部を覆う導電層２５０を形成する。この時、前記コンタクトホールＨ３の内壁に前記第１及び第２界面調節層２４２、２４４をあらかじめ形成したので、前記導電層２５０によって前記コンタクトホールＨ３を完壁に充填すると同時に優秀な表面形状を有する前記導電層２５０が得られる。
【００７７】
好ましくは、前記導電層２５０の形成段階は前記第１及び第２界面調節層２４２、２４４の形成段階とインサイチュで行なう。
【００７８】
図１４を参照すれば、前記導電層２５０が形成された結果物を３００ないし６５０℃、好ましくは４５０ないし５００℃の温度でアニーリングして前記第１界面調節層２４２内のＳｉ原子及び前記第２界面調節層２４４内のＣｕ原子を前記導電層２５０内に拡散させる。その結果、Ｓｉ及びＣｕがドーピングされたＡｌ配線層２５０ａが得られる。
【００７９】
本実施例では、前記第１及び第２界面調節層２４２、２４４によって優秀な表面形状を有する前記Ａｌ配線層２５０ａを形成すると同時に前記Ａｌ配線層２５０ａで前記第１及び第２界面調節層２４２、２４４のＳｉ及びＣｕがドーパントで作用して配線層の信頼性を向上させることができる。
【００８０】
【発明の効果】
前述したように、本発明によれば障壁層上にＡＬＤ方法、サイクリックＣＶＤ方法またはデジタルＣＶＤ方法によって均一なサイズのグレーンよりなる高密度の界面調節層を形成した後、Ａｌ配線層を形成するので、優秀な表面形状を有するＡｌ配線層を得て、前記界面調節層を配線層内のドーパントとして利用できるので、配線層の信頼度を向上させうる。
【００８１】
以上、本発明を好ましい実施例を挙げて詳しく説明したが、本発明は前記実施例に限らず、本発明の技術的思想の範囲内で当分野で通常の知識を有する者によって多様な変形が可能である。
【図面の簡単な説明】
【図１】 本発明の第１実施例に係る半導体素子の製造方法を説明するための断面図である。
【図２】 本発明の第１実施例に係る半導体素子の製造方法を説明するための断面図である。
【図３】 本発明の第１実施例に係る半導体素子の製造方法を説明するための断面図である。
【図４】 本発明の第１実施例に係る半導体素子の製造方法を説明するための断面図である。
【図５】 本発明の第１実施例に係る半導体素子の製造方法を説明するための断面図である。
【図６】 本発明の第２実施例に係る半導体素子の製造方法を説明するための断面図である。
【図７】 本発明の第２実施例に係る半導体素子の製造方法を説明するための断面図である。
【図８】 本発明の第２実施例に係る半導体素子の製造方法を説明するための断面図である。
【図９】 本発明の第２実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１０】 本発明の第３実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１１】 本発明の第３実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１２】 本発明の第３実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１３】 本発明の第３実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１４】 本発明の第３実施例に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
１０： 半導体基板
２０： 層間絶縁膜
３２： オーミック層
３４： 障壁層
４２： 界面調節層
４４： 表面処理層
５０： 配線層
５２： コンタクトプラグ

Claims (11)

  1. （ａ）半導体基板上に前記半導体基板の導電領域を露出させるコンタクトホールを含む層間絶縁膜を形成する段階と、
    （ｂ）前記コンタクトホールの内壁及び前記層間絶縁膜の上部にＳｉが含まれるＡｌ薄膜よりなる第１界面調節層を形成する段階と、
    （ｃ）前記第１界面調節層上に連続的に蒸着された複数のＣｕ原子層よりなる第２界面調節層を形成する段階と、
    （ｄ）前記第２界面調節層上にＣＶＤ方法によってＡｌを全面蒸着して前記コンタクトホール内部を充填すると同時に前記層間絶縁膜の上部を覆う導電層を形成する段階と、
    （ｅ）前記（ｄ）の結果物をアニーリングしてＳｉ及びＣｕがドーピングされたＡｌ配線層を形成する段階とを含むことを特徴とする半導体素子の製造方法。
  2. 前記段階（ａ）の後及び段階（ｂ）の前に、
    前記露出された導電領域と、前記コンタクトホールにより露出される層間絶縁膜の側壁及び上面にオーミック層を形成する段階と、
    前記オーミック層上に障壁層を形成する段階とをさらに含み、
    前記段階（ｂ）で前記第１界面調節層は前記障壁層上に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第１及び第２界面調節層は各々ＡＬＤ、サイクリックＣＶＤまたはデジタルＣＶＤ方法によって形成されることを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記段階（ｂ）で、前記第１界面調節層を形成する段階は、
    （ｂ−１）前記障壁層が形成された結果物上にＳｉ含有ガスを供給して前記障壁層の表面にＳｉを吸着させる段階と、
    （ｂ−２）過剰のＳｉ含有ガスを取り除く段階と、
    （ｂ−３）前記Ｓｉが吸着された結果物上にＡｌ含有ガスを供給して前記障壁層及び吸着されたＳｉ表面にＡｌを吸着させる段階と、
    （ｂ−４）過剰のＡｌ含有ガスを取り除く段階と、
    （ｂ−５）前記（ｂ−１）ないし（ｂ−４）を繰り返して前記障壁層上に前記Ｓｉが含まれるＡｌ薄膜を形成する段階とを含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記障壁層はＴｉリッチＴｉＮ膜で形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
  6. 前記段階（ｂ−３）で前記Ａｌ吸着段階は前記Ａｌソースガスの供給と同時にＨ ２ ガスを供給する段階を含むことを特徴とする請求項４に記載の半導体素子の製造方法。
  7. 前記段階（ｃ）の前記第２界面調節層の形成段階は、
    （ｃ−１）（ｈｆａｃ）Ｃｕ（ＴＭＶＳ）、ＣｕＣｌ ２ 及びＣｕ ２ Ｉ ４ からなる群から選択されるいずれか一つまたはその組み合わせよりなるガスを供給して前記第１界面調節層の表面にＣｕを吸着させる段階と、
    （ｃ−２）前記（ｃ−１）の結果物上にパージングガスを供給して前記ガス中の過剰のガスを除去する段階と、
    （ｃ−３）前記段階（ｃ−１）及び（ｃ−２）を繰り返す段階とを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記段階（ｅ）のアニーリング段階は３００ないし６５０℃の温度で行なうことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記段階（ｂ）の第１界面調節層の形成段階、前記段階（ｃ）の第２界面調節層の形成段階及び前記段階（ｄ）の導電層の形成段階はインサイチュで連続的に行なわれることを特徴とする請求項１に記載の半導体素子の製造方法。
  10. 前記段階（ｃ）の第２界面調節層の形成段階後及び前記段階（ｄ）の導電層の形成段階前に、前記第２界面調節層の表面が酸化されることを防止するための 表面処理層を前記第２界面調節層上に形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  11. 前記表面処理層は前記第２界面調節層の表面に水素または窒素を吸着させることによって形成されることを特徴とする請求項１０に記載の半導体素子の製造方法。
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