JP4000976B2 - インバータ装置とこれを用いたモータ駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、主端子間に直列接続した複数の電力スイッチング素子からなるアームを備えたインバータ装置に関わり、特に低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を備えたインバータ装置や、高圧側回路から低圧側回路に制御信号を伝達する降圧レベルシフト回路を備えたインバータ装置に関する。
【０００２】
【従来の技術】
図１６に従来技術のインバータ装置の１アーム分のブロック図を示す。図１６で、１１１は第１電力スイッチング素子、１１２は第２電力スイッチング素子、１１３は上アーム駆動回路、１１４は下アーム駆動回路、１２０は主電源高圧端子、１２１は出力端子、１２２は主電源接地端子、１２３は第１電力スイッチング素子のゲート端子、１２４は第２電力スイッチング素子のゲート端子、１２５は上アーム駆動用電源、１２６は下アーム駆動用電源、１２７は駆動信号処理回路、１３０はホトカプラである。第１電力スイッチング素子１１１のエミッタは出力端子１２１に接続しているため、第１電力スイッチング素子１１１は主電源接地端子１２２に対して電位的に浮動の状態で駆動される。上アーム駆動回路１１３は、浮動の電位に接続されており第１電力スイッチング素子１１１がオン状態では主電源と同じ高電圧が加わるため、接地電位に対して絶縁されている。絶縁した上アーム駆動回路１１３に、駆動信号処理回路１２７から信号を伝えるためにホトカプラ１３０を使用している（例えば、特許文献１参照）。
【０００３】
別の従来技術では図１７に示ように、下アームから上アームへの信号の伝達にホトカプラの代わり高耐圧ｎ型ＭＯＳＦＥＴと電圧検知回路からなる昇圧レベルシフト回路を使用し、昇圧レベルシフト回路と上下駆動回路と信号処理回路とを１チップに集積している（例えば、特許文献１と、非特許文献１を参照）。
【０００４】
図１８に前記従来技術や別の従来技術の集積回路の断面構造を示す。図１８に示すように、ポリシリコン２００を支持体として酸化膜２０１ａ，２０１ｂ，２０１ｃで囲んだシリコン単結晶島内に、ｎ+ 層２０２ａ，２０２ｂ，２０２ｃと、ｎ- 層２０３ａ，２０３ｂ，２０３ｃとを設ける。このように単結晶島を酸化膜で囲んだ基板を誘電体分離基板という。ｎ- 層２０３ａ内にはｐ層２０４を設け、ｐ層２０４内にはｎ+ 層２０５を設けてある。ｎ+ 層２０５，ｐ層２０４，ｎ- 層２０３の表面にはゲート酸化膜２０６ａを設け、ゲート酸化膜２０６ａにはゲート電極２０７ａを設けてある。ゲート電極２０７ａは絶縁膜２０８で囲まれていて、ソース電極２１０ａと絶縁されている。ｎ+ 層２０２ａ，ｎ- 層２０３ａ，ｐ層２０４，ｎ+ 層２０５ａ，ゲート酸化膜２０６ａ，ゲート電極２０７ａで高耐圧ｎ型ＭＯＳＦＥＴ３１を形成している。
【０００５】
図１８の符号１３２は上アーム駆動回路の低耐圧ｎ型ＭＯＳＦＥＴを示す。ｎ- 層２０３ｂ内にはｐ層２１３を設け、ｐ層２１３内には２個のｎ+ 層２１２を設けてある。ｎ+ 層２１２，ｐ層２１３，表面にゲート酸化膜２０６ｂを設け、ゲート酸化膜２０６ｂ表面にはゲート電極２０７ｂを設けてある。高耐圧ｎ型ＭＯＳＦＥＴ１３１と低耐圧ｎ型ＭＯＳＦＥＴ１３２とは酸化膜２０８ｂを介して電極２１０ｂで接続している。符号１３３は抵抗を示し、ｎ- 層２０３ｃ内にｐ層２１４を設けてある。ｐ層２１４は酸化膜２０８ｃの上に配置した電極210cを介して低耐圧ｎ型ＭＯＳＦＥＴ１３２に接続している。
【０００６】
【特許文献１】
特開平５−３１６７５５号公報
【非特許文献１】
日立高耐圧モノリシックＩＣデータブック モーター駆動用ＩＣシリーズ，株式会社日立製作所，２００１年３月，ｐ．１１３〜１１６
【０００７】
【発明が解決しようとする課題】
前記ホトカプラを使用した従来技術ではホトカプラの発光素子に化合物半導体を使用しているため高価である。また前記高耐圧ｎ型ＭＯＳＦＥＴを使い検出回路を使用して駆動信号を下アームに伝える別の従来技術では、高耐圧ｎ型MOSFETと駆動回路と信号処理回路とを誘電体分離基板に１チップに集積するために、チップの耐圧を高くすると、例えば図１８の高電位のｎ+ 層２０２ａとソース電極２１０ａとを絶縁する酸化膜２０８ａを厚くする必要があるが、厚くすると酸化プロセスの時間が長くなり、生産時間が長くなるだけでなく、集積回路の製造途中で酸化膜によるウエハのそりが発生し、ウエハ割れが発生し取得率が落ちる問題がある。
【０００８】
本発明の目的は、上記課題を解決した信頼性が高い、低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を有するインバータ装置および、高圧側回路から低圧側回路に制御信号を伝達する降圧レベルシフト回路を有するインバータ装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のインバータ装置は、上アーム駆動回路と電流検出回路とを１個のＩＣチップに、高耐圧ｎ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路とを駆動信号処理回路を１個のＩＣチップにし、これらのチップを絶縁基板上に配置した。
【００１０】
また、本発明のインバータ装置は、上アーム駆動回路と電流検出回路とを１個のＩＣチップに、セット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、リセット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路と駆動信号処理回路を１個のＩＣチップにし、これらのチップを絶縁基板上に配置した。
【００１１】
さらに本発明のインバータ装置は、上アーム駆動回路と電流検出回路と異常検出回路と１個のＩＣチップに、セット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、リセット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、セット信号用高耐圧ｐ型ＭＯＳＦＥＴを１チップに、リセット信号用高耐圧ｐ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路と電流検出回路と駆動信号処理回路とを１個のＩＣチップにし、これらのチップを絶縁基板上に配置した。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳しく説明する。以下の実施例では電力スイッチング素子としてＩＧＢＴを例に説明するが、パワーＭＯＳＦＥＴでも同様である。以下の説明で、高耐圧とは１００Ｖ以上の耐圧定格値のことであり、低耐圧とは２０Ｖ以下の耐圧定格値のことである。また、本発明の実施例では、インバータ装置の主端子に１００Ｖ以上の電圧が印加され、少なくとも１０Ａ以上の最大主電流が流れている。
【００１３】
（実施例１）
図１は本実施例のインバータ装置の１アーム分のブロック図である。図１に示すように、主電源高圧端子１０に第１電力スイッチング素子１のコレクタが接続し、第１電力スイッチング素子１のエミッタと第２電力スイッチング素子２のコレクタが出力端子１１に接続している。主電源接地端子１２に第２電力スイッチング素子２のエミッタが接続し、この主電源接地端子１２を接地する。第１電力スイッチング素子１のゲート端子１３に上アーム駆動回路２０が接続し、第２電力スイッチング素子２のゲート端子１４に下アーム駆動回路２１が接続している。
【００１４】
第１電力スイッチング素子１のエミッタは出力端子１１に接続しているため、第１電力スイッチング素子１を主電源接地端子１２に対して電位が浮動の状態で駆動する。このため、上アーム駆動回路２０はトランス等で絶縁した上アーム側電源高圧側端子１５から電力を供給する。下アーム駆動回路２１には主電源接地端子１２に接続した電源７から電力を供給する。
【００１５】
駆動信号処理回路８から上下各アームへ駆動信号を送る。下アームは駆動信号処理回路８の信号を下アーム駆動回路２１で受け、第２電力スイッチング素子２を導通状態にする。高耐圧ｎ型ＭＯＳＦＥＴ３１のソースは主電源接地端子１２に接続し、高耐圧ｎ型ＭＯＳＦＥＴ３１のドレインは電流検出回路３０の一方の端子に接続している。電流検出回路３０の他方の端子は上アーム側電源高圧側端子１５に接続し、高耐圧ｎ型ＭＯＳＦＥＴ３１のゲートが駆動信号処理回路８に接続している。駆動信号処理回路８から高耐圧ｎ型ＭＯＳＦＥＴ３１のゲートにオン信号が加わると、高耐圧ｎ型ＭＯＳＦＥＴ３１が導通して電流が流れ、この電流を電流検出回路３０が電圧に変換して上アーム駆動回路２０に伝え、上アーム駆動回路２０が第１電力スイッチング素子１を導通する。
【００１６】
図２に本実施例の実装模式図を示す。本実施例では上アーム駆動回路２０と、電流検出回路３０とを第１のＩＣチップ８１とし、下アーム駆動回路２１と駆動信号処理回路８とを第２のＩＣチップ８２とし、高耐圧ｎ型ＭＯＳＦＥＴ３１を個別部品の第３のチップとし、ＩＣチップ８１と、ＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１の３個のチップを配置した。
【００１７】
ＩＣチップ８２は、ワイヤボンデイング５０で第２電力スイッチング素子２のゲート端子１４に接続し、ワイヤボンデイング５１で下アーム側電源高圧側端子１７に接続し、さらに、ワイヤボンデイング５２で下アーム側電源接地側端子１８に接続している。
【００１８】
高耐圧ｎ型ＭＯＳＦＥＴ３１のソースは、ワイヤボンデイング５７でＩＣチップ８２に接続し、ゲートはワイヤボンデイング５８でＩＣチップ８２に接続し、ドレイン（裏面側）は配線７０に接続している。配線７０とＩＣチップ８１とはワイヤボンデイング５６で接続している。
【００１９】
ＩＣチップ８１は、ワイヤボンデイング５３で第１電力スイッチング素子１のゲート端子１３に接続し、ワイヤボンデイング５４で上アーム側電源高圧側端子１５に接続し、ワイヤボンデイング５５で上アーム側電源接地側端子１６に接続している。
【００２０】
本実施例では、下アーム駆動回路２１と駆動信号処理回路８とを集積したＩＣチップ８２と、上アーム駆動回路２０と電流検出回路３０とを集積したＩＣチップ８１と、高耐圧ｎ型ＭＯＳＦＥＴ３１の３つのチップを絶縁基板８０の一方の面に配置し、絶縁基板８０上で各チップを適切な距離(０.５mm以上）を保持して配置しているので上アームと下アームとの絶縁が容易に確保できる。さらに、本実施例では図２に示すように、ＩＣチップ８１から引き出す接続端子とＩＣチップ８２から引き出す接続端子とを、略長方形の絶縁基板の対向する２辺の上に配置してあるので上下アームの絶縁が確実にできる。また、本実施例では、ＩＣチップ８１と、ＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１とは同一パッケージに樹脂モールドされているので外界からの水分から十分に保護されている。なお、モールドする樹脂は絶縁基板８０の表裏全面を被覆しても良いし、絶縁基板上のＩＣチップとワイヤボンデイングのみを被覆し、放熱を促進するために絶縁基板の裏面はモールドせずに露出させておいても良い。
【００２１】
本実施例ではホトカプラを用いることなく、シリコン半導体素子と絶縁基板とによって構成されているので、ホトカプラを使用する場合に比べて安価に製造できる。さらに、本実施例では電力スイッチング素子の高耐圧ｎ型ＭＯＳＦＥＴは個別の高耐圧部品を用いるので、誘電体分離基板を用いる場合に必要な、インバータ装置の耐圧を高めるための酸化膜の膜厚を増やす特殊な製造プロセスなどなしで容易に耐圧を高くできる。
【００２２】
（実施例２）
図３に本実施例の、上アーム駆動回路２０，下アーム駆動回路２１の回路構成を示す。本実施例では上アーム駆動回路２０がｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とからなるＣＭＯＳＦＥＴ構成、下アーム駆動回路２１がｐ型ＭＯＳＦＥＴ２４とｎ型ＭＯＳＦＥＴ２５とからなるＣＭＯＳＦＥＴ構成となっている他は実施例１と同様である。
【００２３】
本実施例では上下のアーム駆動回路がＣＭＯＳＦＥＴ構成なので、第１電力スイッチング素子１及び第２電力スイッチング素子２がターンオン、あるいはターンオフに遷移するときにだけ電流が上アーム駆動回路２０，下アーム駆動回路２１に流れるので、駆動電力の発生を抑制できる。
【００２４】
（実施例３）
図４に本実施例を示す。本実施例では、電流検出回路３０が抵抗３２を備え、これ以外は実施例２と同様である。駆動信号処理回路８から高耐圧ｎ型MOSFET31のゲートにオン信号が伝わるとドレインとソースの間に電流が流れ、ドレインに接続した抵抗３２で電圧降下が発生する。この電圧降下によってｐ型MOSFET22が導通し、ｎ型ＭＯＳＦＥＴ２３が非導通になり、上アーム駆動電源６の高圧側電位が第１電力スイッチング素子１のゲートに印加されて、第１電力スイッチング素子１が導通する。
【００２５】
（実施例４）
図５に本実施例を示す。本実施例では、電流検出回路３０が、抵抗３２と抵抗３２の両端に接続したツェナーダイオード３３を備えたことが実施例３と異なる。高耐圧ｎ型ＭＯＳＦＥＴ３１が流す電流は、製造ばらつきでしきい値電圧が下がっていたり、あるいは周囲温度が低い場合に増加し、抵抗３２両端に発生する電圧が大きくなり、ｐ型ＭＯＳＦＥＴ２２，ｎ型ＭＯＳＦＥＴ２３を破壊するおそれがある。本実施例のツェナーダイオード３３は抵抗両端に発生する過大な電圧を抑制する。
【００２６】
図６は本実施例の高耐圧ｎ型ＭＯＳＦＥＴ３１の斜視図である。図６に示すように、ｎ+ 層９０の上にｎ- 層９１を形成し、このｎ- 層９１内にｐ層９２ａ，９２ｂを形成してある。ｐ層９２ａ内にｎ+ 層９３ａを、ｐ層９２ｂ内にｎ+ 層９３ｂを形成し、ｎ+ 層９３ａ，ｐ層９２ａ，ｎ- 層９１，ｐ層９２ｂ，ｎ+ 層９３ｂに渡って表面にゲート酸化膜９４を設け、さらにゲート酸化膜９４の上にゲート電極９５を設けてある。ｐ層９２ａ，９２ｂと、ｎ+ 層９３ａ，９３ｂと、ゲート酸化膜９４，ゲート電極９５とでＭＯＳＦＥＴを構成する。
【００２７】
ｐ層９２ａ，９２ｂと、ｎ+ 層９３ａ，９３ｂとはソース電極１００とオーミック接続している。また、ｎ- 層９１内にはｐ層９７ａ，９７ｂ，９７ｃを配置し、ｐ層９２ｂ，ｎ- 層９１，ｐ層９７ａに渡って酸化膜９９ａを、ｐ層９７ａ，ｎ- 層９１，ｐ層９７ｂに渡って酸化膜９９ｂを設けてある。さらに、ｐ層９７ｂ，ｎ- 層９１，ｐ層９７ｃに渡って酸化膜９９ｃを、ｐ層９７ｃ，ｎ- 層９１，ｎ+ 層９８に渡って酸化膜９９ｄを設けてある。
【００２８】
ソース電極１００は酸化膜９９ａ上をｎ+ 層９８の延在する方向に沿って伸び、ｐ層９７ａにオーミック接続した電極１０１ａが酸化膜９９ｂ上をｎ+ 層９８の延在する方向に沿って伸びている。さらに、ｐ層９７ｂにオーミック接続した電極１０１ｂが酸化膜９９ｃ上をｎ+ 層９８の延在する方向に沿って伸び、ｐ層９７ｃにオーミック接続した電極１０１ｃが酸化膜９９ｄ上をｎ+ 層９８の延在する方向に沿って伸びている。また、ｎ+ 層９８にオーミック接続した電極102もｐ層９２ｂの延在する方向に沿って伸びている。ドレインの電極１０２がｎ+ 層９０にオーミック接続している。
【００２９】
高耐圧ｎ型ＭＯＳＦＥＴ３１は以下の様に動作する。ソース電極１００を接地し、ドレインの電極１０２に高電圧を加えた状態でゲート電極９５に正の電圧を加えると、ｐ層９２ａ，９２ｂが反転してチャネルができ、電子がチャネルを通ってｎ- 層９１に流れ、さらに電子がｎ+ 層９０を通りドレインの電極１０２に達する。ソース電極１００，電極１０１ａ，電極１０１ｂ，電極１０１ｃをｎ+ 層９８の方向に伸ばすことで空乏層を伸ばし素子の耐圧を上げている。端部は切断面が表面に現れているため、再結合準位が多いので、空乏層が端部に達すると、もれ電流が増加する。ｎ+ 層９８及び電極１０２は酸化膜９９ａ，９９ｂ，９９ｃ，９９ｄ中の電荷や図に示していない保護膜中の電荷によりｎ- 層９１がｐ型に反転し、空乏層が端部に達することを防止している。ｎ- 層９１の抵抗率と、厚さ、及びｐ層９７ａ，９７ｂ，９７ｃの数とを増やすことで製造方法を変えることなく容易に素子の耐圧を高くできる。
【００３０】
図７に図６に示す高耐圧ｎ型ＭＯＳＦＥＴのゲート電極の幅Ｗ（図６奥行き方向で、以後単にゲート幅Ｗと略す。）と抵抗３２両端の電圧との関係を示す。図７では抵抗３２が１ｋΩの場合を示し、ゲート幅Ｗが１０μｍ以上では横軸は対数目盛りである。ゲート幅Ｗがゼロでは電流が流れず、抵抗３２両端に発生する電圧は０Ｖであるが、ゲート幅Ｗを増すと電流が増え、抵抗３２両端の電圧が増加する。ツェナーダイオード３３を抵抗３２に接続した場合は、図７に示すように、ゲート幅Ｗを増やして電流を増加させてもツェナー電圧で抵抗３２の両端に発生する電圧が抑制される。しかし、ゲート幅Ｗが１００００μｍ以上になると、抵抗３２の両端の電圧が再び増加する。これは、ＩＣに集積できるツェナーダイオードでは抵抗成分が大きく、電流が多くなると電圧降下が大きくなるためである。抵抗３２の値を小さくすると、抵抗３２の両端に発生する電圧は抑制されるが、抵抗３２に流れる電流が多くなり損失が多くなるので望ましくない。ｐ型ＭＯＳＦＥＴ２２，ｎ型ＭＯＳＦＥＴ２３が破壊しないようなツェナー電圧以下で使用するためにはゲート幅Ｗは１００００μｍ以下が望ましい。また、ツェナー電圧以下の領域では製造ばらつきや温度変化による電流変動により抵抗３２両端の電圧が変動するので、ゲート幅Ｗは１０μｍ以上が望ましく、結局、高耐圧ｎ型ＭＯＳＦＥＴ３１のゲート幅Ｗは１０μｍ〜１００００μｍが望ましい。
【００３１】
（実施例５）
図８に本実施例を示す。本実施例は抵抗３２両端にコンデンサ３４が接続している他は実施例４と同様である。上側アース電位（出力端子１１と上アーム側電源接地側端子１６の電位）は第１電力スイッチング素子１が導通しているときは主電源電圧に、第２電力スイッチング素子２が導通しているときは接地電位になり、第１電力スイッチング素子１と第２電力スイッチング素子２とが何れも非導通であるときはほぼ（主電源電圧）／２になる。第１電力スイッチング素子１が導通する過程で、上側アース電位は、（主電源電圧）／２から主電源電圧に変動し、第２電力スイッチング素子２が導通する過程で、電圧は(主電源電圧)／２から接地電位に変動する。この電圧変動ｄＶ／ｄｔと高耐圧ｎ型ＭＯＳＦＥＴ３１のソース，ドレイン間容量Ｃｓｄ（図示せず。）により過渡的にＣｓｄ×ｄＶ／ｄｔの大きさで電流が流れるので、本実施例では、コンデンサ３４を抵抗３２両端に配置してソース，ドレイン間容量Ｃｄｓに直列に接続して見かけのソース，ドレイン間容量を小さくし、この電流を抑制した。
【００３２】
図９に本実施例の実装図を示す。配線７１ａ，７１ｂの上にコンデンサ３４を接続し、ＩＣチップ８１とはワイヤボンデイング５９，６０で接続している。半導体基板に形成するコンデンサの容量は、チップ面積の制約のために１０ｐＦ程度が上限である。このため、本実施例ではコンデンサ３４を抵抗３２，ツェナーダイオード３３とは別のチップとし、個別部品の第４チップとしたが、もちろん、ツェナーダイオード３３と同じチップにコンデンサ３４を作製できればそのようにしても良い。本実施例では、１枚の長方形の絶縁基板の上に前記４個のチップを搭載し、絶縁基板とこれらのチップとを実施例１と同様にして樹脂モールドした。
【００３３】
（実施例６）
図１０に本実施例を示す。本実施例では２個の高耐圧ｎ型ＭＯＳＦＥＴ３１，３５を備え、各々のドレインに抵抗３２，３６とツェナーダイオード３３，３７とが接続し、抵抗３２の一方の端子はＲＳフリップフロップ３８のセット側Ｓに接続している。抵抗３６の他方の端子は、ＲＳフリップフロップ３８のリセット側Ｒに接続し、ＲＳフリップフロップ３８の出力がＮＯＴ回路の入力に接続している。ＮＯＴ回路の出力はｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３のゲート端子に接続している。
【００３４】
本実施例では、ｐ型ＭＯＳＦＥＴ２２と、ｎ型ＭＯＳＦＥＴ２３と、ＮＯＴ回路１９と、ＲＳフリップフロップ３８と、抵抗３２，３６と、ツェナーダイオード３３，３７とを第１のＩＣチップ８１に集積し、ｐ型ＭＯＳＦＥＴ２４と、ｎ型ＭＯＳＦＥＴ２５と、駆動信号処理回路とを第２のＩＣチップ８２として集積している。高耐圧ｎ型ＭＯＳＦＥＴ３１，３５はそれぞれ個別部品の第３チップ，第４チップとして独立している。
【００３５】
本実施例の動作を説明する。駆動信号処理回路８から短時間（１μｓ程度）のパルスを高耐圧ｎ型ＭＯＳＦＥＴ３１のゲート端子に加えると、パルスが入力されている時間だけ高耐圧ｎ型ＭＯＳＦＥＴ３１が導通して、抵抗３２の両端に電圧が発生し、ＲＳフリップフロップ３８のセット側Ｓに入力信号が加わり、ＲＳフリップフロップ３８の出力が上アーム側電源電圧になる。この出力はＮＯＴ回路１９で反転して、ｐ型ＭＯＳＦＥＴ２２，ｎ型ＭＯＳＦＥＴ２３のゲートに上アーム側電源の接地電位として加わりｐ型ＭＯＳＦＥＴ２２が導通，ｎ型ＭＯＳＦＥＴ２３が非導通になり、第１電力スイッチング素子１が導通する。
【００３６】
第１電力スイッチング素子１を非導通にするときは、駆動信号処理回路８から短時間，高耐圧ｎ型ＭＯＳＦＥＴ３５のゲート端子にパルスを加えると、パルスが入力されている時間だけ高耐圧ｎ型ＭＯＳＦＥＴ３５が導通して、抵抗３６両端に電圧が発生し、ＲＳフリップフロップ３８のリセット側Ｒに入力信号が加わり、ＲＳフリップフロップ３８の出力が上アーム側電源の接地電位になる。この出力がＮＯＴ回路１９で反転し、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３のゲートが上アーム側電源電位になり、ｐ型ＭＯＳＦＥＴ２２が非導通，ｎ型ＭＯＳＦＥＴ２３が導通になって第１電力スイッチング素子１が非導通になる。本実施例では、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５に電源電圧が加わった状態で短時間電流が流れるだけなので、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５での損失を大幅に低減できる。
【００３７】
図１１は本実施例の実装模式図である。長方形の絶縁基板８０の上に、ｐ型ＭＯＳＦＥＴ２４とｎ型ＭＯＳＦＥＴ２５と駆動信号処理回路８とを集積したＩＣチップ８２と、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とＲＳフリップフロップ３８と抵抗３２，３６とツェナーダイオード３３，３７とを集積したＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５の４個のチップを配置している。
【００３８】
ＩＣチップ８２は、ワイヤボンデイング５０により第２電力スイッチング素子２のゲート端子１４に接続し、ワイヤボンデイング５１で下アーム側電源高圧側端子１７に接続し、さらに、ワイヤボンデイング５２により下アーム側電源接地側端子１８に接続している。
【００３９】
高耐圧ｎ型ＭＯＳＦＥＴ３１のソースはワイヤボンデイング５７でＩＣチップ８２に接続し、ゲートはワイヤボンデイング５８でＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７０に接続している。配線７０とＩＣチップ８１はワイヤボンデイング５６で接続している。
【００４０】
高耐圧ｎ型ＭＯＳＦＥＴ３５のソースはワイヤボンデイング６２でＩＣチップ８２に接続し、ゲートはワイヤボンデイング６３でＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７２に接続している。配線７２とＩＣチップ８１とはワイヤボンデイング６１で接続している。
【００４１】
ＩＣチップ８１は、ワイヤボンデイング５３で第１電力スイッチング素子１のゲート端子１３に接続し、ワイヤボンデイング５４で上アーム側電源高圧側端子１５に接続し、さらに、ワイヤボンデイング５５で上アーム側電源接地側端子１６に接続している。
【００４２】
（実施例７）
図１２に本実施例を示す。本実施例では上アーム側電源高圧側端子１５に高耐圧ｐ型ＭＯＳＦＥＴ４０，４１のソースが接続している。高耐圧ｐ型MOSFET40のドレイン端子は抵抗４２の一方の端子と、ツェナーダイオード４３のカソードと、ＲＳフリップフロップ４６のセット端子Ｓとに接続している。抵抗４２の他方の端子とツェナーダイオード４３のアノードは接地している。高耐圧ｐ型MOSFET４１のドレイン端子は抵抗４４の一方の端子と、ツェナーダイオード４５のカソードと、ＲＳフリップフロップ４６のリセット端子Ｒとに接続している。抵抗４４の他方の端子とツェナーダイオード４５のアノードとは接地している。高耐圧ｐ型ＭＯＳＦＥＴ４０，４１のゲートには異常信号検出回路３９の出力信号を入力する。ＲＳフリップフロップ４６の出力は駆動信号処理回路８に接続してある。
【００４３】
本実施例では、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とＮＯＴ回路２６とＲＳフリップフロップ３８と抵抗３２，３６とツェナーダイオード３３，３７と異常信号検出回路３９とを第１のＩＣチップ８１として集積し、ｐ型MOSFET24とｎ型ＭＯＳＦＥＴ２５とＲＳフリップフロップ４６と抵抗４２，４４とツェナーダイオード４３，４５と駆動信号処理回路とを第２のＩＣチップ８２として集積し、高耐圧ｎ型ＭＯＳＦＥＴ３３，３１を第３チップ、第５チップとし、高耐圧ｐ型ＭＯＳＦＥＴ４０，４１を第６チップ，第７チップとして独立したチップとしている。
【００４４】
本実施例は以下のように動作する。過電流，温度異常，上アーム側電源電圧低下，主電源過電圧などの異常を異常信号検出回路３９が検知すると、高耐圧ｐ型ＭＯＳＦＥＴ４０のゲートに短時間オン信号が入力し、降圧レベルシフト回路を構成する高耐圧ｐ型ＭＯＳＦＥＴ４０が導通して抵抗４２に電流が流れ、抵抗４２両端に発生した電圧信号をＲＳフリップフロップ４６のセット側Ｓに入力し、ＲＳフリップフロップ４６出力信号が駆動信号処理回路８に伝わる。
【００４５】
異常状態が解除されると、異常信号検出回路３９から高耐圧ｐ型ＭＯＳＦＥＴ４１のゲートに短時間オン信号が入力され、高耐圧ｐ型ＭＯＳＦＥＴ４１が導通して抵抗４４に電流が流れる。このとき、抵抗４４両端に電圧が発生しＲＳフリップフロップ４６のリセット側Ｒに信号が入力され、ＲＳフリップフロップ４６出力が接地電位になる。これ以外の動作は実施例６と同様である。
【００４６】
図１３に本実施例の実装図を示す。絶縁基板８０上に、ｐ型ＭＯＳＦＥＴ２４とｎ型ＭＯＳＦＥＴ２５と抵抗４２，４４とツェナーダイオード４３，４５とＲＳフリップフロップ４６と駆動信号処理回路８とを集積したＩＣチップ８２と、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とＲＳフリップフロップ３８と抵抗３２，３６とツェナーダイオード３３，３７と異常信号検出回路３９とを集積したＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５と、高耐圧ｐ型ＭＯＳＦＥＴ４０，４１との６個のチップを配置した。
【００４７】
ＩＣチップ８２は、ワイヤボンデイング５０で第２電力スイッチング素子２のゲート端子１４に接続し、ワイヤボンデイング５１で下アーム側電源高圧側端子１７に接続し、さらに、ワイヤボンデイング５２で下アーム側電源接地側端子１８に接続している。
【００４８】
高耐圧ｎ型ＭＯＳＦＥＴ３１のソースはワイヤボンデイング５７でＩＣチップ８２に接続し、ゲートはワイヤボンデイング５８でＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７０に接続している。配線７０とＩＣチップ８１とはワイヤボンデイング５６で接続している。
【００４９】
高耐圧ｎ型ＭＯＳＦＥＴ３５のソースはワイヤボンデイング６２でＩＣチップ８２に接続し、高耐圧ｎゲートはワイヤボンデイング６３によりＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７１に接続している。
【００５０】
高耐圧ｐ型ＭＯＳＦＥＴ４０のソースはワイヤボンデイング６４ａでＩＣチップ８１に接続し、ゲートはワイヤボンデイング６４ｂでＩＣチップ８１に接続し、ドレイン側（裏面側）は配線７３に接続している。配線７３とＩＣチップ８２はワイヤボンデイング６６で接続している。
【００５１】
高耐圧ｐ型ＭＯＳＦＥＴ４１のソースはワイヤボンデイング６５ａでＩＣチップ８１に接続し、ゲートはワイヤボンデイング６５ｂによりＩＣチップ８１に接続し、ドレイン側（裏面側）は配線７４に接続している。配線７４とＩＣチップ８２はワイヤボンデイング６７で接続している。
【００５２】
ＩＣチップ８１はワイヤボンデイング５３で第１電力スイッチング素子１のゲート端子１３に接続し、ワイヤボンデイング５４で上アーム側電源高圧側端子１５に接続し、さらに、ワイヤボンデイング５５により上アーム側電源接地側端子１６に接続している。
【００５３】
図１４に、本実施例のＩＣチップ８１，８２の断面説明図を示す。シリコン単結晶１５０上に酸化膜１５１を形成し、ｎ- 層１５２，１５７，１６２，１６４は酸化膜１５１によって各々絶縁されている。ｎ- 層の間の酸化膜１５１はシリコン基板面に垂直に形成されている。このようにほぼ垂直の酸化膜で絶縁した基板をＳＯＩ(Silicon On Insulator)基板という。ｎ- 層１５２中にｐ層１５３を設け、ｐ層１５３中にｎ+ 層１５４ａ，１５４ｂを設けてある。ｎ+ 層１５４ａ，ｐ層１５３，ｎ+ 層１５４ｂに渡ってゲート酸化膜１５５を配置し、さらにゲート酸化膜１５５上にゲート電極１５６を設けた。ｎ+ 層１５４ａ，１５４ｂと、ｐ層１５３と、ゲート酸化膜１５５と、ゲート電極１５６とでｎ型MOSFET23を形成する。
【００５４】
ｎ- 層１５７中にはｎ層１５８を設け、ｎ層１５８中にはｐ+ 層１５９ａ，１５９ｂを設けてある。ｐ+ 層１５９ａ，ｎ層１５８，ｐ+ 層１５９ｂに渡ってゲート酸化膜１６０を設け、さらにゲート酸化膜１６０上にはゲート電極１６１を設けてある。ｐ+ 層１５９ａ，１５９ｂと、ｎ層１５８と、ゲート酸化膜160と、ゲート電極１６１とでｐ型ＭＯＳＦＥＴ２２を形成し、ｎ- 層１６２中にｐ層１６３を設けて抵抗３２を形成し、ｎ- 層１６４中にｐ+ 層１６５とｎ+ 層１６６を設けてツェナーダイオード３３を形成している。
【００５５】
誘電体分離基板は絶縁のための酸化膜が例えば図１８に示すように傾斜しているために、シリコン単結晶島間の距離を短くできない。これに対してＳＯＩ基板は絶縁のための酸化膜が垂直なので、シリコン単結晶間距離を小さくでき、素子面積も小さくできるので安価に製造できる。
【００５６】
（実施例８）
図１５に本実施例の３相モータ駆動装置の回路を示す。駆動回路８３Ｕ，83Ｖ，８３Ｗの点線で囲んだ部分は同一パッケージに組み込まれていて、これらは実施例１〜実施例７と同様の駆動回路である。下アーム駆動電源７はＵ，Ｖ，Ｗ相とも共通である。上アーム駆動電源６Ｕ，６Ｖ，６ＷはＵ，Ｖ，Ｗ相独立である。直流の主電源５００はＵ，Ｖ，Ｗに共通である。マイコン３００からの指令により駆動信号処理回路８Ｕ，８Ｖ，８ＷがＵ，Ｖ，Ｗ各相の電力スイッチング素子１Ｕ，１Ｖ，１Ｗ，２Ｕ，２Ｖ，２Ｗをパルス幅変調（ＰＷＭ）信号でオン，オフして周波数可変の交流に変換し、モータ４００を所定の回転数にする。異常信号検出回路３９Ｕ，３９Ｖ，３９Ｗが動作すると駆動処理回路８Ｕ，８Ｖ，８Ｗからマイコンへ異常信号が伝わり、電力スイッチング素子１Ｕ，１Ｖ，１Ｗ，２Ｕ，２Ｖ，２Ｗを保護する。
【００５７】
なお、マイコン３００には主電源５００からモータ４００に供給する電流値の検出信号や、モータ４００の回転子位置の検出信号を入力し、これに基づいて駆動回路８３Ｕ，８３Ｖ，８３Ｗを制御する。
【００５８】
【発明の効果】
本発明のインバータ装置は、ホトカプラや誘電体分離基板を用いずに、上アーム駆動回路，電流検出回路を１つのＩＣチップに、高耐圧ｎ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路，駆動信号処理回路を１つのＩＣチップにし、電力スイッチング素子を個別部品にして構成し、前記ＩＣチップをＳＯＩ基板上に形成したので、信頼性が高い高耐圧のインバータ装置を実現できる。
【図面の簡単な説明】
【図１】実施例１のインバータ装置のブロック図。
【図２】実施例１の実装模式図。
【図３】実施例２のインバータ装置の回路構成説明図。
【図４】実施例３のインバータ装置の回路構成説明図。
【図５】実施例４のインバータ装置の回路構成説明図。
【図６】実施例４の高耐圧ｎ型ＭＯＳＦＥＴの斜視図。
【図７】実施例４の高耐圧ｎ型ＭＯＳＦＥＴのゲート幅Ｗと抵抗両端電圧の関係の説明図。
【図８】実施例５のインバータ装置の回路構成説明図。
【図９】実施例５の実装模式図。
【図１０】実施例６のインバータ装置の回路構成説明図。
【図１１】実施例６の実装模式図。
【図１２】実施例７のインバータ装置の回路構成説明図。
【図１３】実施例７の実装模式図。
【図１４】実施例７のＩＣチップの断面説明図。
【図１５】実施例８の３相モータ駆動装置の回路構成図。
【図１６】ホトカプラを使用した従来技術のインバータ装置の説明図。
【図１７】昇圧レベルシフト回路を用いた別の従来技術のインバータ装置の説明図。
【図１８】誘電体分離基板を使用した従来技術の集積回路の断面図。
【符号の説明】
１…第１電力スイッチング素子、２…第２電力スイッチング素子、６…上アーム駆動電源、７…下アーム駆動電源、８…駆動信号処理回路、１０…主電源高圧端子、１１…出力端子、１２…主電源接地端子、１３，１４…ゲート端子、１５…上アーム側電源高圧側端子、１６…上アーム側電源接地側端子、１７…下アーム側電源高圧側端子、１８…下アーム側電源接地側端子、１９…ＮＯＴ回路、２０…上アーム駆動回路、２１…下アーム駆動回路、２２，２４…ｐ型MOSFET、２３，２５…ｎ型ＭＯＳＦＥＴ、３０…電流検出回路、３１，３５…高耐圧ｎ型ＭＯＳＦＥＴ、３２，３６，４２，４４…抵抗、３３，３７，４３，４５…ツェナーダイオード、３４…コンデンサ、３８，４６…ＲＳフリップフロップ、３９…異常信号検出回路、４０，４１…高耐圧ｐ型ＭＯＳＦＥＴ、５０，５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１，６２,６３,６４ａ，６４ｂ，６５ａ，６５ｂ…ワイヤボンデイング、７０，７１ａ，７１ｂ，７２，７３，７４…配線、８０…絶縁基板、８１，８２…ＩＣチップ、９０，９３ａ，９３ｂ，９８，１５４ａ，１５４ｂ，１６６…ｎ+ 層、９１，１５２，１５７，１６２，１６４…ｎ- 層、９２ａ，９２ｂ，９７ａ，９７ｂ，９７ｃ，１５３，１６３…ｐ層、９４，１５５，１６０…ゲート酸化膜、９５，１５６，１６１…ゲート電極、９６…絶縁膜、１００…ソース電極、１０１ａ，１０１ｂ，101c，１０２…電極、１５０…シリコン単結晶、１５１…酸化膜、１５８…ｎ層、１５９ａ，１５９ｂ，１６５…ｐ+ 層、３００…マイコン、４００…モータ、５００…主電源。
【発明の属する技術分野】
本発明は、主端子間に直列接続した複数の電力スイッチング素子からなるアームを備えたインバータ装置に関わり、特に低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を備えたインバータ装置や、高圧側回路から低圧側回路に制御信号を伝達する降圧レベルシフト回路を備えたインバータ装置に関する。
【０００２】
【従来の技術】
図１６に従来技術のインバータ装置の１アーム分のブロック図を示す。図１６で、１１１は第１電力スイッチング素子、１１２は第２電力スイッチング素子、１１３は上アーム駆動回路、１１４は下アーム駆動回路、１２０は主電源高圧端子、１２１は出力端子、１２２は主電源接地端子、１２３は第１電力スイッチング素子のゲート端子、１２４は第２電力スイッチング素子のゲート端子、１２５は上アーム駆動用電源、１２６は下アーム駆動用電源、１２７は駆動信号処理回路、１３０はホトカプラである。第１電力スイッチング素子１１１のエミッタは出力端子１２１に接続しているため、第１電力スイッチング素子１１１は主電源接地端子１２２に対して電位的に浮動の状態で駆動される。上アーム駆動回路１１３は、浮動の電位に接続されており第１電力スイッチング素子１１１がオン状態では主電源と同じ高電圧が加わるため、接地電位に対して絶縁されている。絶縁した上アーム駆動回路１１３に、駆動信号処理回路１２７から信号を伝えるためにホトカプラ１３０を使用している（例えば、特許文献１参照）。
【０００３】
別の従来技術では図１７に示ように、下アームから上アームへの信号の伝達にホトカプラの代わり高耐圧ｎ型ＭＯＳＦＥＴと電圧検知回路からなる昇圧レベルシフト回路を使用し、昇圧レベルシフト回路と上下駆動回路と信号処理回路とを１チップに集積している（例えば、特許文献１と、非特許文献１を参照）。
【０００４】
図１８に前記従来技術や別の従来技術の集積回路の断面構造を示す。図１８に示すように、ポリシリコン２００を支持体として酸化膜２０１ａ，２０１ｂ，２０１ｃで囲んだシリコン単結晶島内に、ｎ+ 層２０２ａ，２０２ｂ，２０２ｃと、ｎ- 層２０３ａ，２０３ｂ，２０３ｃとを設ける。このように単結晶島を酸化膜で囲んだ基板を誘電体分離基板という。ｎ- 層２０３ａ内にはｐ層２０４を設け、ｐ層２０４内にはｎ+ 層２０５を設けてある。ｎ+ 層２０５，ｐ層２０４，ｎ- 層２０３の表面にはゲート酸化膜２０６ａを設け、ゲート酸化膜２０６ａにはゲート電極２０７ａを設けてある。ゲート電極２０７ａは絶縁膜２０８で囲まれていて、ソース電極２１０ａと絶縁されている。ｎ+ 層２０２ａ，ｎ- 層２０３ａ，ｐ層２０４，ｎ+ 層２０５ａ，ゲート酸化膜２０６ａ，ゲート電極２０７ａで高耐圧ｎ型ＭＯＳＦＥＴ３１を形成している。
【０００５】
図１８の符号１３２は上アーム駆動回路の低耐圧ｎ型ＭＯＳＦＥＴを示す。ｎ- 層２０３ｂ内にはｐ層２１３を設け、ｐ層２１３内には２個のｎ+ 層２１２を設けてある。ｎ+ 層２１２，ｐ層２１３，表面にゲート酸化膜２０６ｂを設け、ゲート酸化膜２０６ｂ表面にはゲート電極２０７ｂを設けてある。高耐圧ｎ型ＭＯＳＦＥＴ１３１と低耐圧ｎ型ＭＯＳＦＥＴ１３２とは酸化膜２０８ｂを介して電極２１０ｂで接続している。符号１３３は抵抗を示し、ｎ- 層２０３ｃ内にｐ層２１４を設けてある。ｐ層２１４は酸化膜２０８ｃの上に配置した電極210cを介して低耐圧ｎ型ＭＯＳＦＥＴ１３２に接続している。
【０００６】
【特許文献１】
特開平５−３１６７５５号公報
【非特許文献１】
日立高耐圧モノリシックＩＣデータブック モーター駆動用ＩＣシリーズ，株式会社日立製作所，２００１年３月，ｐ．１１３〜１１６
【０００７】
【発明が解決しようとする課題】
前記ホトカプラを使用した従来技術ではホトカプラの発光素子に化合物半導体を使用しているため高価である。また前記高耐圧ｎ型ＭＯＳＦＥＴを使い検出回路を使用して駆動信号を下アームに伝える別の従来技術では、高耐圧ｎ型MOSFETと駆動回路と信号処理回路とを誘電体分離基板に１チップに集積するために、チップの耐圧を高くすると、例えば図１８の高電位のｎ+ 層２０２ａとソース電極２１０ａとを絶縁する酸化膜２０８ａを厚くする必要があるが、厚くすると酸化プロセスの時間が長くなり、生産時間が長くなるだけでなく、集積回路の製造途中で酸化膜によるウエハのそりが発生し、ウエハ割れが発生し取得率が落ちる問題がある。
【０００８】
本発明の目的は、上記課題を解決した信頼性が高い、低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を有するインバータ装置および、高圧側回路から低圧側回路に制御信号を伝達する降圧レベルシフト回路を有するインバータ装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明のインバータ装置は、上アーム駆動回路と電流検出回路とを１個のＩＣチップに、高耐圧ｎ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路とを駆動信号処理回路を１個のＩＣチップにし、これらのチップを絶縁基板上に配置した。
【００１０】
また、本発明のインバータ装置は、上アーム駆動回路と電流検出回路とを１個のＩＣチップに、セット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、リセット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路と駆動信号処理回路を１個のＩＣチップにし、これらのチップを絶縁基板上に配置した。
【００１１】
さらに本発明のインバータ装置は、上アーム駆動回路と電流検出回路と異常検出回路と１個のＩＣチップに、セット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、リセット信号用高耐圧ｎ型ＭＯＳＦＥＴを１チップに、セット信号用高耐圧ｐ型ＭＯＳＦＥＴを１チップに、リセット信号用高耐圧ｐ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路と電流検出回路と駆動信号処理回路とを１個のＩＣチップにし、これらのチップを絶縁基板上に配置した。
【００１２】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳しく説明する。以下の実施例では電力スイッチング素子としてＩＧＢＴを例に説明するが、パワーＭＯＳＦＥＴでも同様である。以下の説明で、高耐圧とは１００Ｖ以上の耐圧定格値のことであり、低耐圧とは２０Ｖ以下の耐圧定格値のことである。また、本発明の実施例では、インバータ装置の主端子に１００Ｖ以上の電圧が印加され、少なくとも１０Ａ以上の最大主電流が流れている。
【００１３】
（実施例１）
図１は本実施例のインバータ装置の１アーム分のブロック図である。図１に示すように、主電源高圧端子１０に第１電力スイッチング素子１のコレクタが接続し、第１電力スイッチング素子１のエミッタと第２電力スイッチング素子２のコレクタが出力端子１１に接続している。主電源接地端子１２に第２電力スイッチング素子２のエミッタが接続し、この主電源接地端子１２を接地する。第１電力スイッチング素子１のゲート端子１３に上アーム駆動回路２０が接続し、第２電力スイッチング素子２のゲート端子１４に下アーム駆動回路２１が接続している。
【００１４】
第１電力スイッチング素子１のエミッタは出力端子１１に接続しているため、第１電力スイッチング素子１を主電源接地端子１２に対して電位が浮動の状態で駆動する。このため、上アーム駆動回路２０はトランス等で絶縁した上アーム側電源高圧側端子１５から電力を供給する。下アーム駆動回路２１には主電源接地端子１２に接続した電源７から電力を供給する。
【００１５】
駆動信号処理回路８から上下各アームへ駆動信号を送る。下アームは駆動信号処理回路８の信号を下アーム駆動回路２１で受け、第２電力スイッチング素子２を導通状態にする。高耐圧ｎ型ＭＯＳＦＥＴ３１のソースは主電源接地端子１２に接続し、高耐圧ｎ型ＭＯＳＦＥＴ３１のドレインは電流検出回路３０の一方の端子に接続している。電流検出回路３０の他方の端子は上アーム側電源高圧側端子１５に接続し、高耐圧ｎ型ＭＯＳＦＥＴ３１のゲートが駆動信号処理回路８に接続している。駆動信号処理回路８から高耐圧ｎ型ＭＯＳＦＥＴ３１のゲートにオン信号が加わると、高耐圧ｎ型ＭＯＳＦＥＴ３１が導通して電流が流れ、この電流を電流検出回路３０が電圧に変換して上アーム駆動回路２０に伝え、上アーム駆動回路２０が第１電力スイッチング素子１を導通する。
【００１６】
図２に本実施例の実装模式図を示す。本実施例では上アーム駆動回路２０と、電流検出回路３０とを第１のＩＣチップ８１とし、下アーム駆動回路２１と駆動信号処理回路８とを第２のＩＣチップ８２とし、高耐圧ｎ型ＭＯＳＦＥＴ３１を個別部品の第３のチップとし、ＩＣチップ８１と、ＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１の３個のチップを配置した。
【００１７】
ＩＣチップ８２は、ワイヤボンデイング５０で第２電力スイッチング素子２のゲート端子１４に接続し、ワイヤボンデイング５１で下アーム側電源高圧側端子１７に接続し、さらに、ワイヤボンデイング５２で下アーム側電源接地側端子１８に接続している。
【００１８】
高耐圧ｎ型ＭＯＳＦＥＴ３１のソースは、ワイヤボンデイング５７でＩＣチップ８２に接続し、ゲートはワイヤボンデイング５８でＩＣチップ８２に接続し、ドレイン（裏面側）は配線７０に接続している。配線７０とＩＣチップ８１とはワイヤボンデイング５６で接続している。
【００１９】
ＩＣチップ８１は、ワイヤボンデイング５３で第１電力スイッチング素子１のゲート端子１３に接続し、ワイヤボンデイング５４で上アーム側電源高圧側端子１５に接続し、ワイヤボンデイング５５で上アーム側電源接地側端子１６に接続している。
【００２０】
本実施例では、下アーム駆動回路２１と駆動信号処理回路８とを集積したＩＣチップ８２と、上アーム駆動回路２０と電流検出回路３０とを集積したＩＣチップ８１と、高耐圧ｎ型ＭＯＳＦＥＴ３１の３つのチップを絶縁基板８０の一方の面に配置し、絶縁基板８０上で各チップを適切な距離(０.５mm以上）を保持して配置しているので上アームと下アームとの絶縁が容易に確保できる。さらに、本実施例では図２に示すように、ＩＣチップ８１から引き出す接続端子とＩＣチップ８２から引き出す接続端子とを、略長方形の絶縁基板の対向する２辺の上に配置してあるので上下アームの絶縁が確実にできる。また、本実施例では、ＩＣチップ８１と、ＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１とは同一パッケージに樹脂モールドされているので外界からの水分から十分に保護されている。なお、モールドする樹脂は絶縁基板８０の表裏全面を被覆しても良いし、絶縁基板上のＩＣチップとワイヤボンデイングのみを被覆し、放熱を促進するために絶縁基板の裏面はモールドせずに露出させておいても良い。
【００２１】
本実施例ではホトカプラを用いることなく、シリコン半導体素子と絶縁基板とによって構成されているので、ホトカプラを使用する場合に比べて安価に製造できる。さらに、本実施例では電力スイッチング素子の高耐圧ｎ型ＭＯＳＦＥＴは個別の高耐圧部品を用いるので、誘電体分離基板を用いる場合に必要な、インバータ装置の耐圧を高めるための酸化膜の膜厚を増やす特殊な製造プロセスなどなしで容易に耐圧を高くできる。
【００２２】
（実施例２）
図３に本実施例の、上アーム駆動回路２０，下アーム駆動回路２１の回路構成を示す。本実施例では上アーム駆動回路２０がｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とからなるＣＭＯＳＦＥＴ構成、下アーム駆動回路２１がｐ型ＭＯＳＦＥＴ２４とｎ型ＭＯＳＦＥＴ２５とからなるＣＭＯＳＦＥＴ構成となっている他は実施例１と同様である。
【００２３】
本実施例では上下のアーム駆動回路がＣＭＯＳＦＥＴ構成なので、第１電力スイッチング素子１及び第２電力スイッチング素子２がターンオン、あるいはターンオフに遷移するときにだけ電流が上アーム駆動回路２０，下アーム駆動回路２１に流れるので、駆動電力の発生を抑制できる。
【００２４】
（実施例３）
図４に本実施例を示す。本実施例では、電流検出回路３０が抵抗３２を備え、これ以外は実施例２と同様である。駆動信号処理回路８から高耐圧ｎ型MOSFET31のゲートにオン信号が伝わるとドレインとソースの間に電流が流れ、ドレインに接続した抵抗３２で電圧降下が発生する。この電圧降下によってｐ型MOSFET22が導通し、ｎ型ＭＯＳＦＥＴ２３が非導通になり、上アーム駆動電源６の高圧側電位が第１電力スイッチング素子１のゲートに印加されて、第１電力スイッチング素子１が導通する。
【００２５】
（実施例４）
図５に本実施例を示す。本実施例では、電流検出回路３０が、抵抗３２と抵抗３２の両端に接続したツェナーダイオード３３を備えたことが実施例３と異なる。高耐圧ｎ型ＭＯＳＦＥＴ３１が流す電流は、製造ばらつきでしきい値電圧が下がっていたり、あるいは周囲温度が低い場合に増加し、抵抗３２両端に発生する電圧が大きくなり、ｐ型ＭＯＳＦＥＴ２２，ｎ型ＭＯＳＦＥＴ２３を破壊するおそれがある。本実施例のツェナーダイオード３３は抵抗両端に発生する過大な電圧を抑制する。
【００２６】
図６は本実施例の高耐圧ｎ型ＭＯＳＦＥＴ３１の斜視図である。図６に示すように、ｎ+ 層９０の上にｎ- 層９１を形成し、このｎ- 層９１内にｐ層９２ａ，９２ｂを形成してある。ｐ層９２ａ内にｎ+ 層９３ａを、ｐ層９２ｂ内にｎ+ 層９３ｂを形成し、ｎ+ 層９３ａ，ｐ層９２ａ，ｎ- 層９１，ｐ層９２ｂ，ｎ+ 層９３ｂに渡って表面にゲート酸化膜９４を設け、さらにゲート酸化膜９４の上にゲート電極９５を設けてある。ｐ層９２ａ，９２ｂと、ｎ+ 層９３ａ，９３ｂと、ゲート酸化膜９４，ゲート電極９５とでＭＯＳＦＥＴを構成する。
【００２７】
ｐ層９２ａ，９２ｂと、ｎ+ 層９３ａ，９３ｂとはソース電極１００とオーミック接続している。また、ｎ- 層９１内にはｐ層９７ａ，９７ｂ，９７ｃを配置し、ｐ層９２ｂ，ｎ- 層９１，ｐ層９７ａに渡って酸化膜９９ａを、ｐ層９７ａ，ｎ- 層９１，ｐ層９７ｂに渡って酸化膜９９ｂを設けてある。さらに、ｐ層９７ｂ，ｎ- 層９１，ｐ層９７ｃに渡って酸化膜９９ｃを、ｐ層９７ｃ，ｎ- 層９１，ｎ+ 層９８に渡って酸化膜９９ｄを設けてある。
【００２８】
ソース電極１００は酸化膜９９ａ上をｎ+ 層９８の延在する方向に沿って伸び、ｐ層９７ａにオーミック接続した電極１０１ａが酸化膜９９ｂ上をｎ+ 層９８の延在する方向に沿って伸びている。さらに、ｐ層９７ｂにオーミック接続した電極１０１ｂが酸化膜９９ｃ上をｎ+ 層９８の延在する方向に沿って伸び、ｐ層９７ｃにオーミック接続した電極１０１ｃが酸化膜９９ｄ上をｎ+ 層９８の延在する方向に沿って伸びている。また、ｎ+ 層９８にオーミック接続した電極102もｐ層９２ｂの延在する方向に沿って伸びている。ドレインの電極１０２がｎ+ 層９０にオーミック接続している。
【００２９】
高耐圧ｎ型ＭＯＳＦＥＴ３１は以下の様に動作する。ソース電極１００を接地し、ドレインの電極１０２に高電圧を加えた状態でゲート電極９５に正の電圧を加えると、ｐ層９２ａ，９２ｂが反転してチャネルができ、電子がチャネルを通ってｎ- 層９１に流れ、さらに電子がｎ+ 層９０を通りドレインの電極１０２に達する。ソース電極１００，電極１０１ａ，電極１０１ｂ，電極１０１ｃをｎ+ 層９８の方向に伸ばすことで空乏層を伸ばし素子の耐圧を上げている。端部は切断面が表面に現れているため、再結合準位が多いので、空乏層が端部に達すると、もれ電流が増加する。ｎ+ 層９８及び電極１０２は酸化膜９９ａ，９９ｂ，９９ｃ，９９ｄ中の電荷や図に示していない保護膜中の電荷によりｎ- 層９１がｐ型に反転し、空乏層が端部に達することを防止している。ｎ- 層９１の抵抗率と、厚さ、及びｐ層９７ａ，９７ｂ，９７ｃの数とを増やすことで製造方法を変えることなく容易に素子の耐圧を高くできる。
【００３０】
図７に図６に示す高耐圧ｎ型ＭＯＳＦＥＴのゲート電極の幅Ｗ（図６奥行き方向で、以後単にゲート幅Ｗと略す。）と抵抗３２両端の電圧との関係を示す。図７では抵抗３２が１ｋΩの場合を示し、ゲート幅Ｗが１０μｍ以上では横軸は対数目盛りである。ゲート幅Ｗがゼロでは電流が流れず、抵抗３２両端に発生する電圧は０Ｖであるが、ゲート幅Ｗを増すと電流が増え、抵抗３２両端の電圧が増加する。ツェナーダイオード３３を抵抗３２に接続した場合は、図７に示すように、ゲート幅Ｗを増やして電流を増加させてもツェナー電圧で抵抗３２の両端に発生する電圧が抑制される。しかし、ゲート幅Ｗが１００００μｍ以上になると、抵抗３２の両端の電圧が再び増加する。これは、ＩＣに集積できるツェナーダイオードでは抵抗成分が大きく、電流が多くなると電圧降下が大きくなるためである。抵抗３２の値を小さくすると、抵抗３２の両端に発生する電圧は抑制されるが、抵抗３２に流れる電流が多くなり損失が多くなるので望ましくない。ｐ型ＭＯＳＦＥＴ２２，ｎ型ＭＯＳＦＥＴ２３が破壊しないようなツェナー電圧以下で使用するためにはゲート幅Ｗは１００００μｍ以下が望ましい。また、ツェナー電圧以下の領域では製造ばらつきや温度変化による電流変動により抵抗３２両端の電圧が変動するので、ゲート幅Ｗは１０μｍ以上が望ましく、結局、高耐圧ｎ型ＭＯＳＦＥＴ３１のゲート幅Ｗは１０μｍ〜１００００μｍが望ましい。
【００３１】
（実施例５）
図８に本実施例を示す。本実施例は抵抗３２両端にコンデンサ３４が接続している他は実施例４と同様である。上側アース電位（出力端子１１と上アーム側電源接地側端子１６の電位）は第１電力スイッチング素子１が導通しているときは主電源電圧に、第２電力スイッチング素子２が導通しているときは接地電位になり、第１電力スイッチング素子１と第２電力スイッチング素子２とが何れも非導通であるときはほぼ（主電源電圧）／２になる。第１電力スイッチング素子１が導通する過程で、上側アース電位は、（主電源電圧）／２から主電源電圧に変動し、第２電力スイッチング素子２が導通する過程で、電圧は(主電源電圧)／２から接地電位に変動する。この電圧変動ｄＶ／ｄｔと高耐圧ｎ型ＭＯＳＦＥＴ３１のソース，ドレイン間容量Ｃｓｄ（図示せず。）により過渡的にＣｓｄ×ｄＶ／ｄｔの大きさで電流が流れるので、本実施例では、コンデンサ３４を抵抗３２両端に配置してソース，ドレイン間容量Ｃｄｓに直列に接続して見かけのソース，ドレイン間容量を小さくし、この電流を抑制した。
【００３２】
図９に本実施例の実装図を示す。配線７１ａ，７１ｂの上にコンデンサ３４を接続し、ＩＣチップ８１とはワイヤボンデイング５９，６０で接続している。半導体基板に形成するコンデンサの容量は、チップ面積の制約のために１０ｐＦ程度が上限である。このため、本実施例ではコンデンサ３４を抵抗３２，ツェナーダイオード３３とは別のチップとし、個別部品の第４チップとしたが、もちろん、ツェナーダイオード３３と同じチップにコンデンサ３４を作製できればそのようにしても良い。本実施例では、１枚の長方形の絶縁基板の上に前記４個のチップを搭載し、絶縁基板とこれらのチップとを実施例１と同様にして樹脂モールドした。
【００３３】
（実施例６）
図１０に本実施例を示す。本実施例では２個の高耐圧ｎ型ＭＯＳＦＥＴ３１，３５を備え、各々のドレインに抵抗３２，３６とツェナーダイオード３３，３７とが接続し、抵抗３２の一方の端子はＲＳフリップフロップ３８のセット側Ｓに接続している。抵抗３６の他方の端子は、ＲＳフリップフロップ３８のリセット側Ｒに接続し、ＲＳフリップフロップ３８の出力がＮＯＴ回路の入力に接続している。ＮＯＴ回路の出力はｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３のゲート端子に接続している。
【００３４】
本実施例では、ｐ型ＭＯＳＦＥＴ２２と、ｎ型ＭＯＳＦＥＴ２３と、ＮＯＴ回路１９と、ＲＳフリップフロップ３８と、抵抗３２，３６と、ツェナーダイオード３３，３７とを第１のＩＣチップ８１に集積し、ｐ型ＭＯＳＦＥＴ２４と、ｎ型ＭＯＳＦＥＴ２５と、駆動信号処理回路とを第２のＩＣチップ８２として集積している。高耐圧ｎ型ＭＯＳＦＥＴ３１，３５はそれぞれ個別部品の第３チップ，第４チップとして独立している。
【００３５】
本実施例の動作を説明する。駆動信号処理回路８から短時間（１μｓ程度）のパルスを高耐圧ｎ型ＭＯＳＦＥＴ３１のゲート端子に加えると、パルスが入力されている時間だけ高耐圧ｎ型ＭＯＳＦＥＴ３１が導通して、抵抗３２の両端に電圧が発生し、ＲＳフリップフロップ３８のセット側Ｓに入力信号が加わり、ＲＳフリップフロップ３８の出力が上アーム側電源電圧になる。この出力はＮＯＴ回路１９で反転して、ｐ型ＭＯＳＦＥＴ２２，ｎ型ＭＯＳＦＥＴ２３のゲートに上アーム側電源の接地電位として加わりｐ型ＭＯＳＦＥＴ２２が導通，ｎ型ＭＯＳＦＥＴ２３が非導通になり、第１電力スイッチング素子１が導通する。
【００３６】
第１電力スイッチング素子１を非導通にするときは、駆動信号処理回路８から短時間，高耐圧ｎ型ＭＯＳＦＥＴ３５のゲート端子にパルスを加えると、パルスが入力されている時間だけ高耐圧ｎ型ＭＯＳＦＥＴ３５が導通して、抵抗３６両端に電圧が発生し、ＲＳフリップフロップ３８のリセット側Ｒに入力信号が加わり、ＲＳフリップフロップ３８の出力が上アーム側電源の接地電位になる。この出力がＮＯＴ回路１９で反転し、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３のゲートが上アーム側電源電位になり、ｐ型ＭＯＳＦＥＴ２２が非導通，ｎ型ＭＯＳＦＥＴ２３が導通になって第１電力スイッチング素子１が非導通になる。本実施例では、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５に電源電圧が加わった状態で短時間電流が流れるだけなので、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５での損失を大幅に低減できる。
【００３７】
図１１は本実施例の実装模式図である。長方形の絶縁基板８０の上に、ｐ型ＭＯＳＦＥＴ２４とｎ型ＭＯＳＦＥＴ２５と駆動信号処理回路８とを集積したＩＣチップ８２と、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とＲＳフリップフロップ３８と抵抗３２，３６とツェナーダイオード３３，３７とを集積したＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５の４個のチップを配置している。
【００３８】
ＩＣチップ８２は、ワイヤボンデイング５０により第２電力スイッチング素子２のゲート端子１４に接続し、ワイヤボンデイング５１で下アーム側電源高圧側端子１７に接続し、さらに、ワイヤボンデイング５２により下アーム側電源接地側端子１８に接続している。
【００３９】
高耐圧ｎ型ＭＯＳＦＥＴ３１のソースはワイヤボンデイング５７でＩＣチップ８２に接続し、ゲートはワイヤボンデイング５８でＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７０に接続している。配線７０とＩＣチップ８１はワイヤボンデイング５６で接続している。
【００４０】
高耐圧ｎ型ＭＯＳＦＥＴ３５のソースはワイヤボンデイング６２でＩＣチップ８２に接続し、ゲートはワイヤボンデイング６３でＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７２に接続している。配線７２とＩＣチップ８１とはワイヤボンデイング６１で接続している。
【００４１】
ＩＣチップ８１は、ワイヤボンデイング５３で第１電力スイッチング素子１のゲート端子１３に接続し、ワイヤボンデイング５４で上アーム側電源高圧側端子１５に接続し、さらに、ワイヤボンデイング５５で上アーム側電源接地側端子１６に接続している。
【００４２】
（実施例７）
図１２に本実施例を示す。本実施例では上アーム側電源高圧側端子１５に高耐圧ｐ型ＭＯＳＦＥＴ４０，４１のソースが接続している。高耐圧ｐ型MOSFET40のドレイン端子は抵抗４２の一方の端子と、ツェナーダイオード４３のカソードと、ＲＳフリップフロップ４６のセット端子Ｓとに接続している。抵抗４２の他方の端子とツェナーダイオード４３のアノードは接地している。高耐圧ｐ型MOSFET４１のドレイン端子は抵抗４４の一方の端子と、ツェナーダイオード４５のカソードと、ＲＳフリップフロップ４６のリセット端子Ｒとに接続している。抵抗４４の他方の端子とツェナーダイオード４５のアノードとは接地している。高耐圧ｐ型ＭＯＳＦＥＴ４０，４１のゲートには異常信号検出回路３９の出力信号を入力する。ＲＳフリップフロップ４６の出力は駆動信号処理回路８に接続してある。
【００４３】
本実施例では、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とＮＯＴ回路２６とＲＳフリップフロップ３８と抵抗３２，３６とツェナーダイオード３３，３７と異常信号検出回路３９とを第１のＩＣチップ８１として集積し、ｐ型MOSFET24とｎ型ＭＯＳＦＥＴ２５とＲＳフリップフロップ４６と抵抗４２，４４とツェナーダイオード４３，４５と駆動信号処理回路とを第２のＩＣチップ８２として集積し、高耐圧ｎ型ＭＯＳＦＥＴ３３，３１を第３チップ、第５チップとし、高耐圧ｐ型ＭＯＳＦＥＴ４０，４１を第６チップ，第７チップとして独立したチップとしている。
【００４４】
本実施例は以下のように動作する。過電流，温度異常，上アーム側電源電圧低下，主電源過電圧などの異常を異常信号検出回路３９が検知すると、高耐圧ｐ型ＭＯＳＦＥＴ４０のゲートに短時間オン信号が入力し、降圧レベルシフト回路を構成する高耐圧ｐ型ＭＯＳＦＥＴ４０が導通して抵抗４２に電流が流れ、抵抗４２両端に発生した電圧信号をＲＳフリップフロップ４６のセット側Ｓに入力し、ＲＳフリップフロップ４６出力信号が駆動信号処理回路８に伝わる。
【００４５】
異常状態が解除されると、異常信号検出回路３９から高耐圧ｐ型ＭＯＳＦＥＴ４１のゲートに短時間オン信号が入力され、高耐圧ｐ型ＭＯＳＦＥＴ４１が導通して抵抗４４に電流が流れる。このとき、抵抗４４両端に電圧が発生しＲＳフリップフロップ４６のリセット側Ｒに信号が入力され、ＲＳフリップフロップ４６出力が接地電位になる。これ以外の動作は実施例６と同様である。
【００４６】
図１３に本実施例の実装図を示す。絶縁基板８０上に、ｐ型ＭＯＳＦＥＴ２４とｎ型ＭＯＳＦＥＴ２５と抵抗４２，４４とツェナーダイオード４３，４５とＲＳフリップフロップ４６と駆動信号処理回路８とを集積したＩＣチップ８２と、ｐ型ＭＯＳＦＥＴ２２とｎ型ＭＯＳＦＥＴ２３とＲＳフリップフロップ３８と抵抗３２，３６とツェナーダイオード３３，３７と異常信号検出回路３９とを集積したＩＣチップ８２と、高耐圧ｎ型ＭＯＳＦＥＴ３１，３５と、高耐圧ｐ型ＭＯＳＦＥＴ４０，４１との６個のチップを配置した。
【００４７】
ＩＣチップ８２は、ワイヤボンデイング５０で第２電力スイッチング素子２のゲート端子１４に接続し、ワイヤボンデイング５１で下アーム側電源高圧側端子１７に接続し、さらに、ワイヤボンデイング５２で下アーム側電源接地側端子１８に接続している。
【００４８】
高耐圧ｎ型ＭＯＳＦＥＴ３１のソースはワイヤボンデイング５７でＩＣチップ８２に接続し、ゲートはワイヤボンデイング５８でＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７０に接続している。配線７０とＩＣチップ８１とはワイヤボンデイング５６で接続している。
【００４９】
高耐圧ｎ型ＭＯＳＦＥＴ３５のソースはワイヤボンデイング６２でＩＣチップ８２に接続し、高耐圧ｎゲートはワイヤボンデイング６３によりＩＣチップ８２に接続し、ドレイン側（裏面側）は配線７１に接続している。
【００５０】
高耐圧ｐ型ＭＯＳＦＥＴ４０のソースはワイヤボンデイング６４ａでＩＣチップ８１に接続し、ゲートはワイヤボンデイング６４ｂでＩＣチップ８１に接続し、ドレイン側（裏面側）は配線７３に接続している。配線７３とＩＣチップ８２はワイヤボンデイング６６で接続している。
【００５１】
高耐圧ｐ型ＭＯＳＦＥＴ４１のソースはワイヤボンデイング６５ａでＩＣチップ８１に接続し、ゲートはワイヤボンデイング６５ｂによりＩＣチップ８１に接続し、ドレイン側（裏面側）は配線７４に接続している。配線７４とＩＣチップ８２はワイヤボンデイング６７で接続している。
【００５２】
ＩＣチップ８１はワイヤボンデイング５３で第１電力スイッチング素子１のゲート端子１３に接続し、ワイヤボンデイング５４で上アーム側電源高圧側端子１５に接続し、さらに、ワイヤボンデイング５５により上アーム側電源接地側端子１６に接続している。
【００５３】
図１４に、本実施例のＩＣチップ８１，８２の断面説明図を示す。シリコン単結晶１５０上に酸化膜１５１を形成し、ｎ- 層１５２，１５７，１６２，１６４は酸化膜１５１によって各々絶縁されている。ｎ- 層の間の酸化膜１５１はシリコン基板面に垂直に形成されている。このようにほぼ垂直の酸化膜で絶縁した基板をＳＯＩ(Silicon On Insulator)基板という。ｎ- 層１５２中にｐ層１５３を設け、ｐ層１５３中にｎ+ 層１５４ａ，１５４ｂを設けてある。ｎ+ 層１５４ａ，ｐ層１５３，ｎ+ 層１５４ｂに渡ってゲート酸化膜１５５を配置し、さらにゲート酸化膜１５５上にゲート電極１５６を設けた。ｎ+ 層１５４ａ，１５４ｂと、ｐ層１５３と、ゲート酸化膜１５５と、ゲート電極１５６とでｎ型MOSFET23を形成する。
【００５４】
ｎ- 層１５７中にはｎ層１５８を設け、ｎ層１５８中にはｐ+ 層１５９ａ，１５９ｂを設けてある。ｐ+ 層１５９ａ，ｎ層１５８，ｐ+ 層１５９ｂに渡ってゲート酸化膜１６０を設け、さらにゲート酸化膜１６０上にはゲート電極１６１を設けてある。ｐ+ 層１５９ａ，１５９ｂと、ｎ層１５８と、ゲート酸化膜160と、ゲート電極１６１とでｐ型ＭＯＳＦＥＴ２２を形成し、ｎ- 層１６２中にｐ層１６３を設けて抵抗３２を形成し、ｎ- 層１６４中にｐ+ 層１６５とｎ+ 層１６６を設けてツェナーダイオード３３を形成している。
【００５５】
誘電体分離基板は絶縁のための酸化膜が例えば図１８に示すように傾斜しているために、シリコン単結晶島間の距離を短くできない。これに対してＳＯＩ基板は絶縁のための酸化膜が垂直なので、シリコン単結晶間距離を小さくでき、素子面積も小さくできるので安価に製造できる。
【００５６】
（実施例８）
図１５に本実施例の３相モータ駆動装置の回路を示す。駆動回路８３Ｕ，83Ｖ，８３Ｗの点線で囲んだ部分は同一パッケージに組み込まれていて、これらは実施例１〜実施例７と同様の駆動回路である。下アーム駆動電源７はＵ，Ｖ，Ｗ相とも共通である。上アーム駆動電源６Ｕ，６Ｖ，６ＷはＵ，Ｖ，Ｗ相独立である。直流の主電源５００はＵ，Ｖ，Ｗに共通である。マイコン３００からの指令により駆動信号処理回路８Ｕ，８Ｖ，８ＷがＵ，Ｖ，Ｗ各相の電力スイッチング素子１Ｕ，１Ｖ，１Ｗ，２Ｕ，２Ｖ，２Ｗをパルス幅変調（ＰＷＭ）信号でオン，オフして周波数可変の交流に変換し、モータ４００を所定の回転数にする。異常信号検出回路３９Ｕ，３９Ｖ，３９Ｗが動作すると駆動処理回路８Ｕ，８Ｖ，８Ｗからマイコンへ異常信号が伝わり、電力スイッチング素子１Ｕ，１Ｖ，１Ｗ，２Ｕ，２Ｖ，２Ｗを保護する。
【００５７】
なお、マイコン３００には主電源５００からモータ４００に供給する電流値の検出信号や、モータ４００の回転子位置の検出信号を入力し、これに基づいて駆動回路８３Ｕ，８３Ｖ，８３Ｗを制御する。
【００５８】
【発明の効果】
本発明のインバータ装置は、ホトカプラや誘電体分離基板を用いずに、上アーム駆動回路，電流検出回路を１つのＩＣチップに、高耐圧ｎ型ＭＯＳＦＥＴを１チップに、下アーム駆動回路，駆動信号処理回路を１つのＩＣチップにし、電力スイッチング素子を個別部品にして構成し、前記ＩＣチップをＳＯＩ基板上に形成したので、信頼性が高い高耐圧のインバータ装置を実現できる。
【図面の簡単な説明】
【図１】実施例１のインバータ装置のブロック図。
【図２】実施例１の実装模式図。
【図３】実施例２のインバータ装置の回路構成説明図。
【図４】実施例３のインバータ装置の回路構成説明図。
【図５】実施例４のインバータ装置の回路構成説明図。
【図６】実施例４の高耐圧ｎ型ＭＯＳＦＥＴの斜視図。
【図７】実施例４の高耐圧ｎ型ＭＯＳＦＥＴのゲート幅Ｗと抵抗両端電圧の関係の説明図。
【図８】実施例５のインバータ装置の回路構成説明図。
【図９】実施例５の実装模式図。
【図１０】実施例６のインバータ装置の回路構成説明図。
【図１１】実施例６の実装模式図。
【図１２】実施例７のインバータ装置の回路構成説明図。
【図１３】実施例７の実装模式図。
【図１４】実施例７のＩＣチップの断面説明図。
【図１５】実施例８の３相モータ駆動装置の回路構成図。
【図１６】ホトカプラを使用した従来技術のインバータ装置の説明図。
【図１７】昇圧レベルシフト回路を用いた別の従来技術のインバータ装置の説明図。
【図１８】誘電体分離基板を使用した従来技術の集積回路の断面図。
【符号の説明】
１…第１電力スイッチング素子、２…第２電力スイッチング素子、６…上アーム駆動電源、７…下アーム駆動電源、８…駆動信号処理回路、１０…主電源高圧端子、１１…出力端子、１２…主電源接地端子、１３，１４…ゲート端子、１５…上アーム側電源高圧側端子、１６…上アーム側電源接地側端子、１７…下アーム側電源高圧側端子、１８…下アーム側電源接地側端子、１９…ＮＯＴ回路、２０…上アーム駆動回路、２１…下アーム駆動回路、２２，２４…ｐ型MOSFET、２３，２５…ｎ型ＭＯＳＦＥＴ、３０…電流検出回路、３１，３５…高耐圧ｎ型ＭＯＳＦＥＴ、３２，３６，４２，４４…抵抗、３３，３７，４３，４５…ツェナーダイオード、３４…コンデンサ、３８，４６…ＲＳフリップフロップ、３９…異常信号検出回路、４０，４１…高耐圧ｐ型ＭＯＳＦＥＴ、５０，５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１，６２,６３,６４ａ，６４ｂ，６５ａ，６５ｂ…ワイヤボンデイング、７０，７１ａ，７１ｂ，７２，７３，７４…配線、８０…絶縁基板、８１，８２…ＩＣチップ、９０，９３ａ，９３ｂ，９８，１５４ａ，１５４ｂ，１６６…ｎ+ 層、９１，１５２，１５７，１６２，１６４…ｎ- 層、９２ａ，９２ｂ，９７ａ，９７ｂ，９７ｃ，１５３，１６３…ｐ層、９４，１５５，１６０…ゲート酸化膜、９５，１５６，１６１…ゲート電極、９６…絶縁膜、１００…ソース電極、１０１ａ，１０１ｂ，101c，１０２…電極、１５０…シリコン単結晶、１５１…酸化膜、１５８…ｎ層、１５９ａ，１５９ｂ，１６５…ｐ+ 層、３００…マイコン、４００…モータ、５００…主電源。
Claims (2)
- 主端子間に直列接続された上アーム半導体電力スイッチング素子及び下アーム半導体電力スイッチング素子と、
前記上アーム半導体電力スイッチング素子及び前記下アーム半導体電力スイッチング素子のそれぞれを駆動するための第１駆動信号及び第２駆動信号を出力する駆動信号処理回路と、
レベルシフト回路を構成し、前記駆動信号処理回路から出力された前記第１駆動信号が入力される第１ゲート電極を備え、下アーム側電源接地側端子に第１ソース電極が接続された第１ＭＯＳＦＥＴと、
前記第１ＭＯＳＦＥＴの第１ドレイン電極と上アーム側電源高圧側端子との間に設けられ、電流を電圧に変換する第１抵抗を備えた電流検出回路と、
前記電流検出回路の前記第１抵抗に並列に接続された第１ツェナーダイオードと、
前記上アーム側電源高圧側端子と上アーム側電源接地側端子との間に設けられ、前記電流検出回路により検出された電圧に基づいて前記上アーム半導体電力スイッチング素子を駆動する上アーム駆動回路と、
下アーム側電源高圧側端子と前記下アーム側電源接地側端子との間に設けられ、前記駆動信号処理回路から出力された前記第２駆動信号に基づいて前記下アーム半導体電力スイッチング素子を駆動する下アーム駆動回路と、
前記上アーム側電源高圧側端子と前記上アーム側電源接地側端子との間に設けられた上アーム駆動電源と、
前記下アーム側電源高圧側端子と前記下アーム側電源接地側端子との間に設けられた下アーム駆動電源と、
前記駆動信号処理回路から出力された第３駆動信号が入力される第２ゲート電極を備え、前記下アーム側電源設置側端子に第２ソース電極が接続された第２ＭＯＳＦＥＴと、
前記第２ＭＯＳＦＥＴの第２ドレイン電極と前記上アーム側電源高圧側端子との間に設けられた第２抵抗と、
前記第２抵抗に並列に設けられた第２ツェナーダイオードと、
前記第１抵抗の一方の端子がセット側に接続され、前記第２抵抗の一方の端子がリセット側に接続されたフリップフロップと、
前記フリップフロップと前記ＣＭＯＳＦＥＴとの間に設けられ、該フリップフロップの出力に基づいて該ＣＭＯＳＦＥＴを駆動するＮＯＴ回路と、を有し、
前記上アーム駆動回路及び前記電流検出回路は、第１半導体チップ上に形成され、
前記下アーム駆動回路及び前記駆動信号処理回路は、前記第１半導体チップとは異なる第２半導体チップ上に形成され、
前記第１ＭＯＳＦＥＴは、前記第１半導体チップ及び前記第２半導体チップとは異なる第３半導体チップ上に形成され、
前記第１半導体チップ及び前記第２半導体チップには、ＳＯＩ基板が用いられ、
前記第１半導体チップ，前記第２半導体チップ、及び、前記第３半導体チップは、同一の絶縁基板の上に配置され、
前記第１ＭＯＳＦＥＴの前記第１ゲート電極及び前記第１ソース電極は、前記第３半導体チップの第１主面側に設けられ、
前記第１ＭＯＳＦＥＴの前記第１ドレイン電極は、前記第３半導体チップの前記第１主面とは反対側の第２主面側に設けられ、
前記第１ＭＯＳＦＥＴの前記第１ドレイン電極は、前記絶縁基板に設けられた第１配線の上に配置されて該第１配線と電気的接続され、
前記上アーム駆動回路及び前記下アーム駆動回路はそれぞれ、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴからなるＣＭＯＳＦＥＴにより構成され、
前記第２ＭＯＳＦＥＴは、前記第１，第２、及び、第３半導体チップとは異なる第４半導体チップ上に形成され、
前記第４半導体チップは、前記絶縁基板上に搭載されており、
前記第２ＭＯＳＦＥＴの前記第２ゲート電極及び前記第２ソース電極は、前記第４半導体チップの第１主面側に設けられ、
前記第２ＭＯＳＦＥＴの前記第２ドレイン電極は、前記第４半導体チップの前記第１主面とは反対側の第２主面側に設けられ、
前記第２ＭＯＳＦＥＴの前記第２ドレイン電極は、前記絶縁基板に設けられた第２配線の上に配置されて該第２配線と電気的接続され、
前記第１抵抗及び前記第２抵抗は前記第１半導体チップ上に形成されていることを特徴とするインバータ装置。 - 請求項１記載のインバータ装置において、
前記絶縁基板に搭載した前記第１半導体チップ，前記第２半導体チップ，前記第３半導体チップ、及び、前記第４半導体チップを同一パッケージに樹脂モールドしたことを特徴とするインバータ装置。
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