JP3367839B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ(Silicon o
n Insulator)基板を用いて形成された電流検出部付き出
力素子を有する半導体装置に関する。

【０００２】

【従来の技術】パワーエレクトロニクスの分野では、従
来より、種々の電力変換装置が使用されている。例え
ば、直流モータを駆動する場合には、インバータ装置が
使用される。通常、インバータ装置では、その出力素子
に流れる電流を検出して、過電流による破壊を未然に防
止している。この場合に使用する出力素子としては、Ｍ
ＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect
Transistor) やＩＧＢＴ(Insulated Gate Bipolar Tran
sistor) 等を用いたものが挙げられる。

【０００３】図１１に、出力素子にＩＧＢＴを用いた場
合の従来の電流検出方法を示す。同図に示すように、出
力素子はＩＧＢＴ及びダイオードによってその回路が構
成されている。ここでＩＧＢＴに対して検出部Ｍを設け
ることにより、ＩＧＢＴ自体に流れる電流を検出するこ
とができる。しかしながら、この検出方法では、ＩＧＢ
Ｔに流れる電流を検出できてもダイオードに流れる電流
については検出することができない。

【０００４】この問題を解消するためには、図１２に示
すような電流検出方法が挙げられる。すなわち、図示の
ように出力素子に抵抗Ｒを直列に接続し、この抵抗に流
れる電流により生じる電圧降下を検出する方法が知られ
ている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
方法では、抵抗Ｒを設けたために電力が無駄に消費され
てしまうという問題がある。また、この方法では抵抗Ｒ
を設けたために比較的サイズが大きくなり、全体として
集積化が困難となるという問題がある。更には、インバ
ータ装置の回路に流れる回生電流を検出することができ
ないという問題がある。

【０００６】本発明は上記実情に鑑みてなされたもの
で、その目的は、無駄な電力の消費を招かずに出力素子
の電流検出を行うことのできる半導体装置を提供するこ
とにある。また、本発明の他の目的は、抵抗器を用いず
に出力素子の電流検出を行うことのできる半導体装置を
提供することにある。

【０００７】

【課題を解決するための手段】本発明の一観点に基づく
半導体装置によれば、ＩＧＢＴ(Insulated Gate Bipola
r Transistor) と、前記ＩＧＢＴと逆並列接続されたダ
イオードと、前記ダイオードのカソード電圧に追従した
電圧を発生できるように当該ダイオードに接続されたＭ
ＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect
Transistor) と、前記ＭＯＳＦＥＴから発生される追従
電圧を検出するのに使用される電極とを備えた検出部
と、を具備したことを特徴とする。

【０００８】なお、前記半導体装置は、前記電極で検出
される追従電圧の値に基づいて前記ＩＧＢＴに流れる電
流の値を導出する手段をさらに備えていることが望まし
い。また、前記半導体装置において、具体的には、前記
ＩＧＢＴのソース及びドレインは、それぞれ前記ダイオ
ードのアノード及びカソードに接続されている。ま
た、．前記ＩＧＢＴのゲートは、前記ＭＯＳＦＥＴのゲ
ートに接続されていてもよい。

【０００９】本発明の他の観点に基づく半導体装置は、
基板と、前記基板上に形成された絶縁膜と、前記絶縁膜
上に形成されたＩＧＢＴ(Insulated Gate Bipolar Tran
sistor) と、前記絶縁膜上に形成され、前記ＩＧＢＴに
逆並列接続され、第１導電型カソード層と前記第１導電
型カソード層上に選択的に形成された第２導電型アノー
ド層とを備えたダイオードと、前記第２導電型アノード
層の表面に選択的に形成された第１導電型電圧検出端子
層と、前記第１導電型電圧検出端子層に設けられた電圧
検出電極と、前記第２導電型アノード層上にゲート絶縁
膜を介して配設されたゲート電極とを備えた検出部と、
前記検出部から検出される電圧の値に基づいて前記ＩＧ
ＢＴに流れる電流の値を導出する手段と、を具備したこ
とを特徴とする。

【００１０】本発明の他の観点に基づく半導体は、ブリ
ッジ構成された複数の出力素子と、前記複数の出力素子
を構成するブリッジ上段の出力素子とブリッジ下段の出
力素子とに対して互いに逆位相の駆動信号を各々に与え
る回路とを具備した半導体装置であって、前記ブリッジ
上段の出力素子とブリッジ下段の出力素子のうち少なく
とも一方の出力素子は、ＩＧＢＴ(Insulated Gate Bipo
lar Transistor) と、前記ＩＧＢＴと逆並列接続された
ダイオードと、前記ダイオードのカソード電圧に追従し
た電圧を発生できるように当該ダイオードに接続された
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor) と、前記ＭＯＳＦＥＴから発生される追
従電圧を検出するのに使用される電極とを備えた検出部
と、を具備したことを特徴とする。

【００１１】

【発明の実施の形態】各実施形態を詳細に説明する前
に、本発明を理解しやすくする観点から、まず本発明の
基盤となる概念について簡単に説明する。本発明の半導
体装置は、ＩＧＢＴ（なお、代わりに他の種類のトラン
ジスタ又はサイリスタであってもよい。）と、それに逆
並列接続されたダイオードと、この上記ダイオードに設
けられたＭＯＳＦＥＴ（ゲート絶縁膜、ゲート電極、第
１導電型電圧検出端子層、第２導電型アノード層、第１
導電型カソード層）を有する電流検出部とを備えたもの
となっている。

【００１２】上記ＭＯＳＦＥＴをオン状態にすると、第
１導電型電圧検出端子層はチャネルを介して第１導電型
カソード層に接続されるので、第１導電型電圧検出端子
層にはダイオードのカソード電圧に追従した追従電圧が
出力される。

【００１３】ここで、ダイオードはＩＧＢＴに逆並列接
続されているので、上記追従電圧を検出することにより
ＩＧＢＴに流れる電流を間接的に検出できる。すなわ
ち、本発明によれば、ＩＧＢＴに直列に抵抗を接続せず
に、ＩＧＢＴに流れる電流を検出できる。したがって、
無駄な電力の消費を招かずに、ＩＧＢＴに流れる電流を
検出できる。

【００１４】以下、図面を参照して本発明の実施形態を
詳細に説明する。 （第１実施形態）図１は、本発明の第１実施形態に係る
半導体装置の構成を示す平面図である。また、図２およ
び図３は、それぞれ、図１に示す半導体装置におけるＩ
Ｉ−ＩＩ断面図およびＩＩＩ−ＩＩＩ断面図である。Ｉ
Ｉ−ＩＩ断面図には本実施形態の特徴ある素子構造が描
かれ、ＩＩＩ−ＩＩＩ断面図には従来と同じ素子構造が
描かれている。また、図４は、図１に示す半導体装置の
等価回路図である。

【００１５】図中、１はシリコン支持基板を示してお
り、このシリコン支持基板１上にはシリコン酸化膜２
（ＳＯＩ絶縁膜）を介して低不純物濃度のｎ型シリコン
膜３（ＳＯＩ半導体膜）が設けられている。これらシリ
コン支持基板１、シリコン酸化膜２、ｎ型シリコン膜３
によりＳＯＩ基板が形成されている。

【００１６】このｎ型シリコン膜３には、ＩＧＢＴ領域
４とダイオード領域５を絶縁分離するために、絶縁膜６
が埋め込まれたシリコン酸化膜３に達するトレンチ分離
溝が形成されている。

【００１７】ＩＧＢＴ領域４のｎ型シリコン膜３の表面
にはｐ型ベース層７が選択的に形成されている。このｐ
型ベース層７は、浅い拡散層と高不純物濃度の深いｐ型
拡散層とから構成されている。

【００１８】ｐ型ベース層７の表面には高不純物濃度の
ｎ型ソース層８が選択的に形成されており、このｎ型ソ
ース層８とｎ型シリコン膜３との間のｐ型ベース層７上
にはゲート絶縁膜９を介してゲート電極１０が配設され
ている。

【００１９】また、ｎ型シリコン膜３の表面にはｐ型ベ
ース層７とは別に高不純物濃度のｐ型ドレイン層１１が
選択的に形成されている。このｐ型ドレイン層１１には
ドレイン電極１２が設けられている。また、ｎ型ソース
層８にはソース電極１３が設けられている。このソース
電極１３はｎ型ソース層８とｐ型ベース層７が短絡する
ように形成されている。なお、図中、１４は層間絶縁膜
を示している。

【００２０】一方、ダイオード領域５のｎ型シリコン膜
３の表面にはｐ型アノード層１５が選択的に形成されて
いる。このｐ型アノード層１５は、浅い拡散層と高不純
物濃度の深いｐ型拡散層とから構成されている。

【００２１】また、ｎ型シリコン膜３の表面には高不純
物濃度のｎ型カソード層１６が選択的に形成されてい
る。このｎ型カソード層１６にはカソード電極１７が設
けられており、また、ｐ型アノード層１５にはアノード
電極１８が設けられている。このアノード電極１８は、
図示の如く、ソース電極１３に接続している。

【００２２】本実施形態では、このようなダイオードが
形成されたダイオード領域５内に、電流検出部１９を形
成している。すなわち、図示の如く、ｐ型アノード層１
５の表面に選択的に高不純物濃度のｎ型電流検出端子層
２０を形成し、このｎ型電流検出端子層２０に検出用電
極２１を設け、さらに、ｎ型電流検出端子層２０とｎ型
シリコン膜３との間のｐ型アノード層１５上にＩＧＢＴ
と同様にゲート絶縁膜９を介してゲート電極１０を配設
している。この電流検出部１９のゲート電極１０はＩＧ
ＢＴのそれと電気的に接続している。

【００２３】このように構成された半導体装置におい
て、ゲート電極１０に正電圧を印加すると、ｎ型電流検
出端子層２０はｎ型チャネルを介してｎ型カソード層１
６に接続されるので、ｎ型電流検出端子層２０にはダイ
オードのカソード電圧に追従した追従電圧が出力され
る。

【００２４】ここで、ダイオードはＩＧＢＴに逆並列接
続されているので、上記追従電圧を検出用電極２１によ
り検出することにより、ＩＧＢＴに流れる電流を間接的
に検出できる。すなわち、ＩＧＢＴに直列に抵抗を接続
せずにＩＧＢＴに流れる電流を検出できる。したがっ
て、本実施形態によれば、無駄な電力の消費を招かず
に、ＩＧＢＴに流れる電流を検出できるようになる。 （第２実施形態）図５、図６は、本発明の第２実施形態
に係る半導体装置の構成を示す断面図である。これら図
５、図６の断面図は、それぞれ、図２、図３の断面図に
相当する。

【００２５】本実施形態の半導体装置が第２実施形態の
それと異なる点は、ダイオード領域５の他のｐ型アノー
ド層１５の領域にも高濃度のｎ型電流検出端子層（ソー
ス層）２０を設けてＭＯＳＦＥＴ構造を形成したことに
ある。本実施形態でも第１実施形態と同様な効果が得ら
れるのはもちろんのこと、本実施形態によれば、オン電
流がこのＭＯＳＦＥＴ部にも流れるのでオン電圧が低く
なり、オン特性の改善を図ることができる。 （第３実施形態）図７は、本発明の第３実施形態に係る
半導体装置の構成を示す平面図である。また、図８は、
図７に示す半導体装置の等価回路図である。

【００２６】本実施形態の半導体装置が第１実施形態の
それと異なる点は、ＩＧＢＴ領域４のゲート電極１０と
ダイオード領域５（電流検出部１９）のゲート電極１０
とを分離したことにある。本実施形態でも第１実施形態
と同様な効果が得られるのはもちろんのこと、本実施形
態によれば、電流検出部１９のゲート電極とＩＧＢＴの
ゲート電極にそれぞれ別のゲート電圧を印加することが
できるので、それぞれのゲート電極に適した電圧を印加
することができる。これにより、例えば、電流モニタの
時間設定を自由に行なえるようになる。具体的には、電
流検出部のゲート電極１００に直流電圧を印加しておけ
ば常時電流のモニタが可能となる。 （第４実施形態）図９は、本発明の第４実施形態に係る
半導体装置の構成を示す回路図である。具体的には、Ｉ
ＧＢＴを備えた出力素子により直流モータを駆動するイ
ンバータ装置の構成を示す回路図である。

【００２７】本実施形態のインバータ装置の特徴は、下
段出力部（出力素子）Ｘ〜Ｚに図４に示した構成の電流
検出部付き出力素子を使用したことにある。図９では上
段出力部（出力素子）Ｕ〜Ｗには従来と同じ構成のもの
を使用しているが、下段出力部Ｘ〜Ｚと同じものを使用
しても構わない。

【００２８】上段出力部Ｕ〜Ｗの３個のＩＧＢＴ２ｕ〜
２ｗ、下段出力部Ｘ〜Ｚの図示しない３個のＩＧＢＴ、
上段出力部Ｕ〜Ｗの３個のダイオード３ｕ〜３ｗ、下段
出力部Ｘ〜Ｚの図示しない３個のダイオードにより、３
相インバータが構成されている。

【００２９】本実施形態のインバータ装置の詳細な構成
は以下の通りである。すなわち、このインバータ装置
は、直流電源３１と、上段出力部Ｕ〜Ｗと、下段出力部
Ｘ〜Ｚと、上段出力部Ｕ〜Ｗを駆動する第１の駆動回路
４ｕ〜４ｗと、下段出力部Ｘ〜Ｚを駆動する第２の駆動
回路４ｘ〜４ｚと、第１の駆動回路４ｕ〜４ｗに制御信
号を供給するレベルシフト回路５ｕ〜５ｗと、第２の駆
動回路４ｘ〜４ｚおよびレベルシフト回路５ｕ〜５ｗに
制御信号を供給する制御回路３７と、第１の駆動回路４
ｕ〜４ｗに電力を供給する電力供給回路（ダイオード７
ｄｕ〜７ｄｗおよびコンデンサ７ｃｕ〜７ｃｗ）と、過
電流を検出する回路および駆動信号を停止させる回路か
らなる過電流保護回路３６と、加熱を検出する回路およ
び制御信号を停止させる回路からなる過熱保護回路３５
と、過電圧を検出する回路および駆動信号を停止させる
回路からなる過電圧保護回路３４と、装置の電圧を検出
する回路３３と、駆動回路、保護回路および制御回路に
電力を供給する直流電源３２と、外部信号によりパルス
幅が可変し、一定の周波数のパルスを発生するパルス幅
変調発生回路（ＰＷＭ発生回路）３８から構成されてい
る。

【００３０】このインバータ装置では、モータ内に設け
たロータ位置検出器でロータの位置を検出し、この検出
信号が制御回路３７に入る。制御回路３７にこの信号が
入ると、制御回路３７はロータ位置に対応した上段出力
部および下段出力部の出力素子の駆動回路に制御信号を
出す。

【００３１】第１の駆動回路４ｕ〜４ｗには、レベルシ
フト回路５ｕ〜５ｗを通して制御信号が与えられる。駆
動回路４ｕ〜４ｗに制御信号が入ると、これに対応した
出力素子がターンオンし、モータの巻線に電流が流れて
ロータが回転する。ロータの回転速度は、ＰＷＭ発生回
路３４の入力端子に速度制御信号を入れ出力パルス幅を
変え、モータの巻線に流れる平均電流をコントロールす
ることにより行なわれる。

【００３２】図１０は、図９に示すインバータ装置の動
作を示すタイミングチャートである。図１０における信
号Ａ〜Ｃはロータ位置検出信号、信号ＤはＰＭＷ発生回
路３８の出力信号、信号Ｅ〜Ｋはそれぞれ出力部Ｕ〜Ｚ
のＩＧＢＴの駆動信号である。

【００３３】本実施形態では、上段出力部Ｕ〜ＷのＩＧ
ＢＴにＰＭＷ信号に同期した駆動信号を与え、下段出力
部Ｘ〜ＺのＩＧＢＴに上段出力部Ｕ〜ＷのＩＧＢＴの駆
動信号と逆位相の駆動信号を与えるようにしたものであ
る。

【００３４】なお、ＰＭＷ発生回路３８の出力パルスは
制御回路３７に与えられ、この制御回路３７からレベル
シフト回路５ｕ〜５ｗを介して第１の駆動回路４ｕ〜４
ｗにＰＭＷ信号が与えられ、上段出力部Ｕ〜ＷのＩＧＢ
ＴがＰＭＷ駆動される。

【００３５】また、制御回路３７から第２の駆動回路４
ｘ〜４ｚに、一定周期のパルス信号とともに１パルスの
ＰＭＷ駆動信号が与えられるものとなっている。本実施
形態では、例えば、始め下段出力部Ｘ〜ＺのＩＧＢＴ
に、上段出力部Ｕ〜ＷのＩＧＢＴの駆動信号と逆位相の
駆動信号が与えられ、下段出力部Ｘ〜ＺのＩＧＢＴがタ
ーンオンする。

【００３６】この結果、下段出力部Ｘ〜ＺのＩＧＢＴの
ドレイン電流はほぼ装置の接地電位になり、直流電源３
１から電力供給回路のダイオード７ｕｄを通してコンデ
ンサ７ｃｕが充電される。この電荷で第１の駆動回路４
ｕが作動し、上段出力部ＵのＩＧＢＴをターンオンさせ
る。このとき、直流電源３１から上段出力部Ｕおよび下
段出力部ＹのＩＧＢＴを通してモータの巻線に電流が流
れる。

【００３７】次にＰＭＷ動作のオフ状態に入り、上段出
力部ＵのＩＧＢＴがターンオフすると、モータの巻線に
蓄積したエネルギーの回生のため、還流電流が下段出力
部ＹのＩＧＢＴおよび下段出力部Ｘのダイオードを通し
て流れる。このとき、下段出力部Ｘのダイオードのカソ
ード電位がほぼ装置の接地電位になり、前述したときと
同様にコンデンサ７ｃｕが電源３１におり充電され駆動
回路４ｕに電力が供給される。

【００３８】このようにして第１の駆動回路４ｕ〜４ｗ
にはＰＭＷ駆動している間、電力が供給される。ＰＭＷ
周波数は通常数ｋＨｚ〜数十ｋＨｚに設定され、電力の
供給もこの周波数で行なわれる。このため、コンデンサ
７ｃｕ〜７ｃｗの自然放電は無視できる値で、コンデン
サとして容量の小さなものを使うことができる。したが
って、装置構成の小型化および装置価格の低コスト化を
図ることができる。また、上段出力部Ｕ〜ＷのＩＧＢＴ
がＰＭＷ駆動する初期に、下段出力部Ｘ〜ＺのＩＧＢＴ
に、上段出力部Ｕ〜ＷのＩＧＢＴの駆動信号と逆位相の
駆動信号を与えているので、上段出力部Ｕ〜ＷのＩＧＢ
Ｔが最初にターンオンする際にも電力供給を行なうこと
ができる。

【００３９】本実施形態によれば、次のようにして、Ｉ
ＧＢＴを過電流から保護することができる。まず、図１
０の期間Ｉについて考える。この期間Ｉ中は、上段出力
部Ｕおよび下段出力部ＹのＩＧＢＴはオンしている。本
実施形態では、下段出力部Ｙとしては図４の構成の電流
検出部付き出力素子を使用しているので、電圧検出部の
電圧検出電極により検出されるダイオードの電圧によ
り、ＩＧＢＴに流れる電流を間接的に検出できる。

【００４０】したがって、上記電圧が所定値以上になっ
たら、過電流保護回路３６により、駆動信号の供給を停
止するかあるいはゲート電圧を下げてＩＧＢＴをオフに
することにより、ＩＧＢＴを過電流から保護することが
できる。期間ＩＩ〜期間ＶＩについても同様である。

【００４１】また、本実施形態によれば、次のようにし
て、下段出力部Ｘ〜ＺのＩＧＢＴに流れる回生電流を検
出できる。まず、図１０の期間Ｉについて考える。この
期間Ｉの時点Ｐは、上段出力部Ｕの駆動信号の供給は停
止し、一方、下部出力部Ｘの駆動信号の供給が開始する
時点である。そして、時点Ｐでは、上段出力部Ｕと下部
出力部Ｙとの間に接続された負荷（モータの巻線）の回
生電流が上段出力部Ｕの真下に接続された下部出力部Ｘ
のダイオードに流れる。このとき、下部出力部Ｘのゲー
トには駆動信号が与えられているので、ダイオードの電
圧検出部にはダイオードに流れる電流に対応した電圧が
発生し、ダイオードに流れる回生電流を間接的に検出で
きる。

【００４２】したがって、回生電流を検出したら、例え
ば、装置（システム）全体の機能を停止させて、装置を
回生電流（又は過電流）から保護する。期間ＩＩ〜期間
ＶＩについても同様である。

【００４３】なお、本発明は上述した各実施形態に限定
されるものではなく、本発明の要旨の範囲内で種々変形
して実施することが可能である。例えば、第４実施形態
では、電流検出部付き出力素子として第１実施形態のも
のを使用したが、代わりに第２実施形態や第３実施形態
のものを使用しても良い。また、第４実施形態では、下
部出力部のみに電流検出部付き出力素子を使用したが、
上部出力部および下部出力部の両方あるいは上部出力部
のみに使用する構成としてもよい。さらに、上記の各実
施形態では出力素子を構成する素子としてＩＧＢＴを用
いたが、代わりにＭＯＳＦＥＴやＧＴＯ(gate turn-off
thyristor) ）等を用いてもよい。

【００４４】

【発明の効果】以上詳述したように本発明によれば、電
流検出部付き出力素子として、ＩＧＢＴ等の素子と、そ
れに逆並列接続されたダイオードと、この上記ダイオー
ドに設けられた電流検出部とからなるものを使用してい
るので、第１導電型電圧検出端子層にはダイオードのカ
ソード電圧に追従した追従電圧が出力される。したがっ
て、この追従電圧を電圧検出電極により検出することに
より、検出手段として抵抗を用いた従来の場合とは異な
り、無駄な電力の消費を招かずに出力素子に流れる電流
を間接的に検出できる。

【００４５】また、本発明によれば、電流検出のために
出力素子に抵抗器を接続する必要がないので、装置のサ
イズを縮小化することができ、装置全体の集積化が容易
となる。

【００４６】また、本発明による出力素子をインバータ
装置に適用した場合には、そのインバータ装置の回路に
流れる回生電流をも検出することが可能となる。さら
に、インバータ装置のモータに備えられたファンに風が
当たるなどの原因により、モータの回路の電流が逆流し
た場合にも、その逆流電流を検出することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体装置の構成
を示す平面図。

【図２】図１に示す半導体装置におけるＩＩ−ＩＩ断面
図。

【図３】図１に示す半導体装置におけるＩＩＩ−ＩＩＩ
断面図。

【図４】図１に示す半導体装置の構成を示す回路図。

【図５】本発明の第２実施形態に係る半導体装置におけ
る第１の断面図。

【図６】本発明の第２実施形態に係る半導体装置におけ
る第２の断面図。

【図７】本発明の第３実施形態に係る半導体装置の構成
を示す平面図。

【図８】図７に示す半導体装置の構成を示す回路図。

【図９】本発明の第４実施形態に係る半導体装置の構成
を示す回路図。

【図１０】図９に示すインバータ装置の動作を示すタイ
ミングチャート。

【図１１】従来の半導体装置の構成を示す第１の回路
図。

【図１２】従来の半導体装置の構成を示す第２の回路
図。

【符号の説明】

１…シリコン支持基板 ２…シリコン酸化膜（ＳＯＩ絶縁膜） ３…ｎ型シリコン膜（ＳＯＩ半導体膜） ４…ＩＧＢＴ領域 ５…ダイオード領域 ６…埋め込み絶縁膜 ７…ｐ型ベース層 ８…ｎ型ソース層 ９…ゲート絶縁膜 １０…ゲート電極 １１…ｐ型ドレイン層 １２…ドレイン電極 １３…ソース電極 １４…層間絶縁膜 １５…ｐ型アノード層 １６…ｎ型カソード層 １７…カソード電極 １８…アノード電極 １９…電流検出部（電流検出手段） ２０…ｎ型電流検出端子層 ２１…電圧検出電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/78 ３０１Ｘ 29/786 ６１３Ｚ

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】ＩＧＢＴ(Insulated Gate Bipolar Transi
   stor) と、 前記ＩＧＢＴと逆並列接続されたダイオードと、 前記ダイオードのカソード電圧に追従した電圧を発生で
   きるように当該ダイオードに接続されたＭＯＳＦＥＴ(M
   etal Oxide Semiconductor Field Effect Transistor)
   と、前記ＭＯＳＦＥＴから発生される追従電圧を検出す
   るのに使用される電極とを備えた検出部と、 を具備したことを特徴とする半導体装置。
2. 【請求項２】基板と、 前記基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたＩＧＢＴ(Insulated Gate Bi
   polar Transistor) と、 前記絶縁膜上に形成され、前記ＩＧＢＴに逆並列接続さ
   れ、第１導電型カソード層と前記第１導電型カソード層
   上に選択的に形成された第２導電型アノード層とを備え
   たダイオードと、 前記第２導電型アノード層の表面に選択的に形成された
   第１導電型電圧検出端子層と、前記第１導電型電圧検出
   端子層に設けられた電圧検出電極と、前記第２導電型ア
   ノード層上にゲート絶縁膜を介して配設されたゲート電
   極とを備えた検出部と、 前記検出部から検出される電圧の値に基づいて前記ＩＧ
   ＢＴに流れる電流の値を導出する手段と、 を具備したことを特徴とする半導体装置。
3. 【請求項３】ＧＴＯ(gate turn-off thyristor) と、 前記ＧＴＯと逆並列接続されたダイオードと、 前記ダイオードのカソード電圧に追従した電圧を発生で
   きるように当該ダイオードに接続されたＭＯＳＦＥＴ(M
   etal Oxide Semiconductor Field Effect Transistor)
   と、前記ＭＯＳＦＥＴから発生される追従電圧を検出す
   るのに使用される電極とを備えた検出部と、 を具備したことを特徴とする半導体装置。
4. 【請求項４】基板と、 前記基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたＧＴＯ(gate turn-off thyri
   stor) と、 前記絶縁膜上に形成され、前記ＧＴＯに逆並列接続さ
   れ、第１導電型カソード層と前記第１導電型カソード層
   上に選択的に形成された第２導電型アノード層とを備え
   たダイオードと、 前記第２導電型アノード層の表面に選択的に形成された
   第１導電型電圧検出端子層と、前記第１導電型電圧検出
   端子層に設けられた電圧検出電極と、前記第２導電型ア
   ノード層上にゲート絶縁膜を介して配設されたゲート電
   極とを備えた検出部と、 前記検出部から検出される電圧の値に基づいて前記ＧＴ
   Ｏに流れる電流の値を導出する手段と、 を具備したことを特徴とする半導体装置。
5. 【請求項５】第１ＭＯＳＦＥＴ(Metal Oxide Semicondu
   ctor Field Effect Transistor) と、 前記第１ＭＯＳＦＥＴと逆並列接続されたダイオード
   と、 前記ダイオードのカソード電圧に追従した電圧を発生で
   きるように当該ダイオードに接続された第２ＭＯＳＦＥ
   Ｔと、前記第２ＭＯＳＦＥＴから発生される追従電圧を
   検出するのに使用される電極とを備えた検出部と、 を具備したことを特徴とする半導体装置。
6. 【請求項６】基板と、 前記基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたＭＯＳＦＥＴ(Metal Oxide S
   emiconductor Field Effect Transistor) と、 前記絶縁膜上に形成され、前記ＭＯＳＦＥＴに逆並列接
   続され、第１導電型カソード層と前記第１導電型カソー
   ド層上に選択的に形成された第２導電型アノード層とを
   備えたダイオードと、 前記第２導電型アノード層の表面に選択的に形成された
   第１導電型電圧検出端子層と、前記第１導電型電圧検出
   端子層に設けられた電圧検出電極と、前記第２導電型ア
   ノード層上にゲート絶縁膜を介して配設されたゲート電
   極とを備えた検出部と、 前記検出部から検出される電圧の値に基づいて前記ＭＯ
   ＳＦＥＴに流れる電流の値を導出する手段と、 を具備したことを特徴とする半導体装置。
7. 【請求項７】ブリッジ構成された複数の出力素子と、前
   記複数の出力素子を構成するブリッジ上段の出力素子と
   ブリッジ下段の出力素子とに対して互いに逆位相の駆動
   信号を各々に与える回路とを具備した半導体装置であっ
   て、前記ブリッジ上段の出力素子とブリッジ下段の出力
   素子のうち少なくとも一方の出力素子は、 ＩＧＢＴ(Insulated Gate Bipolar Transistor) と、 前記ＩＧＢＴと逆並列接続されたダイオードと、 前記ダイオードのカソード電圧に追従した電圧を発生で
   きるように当該ダイオードに接続されたＭＯＳＦＥＴ(M
   etal Oxide Semiconductor Field Effect Transistor)
   と、前記ＭＯＳＦＥＴから発生される追従電圧を検出す
   るのに使用される電極とを備えた検出部と、 を具備したことを特徴とするインバータ装置。